JPH05235245A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH05235245A JPH05235245A JP4039223A JP3922392A JPH05235245A JP H05235245 A JPH05235245 A JP H05235245A JP 4039223 A JP4039223 A JP 4039223A JP 3922392 A JP3922392 A JP 3922392A JP H05235245 A JPH05235245 A JP H05235245A
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- JP
- Japan
- Prior art keywords
- leads
- lead
- pads
- semiconductor chip
- arrangement
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/5363—Shapes of wire connectors the connected ends being wedge-shaped
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体チップのパターン設計の効率を向上さ
せる技術を提供する。 【構成】 ＬＳＩパッケージ１内に封止された複数本の
リード４のうち、所定のリード４ｂを他のリード４ｃと
交差させ、リード４の配列によるパッド６の配列の制約
を緩和することで、半導体チップ３の設計自由度を向上
させた半導体集積回路装置である。
せる技術を提供する。 【構成】 ＬＳＩパッケージ１内に封止された複数本の
リード４のうち、所定のリード４ｂを他のリード４ｃと
交差させ、リード４の配列によるパッド６の配列の制約
を緩和することで、半導体チップ３の設計自由度を向上
させた半導体集積回路装置である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、半導体チップのパターン設計の効率向上に
適用して有効な技術に関する。
関し、特に、半導体チップのパターン設計の効率向上に
適用して有効な技術に関する。
【０００２】
【従来の技術】半導体チップを封止するＬＳＩパッケー
ジのリード（外部端子）は、共通化を目的として幾つか
の品種間でインナーリードの配列が予め規格化されてい
る。従って、これらの品種間では、半導体チップのパタ
ーン設計を行う際、インナーリードの配列に合わせてそ
れに接続されるパッド（入出力信号パッドおよび電源パ
ッド）を配列する必要がある。
ジのリード（外部端子）は、共通化を目的として幾つか
の品種間でインナーリードの配列が予め規格化されてい
る。従って、これらの品種間では、半導体チップのパタ
ーン設計を行う際、インナーリードの配列に合わせてそ
れに接続されるパッド（入出力信号パッドおよび電源パ
ッド）を配列する必要がある。
【０００３】
【発明が解決しようとする課題】ところが、上記の前提
にたってチップのパターン設計を行う場合は、パッドの
配列順および位置がインナーリードの配列に規制される
ため、チップ全体の設計自由度が低下し、品種によって
はパッドの配置設計が理想的になされないため、インナ
ーリードを無理に引き回さねばならず、信頼性に悪影響
を及ぼすという問題がある。
にたってチップのパターン設計を行う場合は、パッドの
配列順および位置がインナーリードの配列に規制される
ため、チップ全体の設計自由度が低下し、品種によって
はパッドの配置設計が理想的になされないため、インナ
ーリードを無理に引き回さねばならず、信頼性に悪影響
を及ぼすという問題がある。
【０００４】本発明の目的は、上記したパッドの配列の
制約を緩和することにより、半導体チップのパターン設
計の効率を向上させることのできる技術を提供すること
にある。
制約を緩和することにより、半導体チップのパターン設
計の効率を向上させることのできる技術を提供すること
にある。
【０００５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００７】本発明の半導体集積回路装置は、ＬＳＩパ
ッケージ内に封止された複数本のリードのうち、所定の
リードを上げ下げすることによって他のリードと交差さ
せたものである。
ッケージ内に封止された複数本のリードのうち、所定の
リードを上げ下げすることによって他のリードと交差さ
せたものである。
【０００８】
【作用】上記した手段によれば、リードをＬＳＩパッケ
ージ内で交差して配置することにより、半導体チップ上
のパッドの配列とリードの配列とを変えることができ
る。これにより、リードの配列によるパッドの配列の制
約を緩和することができるので、半導体チップのパター
ン設計を効率良く行うことができる。
ージ内で交差して配置することにより、半導体チップ上
のパッドの配列とリードの配列とを変えることができ
る。これにより、リードの配列によるパッドの配列の制
約を緩和することができるので、半導体チップのパター
ン設計を効率良く行うことができる。
【０００９】
【実施例】図１は、本発明の一実施例であるＬＳＩパッ
ケージの要部を示す概略平面図、図２は、図１のII−II
線方向に沿ったＬＳＩパッケージの断面図である。
ケージの要部を示す概略平面図、図２は、図１のII−II
線方向に沿ったＬＳＩパッケージの断面図である。
【００１０】本実施例のＬＳＩパッケージ１は、トラン
スファ・モールドにより成型されたエポキシ系樹脂から
なるパッケージ本体２の内部にシリコン単結晶からなる
半導体チップ３を封止したものである。
スファ・モールドにより成型されたエポキシ系樹脂から
なるパッケージ本体２の内部にシリコン単結晶からなる
半導体チップ３を封止したものである。
【００１１】パッケージ本体２の側面には、ＬＳＩパッ
ケージ１の外部端子を構成する複数本のリード４（図１
にはリード４ａ〜４ｃのみを示してある）が外方に延在
している。
ケージ１の外部端子を構成する複数本のリード４（図１
にはリード４ａ〜４ｃのみを示してある）が外方に延在
している。
【００１２】これらのリード４は、パッケージ本体２に
封止されたタブ（ダイパッド部）５と共に、例えば４２
アロイのようなＦｅ系合金からなるリードフレームで構
成されている。
封止されたタブ（ダイパッド部）５と共に、例えば４２
アロイのようなＦｅ系合金からなるリードフレームで構
成されている。
【００１３】リード４のインナーリード部と半導体チッ
プ３のパッド６（図１にはパッド６ａ〜６ｃのみを示し
てある）とは、Ａｕのような導電材料からなるワイヤ７
を介して電気的に接続されている。
プ３のパッド６（図１にはパッド６ａ〜６ｃのみを示し
てある）とは、Ａｕのような導電材料からなるワイヤ７
を介して電気的に接続されている。
【００１４】本実施例のＬＳＩパッケージ１は、上記複
数本のリード４のうち、例えばリード４ｂがパッケージ
本体２の内部で隣接するリード４ｃと交差するように配
置され、パッド６ｂ，６ｃの配列とリード４ｂ，４ｃの
配列とが逆転している。
数本のリード４のうち、例えばリード４ｂがパッケージ
本体２の内部で隣接するリード４ｃと交差するように配
置され、パッド６ｂ，６ｃの配列とリード４ｂ，４ｃの
配列とが逆転している。
【００１５】この場合、リード４ｂには、その一部を下
方に折り曲げて形成した段差部８，９が設けられ、その
一方の段差部８で二本のリード４ｃ，４ｂを交差させて
いるため、リード４ｃ，４ｂは互いに非接触となってお
り、また、リード４ｃ，４ｂの高さも段差部８以外の箇
所では等しくなっている。
方に折り曲げて形成した段差部８，９が設けられ、その
一方の段差部８で二本のリード４ｃ，４ｂを交差させて
いるため、リード４ｃ，４ｂは互いに非接触となってお
り、また、リード４ｃ，４ｂの高さも段差部８以外の箇
所では等しくなっている。
【００１６】二本のリード４ｃ，４ｂを上記段差部８で
交差させるには、例えば図３に示すようなリードフレー
ム１０を用意する。このリードフレーム１０は、プレス
法あるいはエッチング法など、周知のリードフレーム製
造方法によって製造されたものであるが、リード４ｂが
リード４の配列方向およびそれに直交する方向に長く形
成されている。
交差させるには、例えば図３に示すようなリードフレー
ム１０を用意する。このリードフレーム１０は、プレス
法あるいはエッチング法など、周知のリードフレーム製
造方法によって製造されたものであるが、リード４ｂが
リード４の配列方向およびそれに直交する方向に長く形
成されている。
【００１７】次に、図４および図５に示すように、プレ
ス法などを用いてリード４ｂの一部を下方に折り曲げ、
段差部８を形成することにより、リード４の配列方向に
沿ってリード４ｂの長さを短くする。このとき、段差部
８の位置は、隣接するリード４ｃの延在方向と一致させ
る必要がある。
ス法などを用いてリード４ｂの一部を下方に折り曲げ、
段差部８を形成することにより、リード４の配列方向に
沿ってリード４ｂの長さを短くする。このとき、段差部
８の位置は、隣接するリード４ｃの延在方向と一致させ
る必要がある。
【００１８】次に、図６に示すように、リード４ｂの他
の一部を下方に折り曲げ、第二の段差部９を形成するこ
とにより、リード４の配列方向と直交するに沿ってリー
ド４ｂの長さを短くすることにより、段差部８で二本の
リード４ｃ，４ｂが交差したリードフレーム１０が得ら
れる。
の一部を下方に折り曲げ、第二の段差部９を形成するこ
とにより、リード４の配列方向と直交するに沿ってリー
ド４ｂの長さを短くすることにより、段差部８で二本の
リード４ｃ，４ｂが交差したリードフレーム１０が得ら
れる。
【００１９】その後、常法により、リード４表面の半田
メッキ処理、半導体チップ３の搭載、ワイヤボンディン
グ、トランスファ・モールド、リード４のアウターリー
ド部の成型を行うことにより、前記図１、図２に示すＬ
ＳＩパッケージ１を製造することができる。
メッキ処理、半導体チップ３の搭載、ワイヤボンディン
グ、トランスファ・モールド、リード４のアウターリー
ド部の成型を行うことにより、前記図１、図２に示すＬ
ＳＩパッケージ１を製造することができる。
【００２０】なお、段差部８，９を形成する場合、段差
部９を先に形成した後に段差部８を形成してもよいこと
は言うまでもない。また、段差部８，９を形成する場
合、前記図２に示すように、その底部の位置がタブ５の
位置よりも下にならないようにすることが望ましい。こ
れにより、二本のリード４ｃ，４ｂを上下に交差させて
もパッケージ本体２が厚くなることはないので、ＬＳＩ
パッケージの薄型化に対応することができる。
部９を先に形成した後に段差部８を形成してもよいこと
は言うまでもない。また、段差部８，９を形成する場
合、前記図２に示すように、その底部の位置がタブ５の
位置よりも下にならないようにすることが望ましい。こ
れにより、二本のリード４ｃ，４ｂを上下に交差させて
もパッケージ本体２が厚くなることはないので、ＬＳＩ
パッケージの薄型化に対応することができる。
【００２１】また、リード４ｂの一部を上方に折り曲げ
て段差部８，９を形成してもよい。
て段差部８，９を形成してもよい。
【００２２】この場合は、段差部８，９の上面の位置が
ワイヤ７のループの最上部の位置よりも上にならないよ
うにすることで、ＬＳＩパッケージの薄型化に対応する
ことができる。
ワイヤ７のループの最上部の位置よりも上にならないよ
うにすることで、ＬＳＩパッケージの薄型化に対応する
ことができる。
【００２３】このように、本実施例によれば、リード４
ｂ，４ｃをパッケージ本体２の内部で交差して配置する
ことにより、半導体チップ３上のパッド６ｂ，６ｃの配
列とリード４ｂ，４ｃの配列とを逆にすることができ
る。
ｂ，４ｃをパッケージ本体２の内部で交差して配置する
ことにより、半導体チップ３上のパッド６ｂ，６ｃの配
列とリード４ｂ，４ｃの配列とを逆にすることができ
る。
【００２４】これにより、半導体チップ３のレイアウト
設計を行う際、リード４の配列によるパッド６の配列の
制約を緩和することができるので、チップ全体の設計自
由度が向上し、効率の良いパターン設計を行うことがで
きる。
設計を行う際、リード４の配列によるパッド６の配列の
制約を緩和することができるので、チップ全体の設計自
由度が向上し、効率の良いパターン設計を行うことがで
きる。
【００２５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００２６】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００２７】本発明によれば、リードの配列によるパッ
ドの配列の制約を緩和することができるので、チップ全
体の設計自由度が向上し、効率の良いパターン設計を行
うことができる。
ドの配列の制約を緩和することができるので、チップ全
体の設計自由度が向上し、効率の良いパターン設計を行
うことができる。
【図１】本発明の一実施例であるＬＳＩパッケージの要
部を示す概略平面図である。
部を示す概略平面図である。
【図２】図１のII−II線方向に沿ったＬＳＩパッケージ
の要部断面図である。
の要部断面図である。
【図３】このＬＳＩパッケージの製造に用いるリードフ
レームの加工方法を示す要部平面図である。
レームの加工方法を示す要部平面図である。
【図４】このＬＳＩパッケージの製造に用いるリードフ
レームの加工方法を示す要部平面図である。
レームの加工方法を示す要部平面図である。
【図５】図４のＶ−Ｖ線方向に沿ったリードフレームの
要部断面図である。
要部断面図である。
【図６】このＬＳＩパッケージの製造に用いるリードフ
レームの加工方法を示す要部平面図である。
レームの加工方法を示す要部平面図である。
１ ＬＳＩパッケージ ２ パッケージ本体 ３ 半導体チップ ４ リード ４ａ リード ４ｂ リード ４ｃ リード ５ タブ（ダイパッド部） ６ パッド ６ａ パッド ６ｂ パッド ６ｃ パッド ７ ワイヤ ８ 段差部 ９ 段差部 １０ リードフレーム
Claims (2)
- 【請求項１】 ＬＳＩパッケージ内に封止された複数本
のリードのうち、所定のリードを他のリードと交差させ
たことを特徴とする半導体集積回路装置。 - 【請求項２】 前記所定のリードの一部に段差部を設
け、前記段差部を介して前記所定のリードを他のリード
と交差させたことを特徴とする請求項１記載の半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4039223A JPH05235245A (ja) | 1992-02-26 | 1992-02-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4039223A JPH05235245A (ja) | 1992-02-26 | 1992-02-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235245A true JPH05235245A (ja) | 1993-09-10 |
Family
ID=12547135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4039223A Pending JPH05235245A (ja) | 1992-02-26 | 1992-02-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235245A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5585667A (en) * | 1994-12-23 | 1996-12-17 | National Semiconductor Corporation | Lead frame for handling crossing bonding wires |
| EP1746650A2 (en) | 2005-07-22 | 2007-01-24 | Marvell World Trade Ltd | Packaging for high speed integrated circuits |
| US7638870B2 (en) | 2005-07-22 | 2009-12-29 | Marvell International Ltd. | Packaging for high speed integrated circuits |
| US7652364B2 (en) * | 2005-12-21 | 2010-01-26 | Teradata Us, Inc. | Crossing conductive traces in a PCB |
| WO2010073832A1 (ja) * | 2008-12-26 | 2010-07-01 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体パッケージ |
| JP2014111192A (ja) * | 2014-02-20 | 2014-06-19 | Fukuda Denshi Co Ltd | 生体電極 |
| US9997438B2 (en) | 2015-04-24 | 2018-06-12 | Stmicroelectronics S.R.L. | Leads frames with crossing leads |
-
1992
- 1992-02-26 JP JP4039223A patent/JPH05235245A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5585667A (en) * | 1994-12-23 | 1996-12-17 | National Semiconductor Corporation | Lead frame for handling crossing bonding wires |
| EP1746650A3 (en) * | 2005-07-22 | 2008-09-10 | Marvell World Trade Ltd | Packaging for high speed integrated circuits |
| US7884451B2 (en) | 2005-07-22 | 2011-02-08 | Marvell World Trade Ltd. | Packaging for high speed integrated circuits |
| JP2007059884A (ja) * | 2005-07-22 | 2007-03-08 | Marvell World Trade Ltd | 高速集積回路用のパッケージング |
| EP1746648A3 (en) * | 2005-07-22 | 2008-09-03 | Marvell World Trade Ltd. | Packaging for high speed integrated circuits |
| EP1746649A3 (en) * | 2005-07-22 | 2008-09-10 | Marvell World Trade Ltd | Packaging for high speed integrated circuits |
| EP1746650A2 (en) | 2005-07-22 | 2007-01-24 | Marvell World Trade Ltd | Packaging for high speed integrated circuits |
| US7638870B2 (en) | 2005-07-22 | 2009-12-29 | Marvell International Ltd. | Packaging for high speed integrated circuits |
| EP1746649A2 (en) | 2005-07-22 | 2007-01-24 | Marvell World Trade Ltd | Packaging for high speed integrated circuits |
| US7652364B2 (en) * | 2005-12-21 | 2010-01-26 | Teradata Us, Inc. | Crossing conductive traces in a PCB |
| WO2010073832A1 (ja) * | 2008-12-26 | 2010-07-01 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体パッケージ |
| US8446735B2 (en) | 2008-12-26 | 2013-05-21 | International Business Machines Corporation | Semiconductor package |
| JP2014111192A (ja) * | 2014-02-20 | 2014-06-19 | Fukuda Denshi Co Ltd | 生体電極 |
| US9997438B2 (en) | 2015-04-24 | 2018-06-12 | Stmicroelectronics S.R.L. | Leads frames with crossing leads |
| US10074596B2 (en) | 2015-04-24 | 2018-09-11 | Stmicroelectronics S.R.L. | Method of fabricating a lead frame by additive process |
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