JPH08329691A

JPH08329691A - 不揮発性半導体記憶装置

Info

Publication number: JPH08329691A
Application number: JP13212795A
Authority: JP
Inventors: Hiroshi Goto; 寛後藤
Original assignee: NKK Corp; Nippon Kokan Ltd
Current assignee: JFE Engineering Corp
Priority date: 1995-05-30
Filing date: 1995-05-30
Publication date: 1996-12-13
Also published as: WO2004077445A1; US6067253A

Abstract

(57)【要約】【目的】不揮発性情報を保持するメモリセルトランジス
タのしきい値のばらつきを抑え、かつこのトランジスタ
へのデータ書き込み中におけるビット線電位の変動を抑
さえる。【構成】複数ワード線ＷＬおよび複数ビット線ＢＬを持
ち各ワード線と各ビット線との交点位置にメモリセルト
ランジスタＭ１１、…が配設されるメモリセルアレイを
用いる。各メモリセルトランジスタは、ビット線ＢＬ１
に与えられたデータを不揮発性情報として保持するフロ
ーティングゲートおよびこのフローティングゲートに保
持される情報の書込、消去または読取を制御するもので
あってワード線Ｗ１に接続されるコントロールゲートを
持つ。このようなメモリセルトランジスタＭ１１のコン
トロールゲートに、正負交互に反復振動する駆動信号を
与える。また、所望のビット線ＢＬ１に所定の微少電流
を供給する微少電流源２０１を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、情報の電気的な書換
／消去が可能な不揮発性半導体記憶装置（ＥＥＰＲＯ
Ｍ）の改良に関する。

【０００２】

【従来の技術】不揮発性半導体記憶装置は、その記憶情
報書換え動作を大別すると、（１）ホット・エレクトロ
ンによる書き込み／トンネル電流による消去方式と、
（２）トンネル電流による書き込み／トンネル電流によ
る消去方式とに分けられる。

【０００３】前者の方式（１）を採用する不揮発性半導
体記憶装置の代表例としては、フラッシュＥＥＰＲＯＭ
がある。フラッシュＥＥＰＲＯＭでは、メモリセルを構
成するＭＯＳトランジスタのコントロールゲートおよび
ドレイン電極の双方に書き込み用電圧（高電圧Ｖｐｐ）
を印加してホット・エレクトロンをフローティングゲー
トに注入することにより、書き込みを行なっている。

【０００４】このようなＥＥＰＲＯＭでは、メモリセル
用ＭＯＳトランジスタのチャネル長、フローティングゲ
ート下のトンネル電流通過絶縁膜厚（トンネル酸化膜
厚）、あるいはソース・ドレイン間の電極電圧などの変
化により、メモリセルトランジスタのしきい値が変化す
る。その結果、各メモリセルトランジスタへの情報書き
込み後のしきい値電圧ＶＴＨの分布（データ”０”）
は、図７（ａ）あるいは図７（ｂ）の斜線で塗りつぶさ
れた上側分布図に示すように大きくばらついたものとな
る。

【０００５】一方、消去時は、メモリセル用ＭＯＳトラ
ンジスタのコントロールゲートを接地し、ソース電極
（或いはドレイン電極）に消去電圧（Ｖｐｐ）を印加
し、フローティングゲートに捕獲された電子をトンネル
電流の形でソース電極（或いはドレイン電極）に引き抜
いている。この消去動作においても、消去後のメモリセ
ルトランジスタのしきい値ＶＴＨの分布（データ”
１”）は、書き込み時と同様に、コントロールゲートの
電圧（ワード線電圧）、ドレイン電圧（ビット線電圧）
あるいはトンネル酸化膜の膜厚などのばらつきに依存し
て、図７（ａ）あるいは図７（ｂ）の斜線で塗りつぶさ
れた下側分布図に示すように大きくばらついたものとな
る。

【０００６】後者の方式（２）を採用する不揮発性半導
体記憶装置の代表例としては、ＮＡＮＤ型ＥＥＰＲＯＭ
がある。このＮＡＮＤ型ＥＥＰＲＯＭでは、メモリセル
を構成するＭＯＳトランジスタのフローティングゲート
からのトンネル電流によって書き込みおよび消去が行わ
れる。

【０００７】方式（２）のトンネル電流は、前述した方
式（１）の消去の場合と同様に、ワード線電圧（コント
ロールゲート電圧）、ビット線電圧（ドレイン電圧）あ
るいはトンネル酸化膜の膜厚のばらつきになど依存して
変動する。このため、方式（２）の場合も、書き込み時
および消去時のメモリセルトランジスタのしきい値電圧
ＶＴＨの分布は、図７（ｃ）斜線で塗りつぶされた上下
分布図に示すように大きくばらつく。

【０００８】たとえば図７（ｂ）の例でみると、しきい
値電圧ＶＴＨのばらつきのうち高電圧側（データ”０”
書込）は、ＥＥＰＲＯＭの読取動作電圧（ＴＴＬレベル
の＋５Ｖ）より上側に分布しているので、問題は少な
い。しかし、低電圧側（データ”１”消去）のしきい値
電圧ＶＴＨのばらつきはＥＥＰＲＯＭの読取動作電圧
（ＴＴＬレベルの＋５Ｖ）の内側に分布するので、デー
タ読み取りに大きく影響する。

【０００９】

【発明が解決しようとする課題】ＥＥＰＲＯＭを構成す
るメモリセルトランジスタのしきい値電圧ＶＴＨ（とく
に消去動作によりフローティングゲートの電子を引き抜
いた後のしきい値）が上述のように大きくばらつくと、
固定された所定のしきい値電圧を基準とする情報読み取
り操作ができなくなる可能性がある。

【００１０】上記しきい値のばらつきを小さく抑え込む
ことができたとしても、ビット線にリーク電流があると
時間とともにビット線電位が変動（低下）し、この電位
変動がその後の回路動作に何らかの影響（書き込み時に
おけるビット線設定電位の精度を下げるなど）を与える
恐れがある。

【００１１】この発明は上記事情に鑑みなされたもの
で、データ消去後のメモリセルトランジスタのしきい値
のばらつきが小さく、かつビット線電位（あるいは副ビ
ット線電位）の変動を抑さえた不揮発性半導体記憶装置
を提供することを目的としている。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、この発明の不揮発性半導体記憶装置は、複数ワード
線および複数ビット線を持ち各ワード線と各ビット線と
の交点位置にメモリセルが配設されるメモリセルアレイ
と；前記ビット線（ＢＬ１またはＢＬｓａ１）に与えら
れたデータを不揮発性情報として保持するフローティン
グゲートおよびこのフローティングゲートに保持される
情報の書込、消去または読取を制御するものであって前
記ワード線（Ｗ１）に接続されるコントロールゲートを
持ち前記メモリセルアレイを構成するメモリセルトラン
ジスタ（Ｍａ１またはＭ１１）と；第１電位およびこの
第１電位と異なる第２電位が交互に反復する駆動信号
（ＷＤＰ）を前記メモリセルトランジスタのコントロー
ルゲートに与える駆動信号手段（２）と；特定の前記ビ
ット線に所定の微少電流を供給する微少電流供給手段
（２０１）とを具備している。

【００１３】

【作用】この発明の不揮発性半導体記憶装置では、まず
ワード線駆動信号（ＷＤＰ）の一方電位（＋３Ｖ）を注
目メモリセルトランジスタ（Ｍａ１／Ｍ１１）のコント
ロールゲートに与え、この一方電位（＋３Ｖ）でこのメ
モリセルトランジスタがオンするかどうかチェックす
る。

【００１４】もしオンすれば注目メモリセルトランジス
タのドレイン・ソース間を通じてビット線（副ビット
線）電位が低下し、その後ワード線駆動信号（ＷＤＰ）
の他方電位（ー１０Ｖ）がメモリセルトランジスタのコ
ントロールゲートに与えられてもそのフローティングゲ
ートからトンネル電流による電荷放出は起きないように
なる（過消去防止）。

【００１５】最初のワード線駆動信号（ＷＤＰ）の一方
電位（＋３Ｖ）によりメモリセルトランジスタがオンし
ない（注目メモリセルトランジスタのしきい値が所望値
より高い）ときはビット線電位の低下は起きない。その
直後にコントロールゲートにワード線駆動信号（ＷＤ
Ｐ）の他方電位（ー１０Ｖ）が与えられると、注目メモ
リセルトランジスタのフローティングゲートから蓄積電
荷がトンネル電流の形で僅かに引き抜かれる。すると引
き抜かれた電荷分だけ注目メモリセルトランジスタのし
きい値が若干低下する。

【００１６】しきい値が若干低下したメモリセルトラン
ジスタに再びワード線駆動信号（ＷＤＰ）の一方電位
（＋３Ｖ）が与えられてもこのメモリセルトランジスタ
がまだオンしない（注目メモリセルトランジスタのしき
い値がまだ所望値より高い）ときは、やはりビット線電
位の低下は起きない。その直後にコントロールゲートに
ワード線駆動信号（ＷＤＰ）の他方電位（ー１０Ｖ）が
与えられると、注目メモリセルトランジスタのフローテ
ィングゲートから蓄積電荷がトンネル電流の形で再び引
き抜かれる。すると引き抜かれた電荷分だけ注目メモリ
セルトランジスタのしきい値がさらに低下する。

【００１７】しきい値がさらに低下したメモリセルトラ
ンジスタに再びワード線駆動信号（ＷＤＰ）の一方電位
（＋３Ｖ）が与えられてこのメモリセルトランジスタが
オンすると（つまり注目メモリセルトランジスタのしき
い値が所望値まで低下すると）、オンした注目メモリセ
ルトランジスタのドレイン・ソース間を通じてビット線
電位が低下する。すると、その後にワード線駆動信号
（ＷＤＰ）の他方電位（ー１０Ｖ）がメモリセルトラン
ジスタのコントロールゲートに与えられても、そのフロ
ーティングゲートからトンネル電流による電荷放出は起
きないようになる（過消去防止）。この時点で、注目メ
モリセルトランジスタは、過消去にならずに正確に所望
のしきい値となるように消去されたことになる。

【００１８】たとえば消去完了後のデータ書込時に特定
のビット線にリーク電流が流れても、そのビット線にこ
のリーク電流を補償するような微少電流を微少電流供給
手段（２０１）から供給することで、ビット線の電位変
動が抑え込まれる。

【００１９】

【実施例】以下、この発明の不揮発性半導体記憶装置
（ＥＥＰＲＯＭ）の構成および動作について、図面を参
照しながら説明する。（図１〜図１８の実施例に対応す
る構成は、本願と同一出願人により出願された先行出願
特願平７ー５３８４２号にも開示されている。これらの
実施例に、本願の図１９〜図２４の構成が組み合わされ
て、本願発明が具体化される。）図１は、この発明の一実施例に係るＥＥＰＲＯＭの要部
を示す回路図である。同図において、メモリセルアレイ
１は、主ビット線ＢＬａ１を副ビット線ＢＬｓａ１へ選
択的に接続するビット線選択トランジスタＴｓａ１と、
副ビット線ＢＬｓａ１にドレインが接続された不揮発性
メモリセルトランジスタＭａ１およびＭａ２と、メモリ
セルトランジスタＭａ１およびＭａ２の共通ソース回路
と副ビット線ＢＬｓａ１との間に接続されるビット線キ
ャパシタＣａ１を含んでいる。不揮発性メモリセルトラ
ンジスタＭａ１およびＭａ２は、それぞれコントロール
ゲートおよびフローティングゲートを備えたＮチャネル
ＭＯＳトランジスタ構造を持ち、それらのフローティン
グゲートに不揮発性の電荷情報が保持される。

【００２０】ここで、副ビット線とは、メモリセルトラ
ンジスタのドレイン（あるいはソース）に接続される導
体線をいう。また、主ビット線とは、副ビット線にスイ
ッチ手段を介して接続される導体線をいう。

【００２１】メモリセルアレイ１はさらに、主ビット線
ＢＬｂ１を副ビット線ＢＬｓｂ１へ選択的に接続するビ
ット線選択トランジスタＴｓｂ１と、副ビット線ＢＬｓ
ｂ１にドレインが接続された不揮発性メモリセルトラン
ジスタＭｂ１およびＭｂ２と、メモリセルトランジスタ
Ｍｂ１およびＭｂ２の共通ソース回路と副ビット線ＢＬ
ｓｂ１との間に接続されるビット線キャパシタＣｂ１を
含んでいる。不揮発性メモリセルトランジスタＭｂ１お
よびＭｂ２もそれぞれコントロールゲートおよびフロー
ティングゲートを持ち、それらのフローティングゲート
に不揮発性の電荷情報が保持される。

【００２２】メモリセルトランジスタＭａ１、Ｍａ２、
Ｍｂ１およびＭｂ２の共通ソース回路は、ソース側選択
トランジスタＴｒｓ１を介して接地回路（あるいは負電
源Ｖｓｓ／０Ｖ回路）に選択的に接続される。

【００２３】ビット線選択トランジスタＴｓａ１および
Ｔｓｂ１のゲートにはビット線選択ゲート線ＳＴ１が接
続され、ソース側選択トランジスタＴｒｓ１のゲートに
はソース側選択ゲート線ＳＬ１が接続される。また、メ
モリセルトランジスタＭａ１およびＭｂ１のゲートには
ワード線Ｗ１が接続され、メモリセルトランジスタＭａ
２およびＭｂ２のゲートにはワード線Ｗ２が接続され
る。

【００２４】ここで、各メモリセルトランジスタ（Ｍａ
１〜Ｍａ２／Ｍｂ１〜Ｍｂ２）の構成を具体的に例示す
ると、たとえば以下のようになる。

【００２５】＊フローティングゲートは、３μｍｘ１μ
ｍのサイズで、チャネルおよびソース／ドレインの一部
とゲート酸化膜を挟んで接している。

【００２６】＊チャネルのサイズは１μｍｘ１μｍであ
り、ゲート酸化膜の厚みは１０ｎｍである。

【００２７】＊フローティングゲートとコントロールゲ
ートとの間の絶縁膜は、シリコン酸化膜換算で１５ｎｍ
のＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコ
ン酸化膜）で構成される。

【００２８】ビット線選択トランジスタＴｓａ１、メモ
リセルトランジスタＭａ１〜Ｍａ２およびビット線キャ
パシタＣａ１はメモリセルブロック１ａを構成し、ビッ
ト線選択トランジスタＴｓｂ１、メモリセルトランジス
タＭｂ１〜Ｍｂ２およびビット線キャパシタＣｂ１はメ
モリセルブロック１ｂを構成している。

【００２９】なお図１では、分りやすくするために、各
メモリセルブロック中のメモリセルトランジスタ（Ｍａ
１〜Ｍａ２あるいはＭｂ１〜Ｍｂ２）を２個にしてある
が、実際には各メモリセルブロックを構成するメモリセ
ルトランジスタの数はもっと多くすることができる（た
とえば１ブロックあたり２５６ないし１０２４個のメモ
リセルトランジスタ）。この場合、ワード線（Ｗ１〜Ｗ
２）の本数も実際のメモリセルトランジスタの数に対応
して増加する。

【００３０】メモリセルブロック１ａは、ビット線キャ
パシタＣａ１と副ビット線ＢＬｓａ１の浮遊容量（寄生
容量）との合成容量（ビット線等価容量Ｃｏ；１００ｆ
Ｆ〜３００ｆＦ程度）を情報記憶手段とするＤＲＡＭの
機能を有することができる。すなわち、ビット線選択ト
ランジスタＴｓａ１がオンしたときの主ビット線ＢＬａ
１の電圧でビット線等価容量Ｃｏを充電し、充電された
容量Ｃｏの電圧を周期的にリフレッシュしておけば、Ｄ
ＲＡＭと同じ動作原理により副ビット線ＢＬｓａ１の容
量Ｃｏに情報を記憶できる。

【００３１】メモリセルブロック１ｂも、ビット線キャ
パシタＣｂ１と副ビット線ＢＬｓｂ１の浮遊容量との合
成容量（１００ｆＦ〜３００ｆＦ程度のビット線等価容
量Ｃｏ）を情報記憶手段とするＤＲＡＭの機能を有して
いる。すなわち、ビット線選択トランジスタＴｓｂ１が
オンしたときの主ビット線ＢＬｂ１の電圧でビット線等
価容量Ｃｏを充電し、充電された容量Ｃｏの電圧を周期
的にリフレッシュすれば、ＤＲＡＭと同じ動作原理によ
り副ビット線ＢＬｓｂ１の容量Ｃｏに情報を記憶でき
る。

【００３２】以上のように副ビット線ＢＬｓａ１（ＢＬ
ｓｂ１）のビット線等価容量Ｃｏをメモリセルキャパシ
タとするＤＲＡＭとして図１の構成を捕えると、主ビッ
ト線ＢＬａ１（ＢＬｂ１）がＤＲＡＭのビット線に相当
し、ビット線選択ゲート線ＳＴ１がＤＲＡＭのワード線
に相当することになる。

【００３３】なお、半導体製造技術の進歩によるメモリ
素子の微細化に伴って、副ビット線ＢＬｓａ１／ＢＬｓ
ｂ１自身の浮遊容量（副ビット線とこの副ビット線が形
成された半導体領域との間に寄生する静電容量）は小さ
くなる傾向にあるが、この浮遊容量と多数のメモリセル
トランジスタ（Ｍａ１〜Ｍａ２／Ｍｂ１〜Ｍｂ２）のド
レイン・ソース間容量との和が１００〜３００ｆＦ以上
確保できる場合は、キャパシタＣａ１／Ｃｂ１を省略す
ることができる。

【００３４】後述するが、この発明の実施例において
は、副ビット線ＢＬｓａ１・ＢＬｓｂ１の電位をフリッ
プフロップ回路（ＳＲＡＭビット）の記憶内容でクラン
プできるので、ＤＲＡＭのようなビット線容量のリフレ
ッシュは、ここでは必要ない。また、このＳＲＡＭビッ
トがある場合はキャパシタＣａ１およびＣｂ１にデータ
を蓄積しなくても良いので、キャパシタＣａ１およびＣ
ｂ１はメモリセルブロックの構成要素から除外して考え
てもよい。ただし、ビット線キャパシタＣａ１・Ｃｂ１
と副ビット線ＢＬｓａ１・ＢＬｓｂ１の浮遊容量（寄生
容量）との合成容量は、副ビット線ＢＬｓａ１・ＢＬｓ
ｂ１から高周波パルス性の電位変動を吸収する作用を持
つので、無用の長物というわけではない。

【００３５】上記フリップフロップ回路（ＳＲＡＭビッ
ト）は、ＥＥＰＲＯＭとしてのメモリセルブロック１ａ
・１ｂに対して相対的に高速な書込バッファとして機能
する。

【００３６】図１はＥＥＰＲＯＭの構成の一部を示して
おり、実際のメモリセルアレイは、より多くの主／副ビ
ット線、ワード線、選択ゲート線、選択トランジスタ、
メモリセルトランジスタその他を含んでいる。これらの
メモリセルトランジスタはマトリクス状に配列される。
このメモリセルマトリクスには、外部からのアドレス入
力に従って所定のメモリセルを特定するための行／列デ
コーダ回路（図示しない周辺回路）が接続されている。

【００３７】副ビット線ＢＬｓａ１はスイッチ回路５ａ
を介して電荷引抜完了検出回路４ａに接続され、副ビッ
ト線ＢＬｓｂ１はスイッチ回路５ｂを介して電荷引抜完
了検出回路４ｂに接続される。電荷引抜完了検出回路４
ａおよび４ｂは、それぞれ、正電源Ｖｄｄ（＋５Ｖ）側
にＰチャネルＭＯＳトランジスタＴ６を配し、負電源Ｖ
ｓｓ（０Ｖ）側にＮチャネルＭＯＳトランジスタＴ７を
配したＣＭＯＳインバータで構成される。

【００３８】電荷引抜完了検出回路４ａは、スイッチ回
路５ａが閉じた時点において副ビット線ＢＬｓａ１の電
位がＮチャネルＭＯＳトランジスタＴ７のゲートしきい
値（たとえば＋２.５Ｖ）より高い場合にＶｓｓレベル
（＝０Ｖ）の出力Ｄａを発生し、スイッチ回路５ａが閉
じた時点において副ビット線ＢＬｓａ１の電位がＰチャ
ネルＭＯＳトランジスタＴ６のゲートしきい値（たとえ
ば５Ｖー２.５Ｖ＝＋２.５Ｖ）より低い場合にＶｄｄレ
ベル（＝５Ｖ）の出力Ｄａを発生する。

【００３９】すなわち、電荷引抜完了検出回路４ａの出
力ＤａがＶｓｓレベル（＝０Ｖ）の場合は副ビット線Ｂ
Ｌｓａ１に接続された注目メモリセルトランジスタＭａ
１（あるいはＭａ２）のフローティングゲートからの電
荷引き抜きが完了しておらず、出力ＤａがＶｄｄレベル
（＝５Ｖ）に変化した時点で、副ビット線ＢＬｓａ１に
接続された注目メモリセルトランジスタＭａ１（あるい
はＭａ２）のフローティングゲートからの電荷引き抜き
が完了したことが検出される。

【００４０】同様に、電荷引抜完了検出回路４ｂの出力
ＤｂがＶｓｓレベル（＝０Ｖ）の場合は副ビット線ＢＬ
ｓｂ１に接続された注目メモリセルトランジスタＭｂ１
（あるいはＭｂ２）のフローティングゲートからの電荷
引き抜きが完了しておらず、出力ＤｂがＶｄｄレベル
（＝５Ｖ）に変化した時点で、副ビット線ＢＬｓｂ１に
接続された注目メモリセルトランジスタＭｂ１（あるい
はＭｂ２）のフローティングゲートからの電荷引き抜き
が完了したことが検出される。

【００４１】ワード線Ｗ１およびＷ２は、ワード線スイ
ッチ回路３を介して、ワード線駆動パルス発生回路２の
出力回路に共通接続される。この回路２は、＋３Ｖの正
電源とー１０Ｖの負電源に接続されたＣＭＯＳインバー
タ（ＰチャネルトランジスタＴ２＋Ｎチャネルトランジ
スタＴ３）と、その入力側の常オンＰチャネルトランジ
スタＴ４（そのゲート電位を制御すれば選択トランジス
タとなる）と、このＣＭＯＳインバータの出力をその入
力側に正帰還させるＮチャネルトランジスタＴ５から構
成されている。

【００４２】ワード線駆動パルス発生回路２は、０Ｖと
＋５Ｖの間で電位変化する入力ＷＤＳＩＮの信号電位に
応じて＋３Ｖとー１０Ｖの間で電位変化するパルス出力
ＷＤＰＯＵＴを発生する。

【００４３】すなわち、ワード線駆動パルス発生回路２
は、図２（ａ）に示すような波形のワード線駆動信号入
力ＷＤＳＩＮが与えられると、図２（ｂ）に示すような
波形のワード線駆動パルス出力ＷＤＰＯＵＴを発生す
る。この回路２は、図２（ａ）に示すような０Ｖ／＋５
Ｖのパルスを図２（ｂ）のような＋３Ｖ／ー１０Ｖのパ
ルスにレベルシフトする機能を持つ。

【００４４】図２（ｂ）に示すような＋３Ｖ／ー１０Ｖ
のワード線駆動パルス出力ＷＤＰＯＵＴは、ワード線ス
イッチ回路３がオンされているときにワード線Ｗ１およ
びＷ２に供給される。これにより、ワード線Ｗ１および
Ｗ２にコントロールゲートが接続された全てのメモリセ
ルトランジスタ（そのドレインに十分な副ビット線電位
が与えられているもの）を、＋３Ｖ／ー１０Ｖのワード
線駆動パルス出力ＷＤＰＯＵＴにより所望のしきい値に
一括消去できるようになる（全ビット単位あるいはメモ
リブロック単位の一括消去フラッシュＥＥＰＲＯＭ動
作）。

【００４５】次に、図３を参照して、図１のＥＥＰＲＯ
Ｍにおけるビット線選択トランジスタＴｓａ１およびメ
モリセルトランジスタＭａ１の回路動作（消去／漏洩電
流補償）を説明する。ここで、図３（ｂ）は図１のメモ
リ構成を簡略化した回路であり、その各部に印加される
電圧波形が図３（ａ）に示されている。

【００４６】図３（ｂ）において、主ビット線ＢＬａ１
はビット線選択トランジスタＴｓａ１のドレイン・ソー
ス間を介してＮチャネルＭＯＳ型メモリセルトランジス
タＭａ１のドレインに接続され、トランジスタＭａ１の
ドレイン・ソース間にビット線等価容量Ｃｏおよび漏洩
電流成分等価抵抗Ｒｏが並列接続されている。

【００４７】ここで、ビット線等価容量Ｃｏは副ビット
線ＢＬｓａ１の浮遊容量とビット線キャパシタＣａ１と
の合成値を示し、漏洩電流成分等価抵抗Ｒｏは副ビット
線ＢＬｓａ１からメモリセルトランジスタＭａ１のソー
ス回路（Ｖｓｓ／０Ｖ）へ漏洩する電流の経路が持つ抵
抗値を示す。ここでは仮に、等価容量Ｃｏは１ｐＦ程度
とし、等価抵抗Ｒｏは１０００ＭΩ程度とする。

【００４８】まず、不揮発性メモリセルトランジスタＭ
ａ１のしきい値電圧ＶＴＨが最初は６.５Ｖ以上あるも
のとして、消去動作から説明する（図７（ｂ）参照）。

【００４９】図３（ａ）の中段左側に示すような＋５Ｖ
の電位をビット線選択ゲート線ＳＴ１に与えた状態で、
同図上段に示すような＋５Ｖの電位を主ビット線ＢＬａ
１に与えると、トランジスタＴｓａ１がオンし、副ビッ
ト線ＢＬｓａ１がほぼ＋５Ｖにプリチャージされる（電
位の基準０Ｖ＝ＶｓｓはメモリセルトランジスタＭａ１
のソース回路にとる）。

【００５０】その後、図３（ａ）の中段左側中央寄りに
示すようにビット線選択ゲート線ＳＴ１の電位を０Ｖに
下げると、トランジスタＴｓａ１がオフし、副ビット線
ＢＬｓａ１は主ビット線ＢＬａ１から電気的に切り離さ
れてフローティング状態となる。この状態では、副ビッ
ト線ＢＬｓａ１のプリチャージ電位＋５Ｖは、微小容量
（１ｐＦ）である副ビット線等価容量Ｃｏに充電された
電荷により維持される。

【００５１】続いて、ワード線Ｗ１を介してメモリセル
トランジスタＭａ１のコントロールゲートに、図３
（ａ）の下段左側中央寄りに示すようなワード線駆動パ
ルスが印加される。このパルスには、図１のワード線駆
動パルス発生回路２からの出力ＷＤＰＯＵＴが用いられ
る。ここで、図３（ａ）下段のワード線駆動パルスがな
い期間（０Ｖ期間）は図１のスイッチ回路３がオフの期
間であり、このパルスが生じている期間はスイッチ回路
３がオンしている。

【００５２】スイッチ回路３のオンによりメモリセルト
ランジスタＭａ１のコントロールゲートに＋３Ｖが短時
間（たとえば２０μｓ）印加されるが、そのしきい値電
圧ＶＴＨは最初６.５Ｖ以上あると仮定したので、トラ
ンジスタＭａ１はオフしたままである。この時点で、等
価抵抗Ｒｏを介して流れる漏洩電流による副ビット線電
位降下がまだ無視できる状態であるとすれば、副ビット
線ＢＬｓａ１のフローティング状態（＋５Ｖ）が維持さ
れる。

【００５３】次にメモリセルトランジスタＭａ１のコン
トロールゲートにー１０Ｖのワード線駆動パルスが短時
間（たとえば１０μｓ）印加されると、ドレインが＋５
ＶにプリチャージされているメモリセルトランジスタＭ
ａ１のフローティングゲートとドレイン間にトンネル電
流が流れる。このトンネル電流によりフローティングゲ
ートの電荷が若干引き抜かれ、その結果としてメモリセ
ルトランジスタＭａ１のしきい値電圧ＶＴＨが若干下が
る。

【００５４】メモリセルトランジスタＭａ１のしきい値
電圧ＶＴＨが若干下がっても、それがワード線駆動パル
スの＋３Ｖより大きい限り、メモリセルトランジスタＭ
ａ１はオンしない。

【００５５】メモリセルトランジスタＭａ１がオンしな
い間でも、そのドレインに十分なプリチャージ電位が与
えられておれば、ー１０Ｖのワード線駆動パルスが印加
される度に、そのフローティングゲートから少しずつ電
荷がトンネル電流の形で引き抜かれ、そのしきい値電圧
ＶＴＨが少しずつ漸次低下してくる。

【００５６】ただし、メモリセルトランジスタＭａ１の
フローティングゲートに流れるトンネル電流および漏洩
電流成分等価抵抗Ｒｏに流れる漏洩電流によりビット線
等価容量Ｃｏの充電電圧（副ビット線プリチャージ電
位）も時間経過に伴って低下してくる。このプリチャー
ジ電位が低下し過ぎると（つまりメモリセルトランジス
タＭａ１のドレイン電位が低くなりすぎると）、たとえ
トランジスタＭａ１のコントロールゲートにー１０Ｖが
印加されてもそのフローティングゲートにトンネル電流
が流れなくなる。そうすると、トランジスタＭａ１のし
きい値電圧ＶＴＨの漸次低下動作が、ワード線駆動パル
ス＋３Ｖに対応した所望値（たとえば＋２.５Ｖ）に達
する前に停止してしまう。

【００５７】そこで、上記副ビット線プリチャージ電位
の低下を防止するために、図３の構成では、ワード線駆
動パルス出力ＷＤＰＯＵＴをワード線Ｗ１に印加してい
る期間中、間欠的にビット線選択トランジスタＴｓａ１
を瞬間的にオンさせて、主ビット線ＢＬａ１からフロー
ティング状態の副ビット線ＢＬｓａ１に小量の電荷注入
を行なっている。

【００５８】すなわち、フローティング状態の副ビット
線ＢＬｓａ１の電位がある程度低下する頃合を見計らっ
て図１のスイッチ回路３をオフし、図３（ａ）の下段中
央に示すように、ワード線駆動パルス出力ＷＤＰＯＵＴ
のワード線Ｗ１への印加を中断する（中断期間は、パル
スＷＤＰＯＵＴの１周期３０μｓ以下、たとえば７μｓ
程度にする）。そして図３（ａ）の中段中央に示すよう
に、ワード線駆動パルス出力ＷＤＰＯＵＴの中断期間中
（７μｓ）にビット線選択ゲート線ＳＴ１に＋５Ｖの短
いパルス（たとえば前後に２μｓの時間的なスペースを
持たせた幅３μｓのパルス）を与えてビット線選択トラ
ンジスタＴｓａ１を一瞬オンさせ、電位が低下した副ビ
ット線ＢＬｓａ１を＋５Ｖのフルプリチャージ状態に戻
す。

【００５９】上述した図３（ａ）中段／下段に示すよう
なパルスの組み合わせによって、たとえビット線漏洩電
流があってもフローティング状態の副ビット線ＢＬｓａ
１の電位（＋５Ｖ前後）を確保する。その上で、ワード
線駆動パルス出力ＷＤＰＯＵＴのー１０Ｖの反復印加に
より、メモリセルトランジスタＭａ１のフローティング
ゲートから少しずつ電荷を引き抜いて行く。

【００６０】上記電荷引き抜きの結果メモリセルトラン
ジスタＭａ１のしきい値電圧ＶＴＨが所望値（＋２.５
Ｖ）まで下がると、その直後のワード線駆動パルス出力
ＷＤＰＯＵＴの＋３ＶによりメモリセルトランジスタＭ
ａ１がオンし、副ビット線ＢＬｓａ１の電位が０Ｖに低
下する。そうすると、それ以降はメモリセルトランジス
タＭａ１のフローティングゲートからの電荷引き抜きは
停止し、メモリセルトランジスタＭａ１のしきい値電圧
ＶＴＨは正確に所望値＋２.５Ｖとなる（これがメモリ
セルトランジスタＭａ１の消去状態）。

【００６１】このメモリセルトランジスタＭａ１の消去
終了は、副ビット線ＢＬｓａ１に接続された図１の電荷
引抜完了検出回路４ａにより検出される（Ｄａ＝”
１”）。この消去終了が検出された後は、図３（ａ）中
段中央の３μｓ幅パルスの印加も停止する。

【００６２】以上の消去動作を、図１のメモリセルブロ
ック１ａのメモリセルトランジスタ全て（Ｍａ１〜Ｍａ
２）について同時に行なえば、ブロック単位の一括消去
（フラッシュ消去）が実現する。この消去動作を全ての
メモリセルブロックに対して同時に行なえば、メモリチ
ップ単位の一括消去が実現する。この消去動作を個々の
メモリセルトランジスタに対して順次行なえば、ビット
単位の消去が実現する。

【００６３】いずれの消去動作の場合も、消去動作中の
副ビット線電位は所定値（＋５Ｖ前後）に維持され、か
つ所定ワード線電位（＋３Ｖ）と逐次比較されながらメ
モリセルトランジスタのフローティングゲートから電荷
引き抜きが漸次行なわれるので、全てのメモリセルトラ
ンジスタのしきい値電圧ＶＴＨを所望値（＋２.５Ｖ）
に正確に収束させることができる。

【００６４】しかも、この収束動作はワード線駆動パル
ス出力ＷＤＰＯＵＴの精々１０パルス（１パルス３０μ
ｓとして長くても３００μｓ程度）で完了できるので、
ブロック単位あるいはメモリチップ単位のフラッシュ消
去を高速（３００μｓ以内）に行なうことができる。

【００６５】次に、メモリセルトランジスタＭａ１のし
きい値電圧ＶＴＨが所望値より低い（たとえば＋２Ｖ）
場合における過消去防止のメカニズムを説明する。

【００６６】まず、しきい値電圧ＶＴＨが所望値よりも
高い場合と同様に、メモリセルトランジスタＭａ１のソ
ース線の電位Ｖｓｓを接地電位０Ｖとし、ビット線選択
トランジスタＴｓａ１をオンさせて副ビット線ＢＬｓａ
１の電位を＋５Ｖにプリチャージしてからビット線選択
トランジスタＴｓａ１をオフ状態とし、副ビット線ＢＬ
ｓａ１を＋５Ｖのフローティング状態にする。この場
合、ビット線等価容量Ｃｏは充電された状態となってい
る。

【００６７】続いて、ワード線Ｗ１に図３（ａ）の下段
に示すようなワード線駆動パルスを印加する。しきい値
電圧ＶＴＨが所望値より低い（＋２Ｖ）状態のメモリセ
ルトランジスタＭａ１のドレインは副ビット線プリチャ
ージ電位（＋５Ｖ）となっているので、そのコントロー
ルゲートに＋３Ｖのパルスが印加されると、メモリセル
トランジスタＭａ１はオンする。すると、このメモリセ
ルトランジスタのドレイン・ソース間にチャネル電流が
流れ、ビット線等価容量Ｃｏが放電してドレイン電圧が
低下する。そうすると、メモリセルトランジスタＭａ１
のコントロールゲートに−１０Ｖのパルスが印加されて
も、フローティングゲートとドレイン間にトンネル電流
は流れなくなる。このためもともとしきい値電圧ＶＴＨ
の低いメモリセルトランジスタＭａ１のフローティング
ゲートからさらに電荷が引き抜かれることはなく、過消
去が防止される。

【００６８】なお、しきい値電圧ＶＴＨが所望値（＋
２.５Ｖ）より低い（＋２Ｖ）メモリセルトランジスタ
については、その後データ”０”の書き込みがなされフ
ローティングゲートに電荷が注入されてしきい値電圧Ｖ
ＴＨが高く（＋６.５Ｖ以上）なった後にワード線駆動
パルス出力ＷＤＰＯＵＴが１０パルス印加されると、そ
のしきい値電圧ＶＴＨは所望値（＋２.５Ｖ）に収束す
る。

【００６９】このように、この発明のＥＥＰＲＯＭで
は、もともとのしきい値電圧ＶＴＨが所望値よりも高い
メモリセルトランジスタについてはそのしきい値電圧Ｖ
ＴＨを所望値に収束させる一方で、もともとのしきい値
電圧ＶＴＨが所望値以下メモリセルトランジスタについ
てはそのフローティングゲートから電子を引き抜かない
ようにしている。

【００７０】このため、たとえしきい値電圧ＶＴＨが異
なる値にばらついている複数のメモリセルトランジスタ
を同時に一括消去したとしても過剰消去となるメモリセ
ルが生じることはなく、ほぼ全てのメモリセルトランジ
スタのしきい値電圧ＶＴＨを所望値に正確に収束させる
ことができる。したがって、従来行われていた、時間の
かかる「消去前書込動作を伴う不揮発性メモリのしきい
値揃え操作」がこの発明では不要となる。

【００７１】ここで、図１あるいは図３（ｂ）に示す記
憶装置（フラッシュメモリ）の、消去／書込／読出／リ
フレッシュ動作を簡単にまとめておく。

【００７２】「消去動作」（１）消去の対象となる１以上のメモリセルトランジス
タ（たとえばＭａ１〜Ｍａ２／Ｍｂ１〜Ｍｂ２）を含む
セル部分（副ビット線ＢＬｓａ１／ＢＬｓｂ１）の行
（ゲート線ＳＴ１）と列（ビット線ＢＬａ１／ＢＬｂ
１）を、図示しない行／列デコーダで指定して、選択ト
ランジスタ（Ｔｓａ１／Ｔｓｂ１）をオンにする。これ
により該当セル部分（副ビット線ＢＬｓａ１／ＢＬｓｂ
１）が、＋５Ｖにプリチャージされる。

【００７３】（２）消去対象の１以上のメモリセルトラ
ンジスタ（Ｍａ１〜Ｍａ２／Ｍｂ１〜Ｍｂ２）のドレイ
ン（副ビット線ＢＬｓａ１／ＢＬｓｂ１）を＋５Ｖにプ
リチャージした状態で、消去対象の１以上のメモリセル
トランジスタ（Ｍａ１〜Ｍａ２／Ｍｂ１〜Ｍｂ２）のコ
ントロールゲート（ワード線Ｗ１／Ｗ２）に、図２
（ｂ）に示すような消去用ワード線駆動パルスＷＤＰＯ
ＵＴを印加する。これにより、消去対象のメモリセルト
ランジスタ（Ｍａ１〜Ｍａ２／Ｍｂ１〜Ｍｂ２）それぞ
れのしきい値を、所望の値（たとえば＋２.５Ｖ）に収
束させる（全ビット一括消去；フラッシュＥＥＰＲＯＭ
動作）。この全ビット一括消去により、全てのメモリセ
ルトランジスタは、たとえばデータ”１”（しきい値
２.５Ｖ相当）で書き潰されることになる。

【００７４】「書込動作（消去後）」（１）書込の対象となるメモリセルトランジスタ（たと
えばＭａ１）を含むセル部分（副ビット線ＢＬｓａ１の
等価容量Ｃｏ）の行（ゲート線ＳＴ１）と列（ビット線
ＢＬａ１）を、図示しない行／列デコーダで指定して、
選択トランジスタ（Ｔｓａ１）をオンにする（メモリの
電源電圧が＋５Ｖの場合、選択トランジスタＴｓａ１の
ゲートにはたとえば＋７Ｖが印加される）。これにより
該当セル部分の容量Ｃｏが、書込データ（”１”また
は”０”に対応する電圧；”１”データはたとえば０Ｖ
相当、”０”データはたとえば＋５Ｖ相当）に充電され
る。

【００７５】（２）書込対象のメモリセルトランジスタ
（Ｍａ１）のドレイン（副ビット線ＢＬｓａ１）を書込
用電圧（等価容量Ｃｏの充電電圧）とし、このメモリセ
ルトランジスタ（Ｍａ１）のコントロールゲート（ワー
ド線Ｗ１）に書き込み用高電圧（たとえば＋６Ｖ）を印
加して、書込用電圧に対応したホット・エレクトロンを
メモリセルトランジスタ（Ｍａ１）のフローティングゲ
ートに注入する。これにより、セル部分（副ビット線Ｂ
Ｌｓａ１）を書込バッファとした、書込対象メモリセル
トランジスタ（Ｍａ１）への書き込みが行なわれる。

【００７６】すなわち、副ビット線容量Ｃｏに蓄えられ
た書込データが”０”（副ビット線ＢＬｓａ１＝＋５
Ｖ）なら書込対象メモリセルトランジスタ（Ｍａ１）の
フローティングゲートにホット・エレクトロンを注入し
てそのしきい値をたとえば６.５Ｖ以上にし、書込デー
タが”１”（副ビット線ＢＬｓａ１＝０Ｖ）ならホット
・エレクトロン注入をせずに書込対象メモリセルトラン
ジスタ（Ｍａ１）のしきい値を消去時の２.５Ｖのまま
とする。

【００７７】「読出動作」（１）読出の対象となるメモリセルトランジスタ（たと
えばＭａ１）を含むセル部分（副ビット線ＢＬｓａ１の
等価容量Ｃｏ）の行（ゲート線ＳＴ１）と列（ビット線
ＢＬａ１）を、図示しない行／列デコーダで指定して、
選択トランジスタ（Ｔｓａ１）をオンにする。これによ
り、セル部分（副ビット線ＢＬｓａ１）の電位は、読出
対象メモリセルトランジスタ（Ｍａ１）への電子（ホッ
ト・エレクトロン）注入が起きない程度の低電圧（たと
えば＋１〜２Ｖ）にプリチャージされる。そうするため
に、読出時の列（ビット線ＢＬａ１）電位は低め（たと
えば＋２.５Ｖ）に設定される。

【００７８】（２）読出対象のメモリセルトランジスタ
（Ｍａ１）のコントロールゲート（ワード線Ｗ１）の電
位を、データ”０”（しきい値＋６.５Ｖ）とデータ”
１”（しきい値＋２.５Ｖ）の中間電位（＋４Ｖ前後）
に設定する。

【００７９】ここで、読出対象のメモリセルトランジス
タ（Ｍａ１）に格納されたデータが”０”ならこのトラ
ンジスタ（Ｍａ１）はオフしたままなのでセル部分（副
ビット線ＢＬｓａ１）の電位は設定された電位（＋１〜
２Ｖ）にある。この電位は副ビット線ＢＬｓａ１に接続
されたセンスアンプ（図示せず）により検知され、デー
タ”０”として外部へ読み出される。

【００８０】また、読出対象のメモリセルトランジスタ
（Ｍａ１）に格納されたデータが”１”ならこのトラン
ジスタ（Ｍａ１）がオンする（メモリセル電流が流れ
る）のでセル部分（副ビット線ＢＬｓａ１）の電位はほ
ぼ０Ｖに低下する。この略０Ｖ電位は副ビット線ＢＬｓ
ａ１に接続されたセンスアンプ（図示せず）により検知
され、データ”１”として外部へ読み出される。

【００８１】「リフレッシュ動作」（１）セル部分（副ビット線ＢＬｓａ１）の容量Ｃｏに
格納された電圧情報（高電圧／低電圧）は、周期的に図
示しないセンスアンプにより読み出される。

【００８２】（２）センスアンプは、副ビット線ＢＬｓ
ａ１の高電圧情報（書込時＋５Ｖ、読出時は＋１〜２
Ｖ）を検知すると同時に、検知した電圧と同じ電圧で副
ビット線ＢＬｓａ１を再充電する。同様に、センスアン
プは、副ビット線ＢＬｓａ１の低電圧情報（０Ｖ）を検
知すると同時に、検知した電圧と同じ電圧で副ビット線
ＢＬｓａ１を再充電する。

【００８３】以上のようにして、セル部分（副ビット線
ＢＬｓａ１）に格納された電圧情報が、データの読出時
に、あるいは所定のリフレッシュ周期毎に、リフレッシ
ュされる（これは周知のＤＲＡＭのリフレッシュ動作と
同じである）。これにより、セル部分の情報（容量Ｃｏ
に充電された電圧情報）は、外部装置により書き換えら
れない限り、あるいは装置の電源がオフされない限り、
維持される。

【００８４】次に、この発明の第２の実施例に係る不揮
発性半導体記憶装置について、図４を参照して説明す
る。図４の実施例構成は、ワード線駆動パルス発生回路
２ａの構成が図１のワード線駆動パルス発生回路２と異
なる点以外は同一であるので、同一部分の説明は省略す
る。

【００８５】ワード線駆動パルス発生回路２ａは、トラ
ンジスタＴ８＋Ｔ９からなるＣＭＯＳインバータ６と、
トランジスタＴ１０＋Ｔ１１からなるＣＭＯＳインバー
タ７と、トランジスタＴ１２＋Ｔ１３からなるＣＭＯＳ
インバータ８と、インバータＩ１，Ｉ２およびキャパ
シタＣ1の直列回路からなるスピードアップ回路９（Ｃ
ＭＯＳインバータ８の入力パルスの立ち上がり／立ち下
がり速度を速める）と、常オンのトランジスタＴ１４
（ゲート電位を制御すれば選択トランジスタとなる）
と、正帰還トランジスタＴ１５とからなり、トランジス
タＴ１１とトランジスタＴ１２のドレイン同志が接続さ
れ、ＣＭＯＳインバータ６の入力端子に接続され、その
接続点に０Ｖが印加されている。

【００８６】ＣＭＯＳインバータ７の正電源（Ｐチャネ
ルＭＯＳトランジスタＴ１０のソース側）はワード線駆
動パルス出力ＷＤＰＯＵＴの正パルス電位に対応した電
圧＋３Ｖ（あるいは＋５Ｖ）となっており、その出力端
子はＰチャネルＭＯＳトランジスタＴ８のソースに接
続される。

【００８７】また、ＣＭＯＳインバータ８の負電源（Ｎ
チャネルＭＯＳトランジスタＴ１３のソース側）はワー
ド線駆動パルス出力ＷＤＰＯＵＴの負パルス電位に対応
した電圧ー１０Ｖとなっており、その出力端子はＮチャ
ネルＭＯＳトランジスタＴ９のソースに接続される。

【００８８】ＮチャネルＭＯＳトランジスタＴ１１のソ
ースおよびＰチャネルＭＯＳトランジスタＴ１２のドレ
インは、ＣＭＯＳインバータ６の入力端子に接続されて
いる。ＣＭＯＳインバータ８の入力端子には、スピード
アップ回路９の出力端とＮチャネルＭＯＳトランジスタ
Ｔ１５のドレインが接続され、その出力端子にトランジ
スタＴ１５のゲートが接続される。トランジスタＴ１５
のソースはー１０Ｖの負電源に接続される。

【００８９】ＣＭＯＳインバータ７、８の入力端子に
は、それぞれ５Ｖの波高値を持つパルスが印加され、ト
ランジスタＴ１０のソースには正電圧＋３Ｖ（あるいは
＋５Ｖ）が印加され、トランジスタＴ１３のソースには
負電圧−１０Ｖが印加されている。

【００９０】図４のワード線駆動パルス発生回路２ａに
図５（ａ）、図５（ｂ）に示すようなワード線駆動信号
ＷＤＳＩＮ１、ＷＤＳＩＮ２を入力すると、ＣＭＯＳイ
ンバータ７の正電源電圧を＋３Ｖとすれば、図５（ｃ）
に示すようなワード線駆動パルスＷＤＰＯＵＴが得られ
る。

【００９１】また、図４のワード線駆動パルス発生回路
２ａに図５（ｄ）、図５（ｅ）に示すようなワード線駆
動信号ＷＤＳＩＮ１、ＷＤＳＩＮ２を入力すると、ＣＭ
ＯＳインバータ７の正電源電圧を＋５Ｖとすれば、図５
（ｆ）に示すようなワード線駆動パルスＷＤＰＯＵＴが
得られる。

【００９２】なお図５（ｃ）と図５（ｆ）とでパルスＷ
ＤＰＯＵＴの波形を変えているのは、種々なバリエーシ
ョンを示唆するためである。

【００９３】図５（ｃ）のワード線駆動パルスＷＤＰＯ
ＵＴを図４のメモリセルトランジスタＭａ１〜Ｍａ２／
Ｍｂ１〜Ｍｂ２に与えれば、パルスＷＤＰＯＵＴのー１
０Ｖで各メモリセルトランジスタのフローティングゲー
トから電子を少しずつ引き抜きながら、各メモリセルト
ランジスタのしきい値電圧ＶＴＨを、パルスＷＤＰＯＵ
Ｔの＋３Ｖに対応した値に収束させることができる。

【００９４】また、図５（ｆ）のワード線駆動パルスＷ
ＤＰＯＵＴを図４のメモリセルトランジスタＭａ１〜Ｍ
ａ２／Ｍｂ１〜Ｍｂ２に与えれば、パルスＷＤＰＯＵＴ
のー１０Ｖで各メモリセルトランジスタのフローティン
グゲートから電子を少しずつ引き抜きながら、各メモリ
セルトランジスタのしきい値電圧ＶＴＨを、パルスＷＤ
ＰＯＵＴの＋５Ｖに対応した値に収束させることができ
る。

【００９５】次に、図３（ｂ）に示す漏洩電流成分等価
抵抗Ｒｏのために、副ビット線ＢＬｓａ１にプリチャー
ジされた電荷の漏洩が大きい場合の影響について述べ
る。

【００９６】副ビット線の漏洩電流の原因は、メモリセ
ルトランジスタのゲート電圧が負のときに引き起こされ
るドレイン間トンネル電流や、ドレイン拡散層周辺にあ
る結晶欠陥などが要因となって発生するものと思われ、
殊に、前者が主な要因である。

【００９７】図４のワード線駆動パルス発生回路２ａを
図５（ｄ）〜（ｆ）の波形で動作させた場合において、
図６（ａ）は各メモリセルを構成するＭＯＳトランジス
タのフローティングゲートの電圧波形ＶＦＧを例示し、
図６（ｂ）はこのＭＯＳトランジスタが接続された副ビ
ット線の電圧変化ＶＢＬを例示し、図６（ｃ）はこのＭ
ＯＳトランジスタのコントロールゲートの電圧波形ＶＣ
Ｇを例示している。

【００９８】なお、図６において、（イ）は図４のメモ
リセルトランジスタＭａ１等に該当し、（ロ）は図４の
メモリセルトランジスタＭｂ１等に該当し、（ハ）は図
示しない第３の副ビット線に接続されたメモリセルトラ
ンジスタに該当するものと考えることにする。

【００９９】図３（ｂ）に示した等価抵抗Ｒｏの値が小
さい場合、すなわち副ビット線の漏洩電流（リーク電
流）が大きい場合、フローティングゲート電圧ＶＦＧは
なかなか所望値に収束しない。図６（ａ）はそのような
場合の波形を示すものである。

【０１００】すなわち図６（ｃ）に示すように、不揮発
性メモリセルトランジスタの消去のために波高値が５Ｖ
から−１０Ｖに振動するパルスをメモリセルトランジス
タのコントロールゲートに印加すると、図６（ａ）に示
すように、フローティングゲート電圧ＶＦＧはコントロ
ールゲート電極に印加されるパルスの振幅に応じて振動
する。その過程において、副ビット線の漏洩電流（抵抗
Ｒｏを介して流れるリーク電流）により、図６（ｂ）に
示すように、不揮発性メモリセルトランジスタ（イ）
（ロ）（ハ）それぞれが接続される副ビット線電圧ＶＢ
Ｌは急激に（異なる変化率で）低下する。しかし、副ビ
ット線電位の低下があまりに早いと、フローティングゲ
ート電圧ＶＦＧの値が互いに異なる不揮発性メモリセル
トランジスタ（イ）（ロ）（ハ）は、所定のしきい値電
圧ＶＴＨに向かって容易に収束しない。

【０１０１】図３（ｂ）の実施例を採用すれば、ビット
線選択トランジスタＴｓａ１の間欠的なオン動作により
図６（ｂ）に示すような副ビット線電圧の低下が防止さ
れるので、メモリセルトランジスタのしきい値電圧ＶＴ
Ｈ（フローティングゲート電圧ＶＦＧに対応）の所望値
への収束を確実なものとすることができる。

【０１０２】図３の実施例では、漏洩電流成分等価抵抗
Ｒｏを介して逃げる電荷を漏洩電流補償回路（Ｔｓａ
１）の間欠的な導通で補っているから、ビット線選択ト
ランジスタＴｓａ１をオフさせている間、副ビット線Ｂ
Ｌｓａ１に蓄積された電荷を長時間保持することができ
る。したがって、ビット線選択トランジスタＴｓａ１を
トランスファーゲートとして用い、副ビット線ＢＬｓａ
１の等価容量Ｃｏを情報記憶容量として用いることによ
って、リフレッシュ周期を長く取れるＤＲＡＭ構成を実
現することができる。

【０１０３】図３の実施例では、漏洩電流があっても副
ビット線ＢＬｓａ１の高電位情報を保つことができる。
また副ビット線ＢＬｓａ１の低電位情報についてはトラ
ンジスタＴｓａ１をオフさせておくことによりその情報
を保つことができる。

【０１０４】しかし、たとえばメモリセルトランジスタ
（ハ）のしきい値が所定のしきい値電圧ＶＴＨに収束し
た後（書込終了後）で、そのゲートに図６（ｃ）のパル
スが印加され続けていると、このトランジスタ（ハ）が
オン・オフを繰り返すため、図６（ｃ）のパルスに同期
した電位変動（たとえば図６（ｂ）中の波形（ハ）の振
幅微動をもう少し大きくしたもの）が副ビット線（ＢＬ
ｓａ１／ＢＬｓａ２）の電圧ＶＢＬに現れる（具体的な
電位変動波形例は前述の特願平６ー２２２７３４号の図
９（ｂ）の波形（ロ）に示されている）。

【０１０５】後に詳しく述べるが、この電位変動は、図
１０以降の実施例に示すＳＲＡＭビット３０（３０ａ、
３０ｂ）により除去される。

【０１０６】図８は、この発明の第３の実施例に係る不
揮発性半導体記憶装置の構成を示す。これは図１あるい
は図４の実施例の変形例でもある。

【０１０７】図１のワード線スイッチ回路３の回路数
は、図８に示すように、メモリセルブロック１ａ（１
ｂ）を構成するメモリセルトランジスタＭａ１〜Ｍａ２
（Ｍｂ１〜Ｍｂ２）の数に一致させてもよい。たとえば
メモリセルブロック１ａが１０２４個のメモリセルトラ
ンジスタＭａ１〜Ｍａ１０２４で構成されるなら、この
ワード線スイッチ回路を１０２４回路用意する。あるい
は、ワード線駆動パルス発生回路２の出力を１０２４本
のワード線Ｗ１〜Ｗ１０２４に順次接続するマルチプレ
クサで、ワード線スイッチ回路３を構成する。

【０１０８】図８において、全てのワード線スイッチ回
路３１〜３２を同時にオンさせて全てのワード線を同時
にワード線駆動パルス発生回路２の出力に接続するよう
にすれば、全てのメモリセルブロック内のメモリセルト
ランジスタを同時に消去することができる（これはフラ
ッシュＥＥＰＲＯＭの一括消去動作）。

【０１０９】一方、ワード線スイッチ回路３１〜３２を
１回路づつオンさせて特定のワード線にワード線駆動パ
ルス発生回路２の出力に接続するようにすれば、各メモ
リセルブロック内の特定のメモリセルトランジスタだけ
を消去することができる（ビット単位消去動作）。

【０１１０】図９は、この発明の第４の実施例に係る不
揮発性半導体記憶装置の構成を示す。これは図１あるい
は図４の実施例の変形例でもある。

【０１１１】図１のワード線スイッチ回路３の回路数
は、図９に示すように、メモリセルブロック１ａ（１
ｂ）の数に一致させてもよい。たとえばメモリセルブロ
ックが５１２ブロックで構成されるなら、このワード線
スイッチ回路を５１２回路用意する。あるいは、ワード
線駆動パルス発生回路２の出力を５１２本のブロック単
位ワード線に順次接続するマルチプレクサで、ワード線
スイッチ回路３を構成する。

【０１１２】図９において、全てのワード線スイッチ回
路３ａ〜３ｂを同時にオンさせて全てのワード線を同時
にワード線駆動パルス発生回路２の出力に接続するよう
にすれば、全てのメモリセルブロック内のメモリセルト
ランジスタを同時に消去することができる（これはフラ
ッシュＥＥＰＲＯＭの一括消去動作）。

【０１１３】一方、ワード線スイッチ回路３ａ〜３ｂを
１回路づつオンさせて特定のメモリセルブロックのワー
ド線毎にワード線駆動パルス発生回路２の出力に接続す
るようにすれば、各メモリセルブロックの内の全メモリ
セルトランジスタをブロック毎に消去することができる
（ブロック単位消去動作）。

【０１１４】図１０は、この発明の第５の実施例に係る
不揮発性半導体記憶装置を説明するもので、（ａ）はそ
の構成の要部を示し（ｂ）はその要部信号波形を示し
（ｃ）その一部の回路を示す。

【０１１５】図１０（ａ）において、副ビット線ＢＬｓ
ａ１にはＳＲＡＭビット接続トランジスタＴｇａを介し
てＳＲＡＭビット３０ａが接続され、副ビット線ＢＬｓ
ｂ１にはＳＲＡＭビット接続トランジスタＴｇｂを介し
てＳＲＡＭビット３０ｂが接続されている。

【０１１６】図１０（ａ）の回路から副ビット線ＢＬｓ
ａ１上の要部回路構成を取り出したのが図１０（ｃ）で
ある。すなわち、副ビット線ＢＬｓａ１は、ビット線選
択トランジスタＴｓａ１を介して主ビット線ＢＬａ１へ
選択的に接続されるようになっている。副ビット線ＢＬ
ｓａ１にはメモリセルトランジスタＭａ１が接続され
る。この副ビット線ＢＬｓａ１には、容量Ｃｏおよび漏
洩電流成分抵抗Ｒｏが等価的に繋がっている。この副ビ
ット線ＢＬｓａ１にはさらに、ＳＲＡＭビット接続トラ
ンジスタＴｇａを介してＳＲＡＭビット３０ａが接続さ
れている。

【０１１７】図１０（ｃ）の回路は次のように動作す
る。まず、メモリセルトランジスタＭａ１へデータ書込
のためのアドレス指定がなされ、副ビット線ＢＬｓａ１
が主ビット線ＢＬａ１の電位（＋５Ｖ）にプリチャージ
される（時間ｔ１以前）。その後、時間ｔ１において、
接続トランジスタＴｇａのゲートに図１０（ｂ）最上段
の信号が印加される。するとトランジスタＴｇａのドレ
イン・ソース間が導通し、副ビット線ＢＬｓａ１にＳＲ
ＡＭビット３０ａが接続される。

【０１１８】続いて、副ビット線ＢＬｓａ１をプリチャ
ージするためにビット線選択トランジスタＴｓａ１のゲ
ートに印加されていた信号ＳＴ１（図１０（ｂ）上から
２番目）は、０Ｖにレベルダウンする（時間ｔ２）。す
ると副ビット線ＢＬｓａ１は主ビット線ＢＬａ１から切
り離され、プリチャージ電位に充電されたフローティン
グ状態になる。

【０１１９】その後、ワード線駆動パルス出力ＷＤＰＯ
ＵＴ（図１０（ｂ）最下段）がメモリセルトランジスタ
Ｍａ１のコントロールゲートに与えられ、このトランジ
スタＭａ１がオンすると（時間ｔ３）、副ビット線ＢＬ
ｓａ１の電位は０Ｖ方向に変化する。このとき、ＳＲＡ
Ｍビット接続トランジスタＴｇａは導通しているので、
ＳＲＡＭビット３０ａはこの副ビット線電位変化を検知
できる。

【０１２０】この副ビット線電位変化が検知されると、
ＳＲＡＭビット３０は変化直後の副ビット線電位（０
Ｖ）をラッチする。すると、副ビット線ＢＬｓａ１の電
位は導通している接続トランジスタＴｇａを介してＳＲ
ＡＭビット３０ａのラッチレベル（記憶内容；０Ｖ）に
クランプされる（図１０（ｂ）上から３番目）。

【０１２１】その結果、時間ｔ３以降のワード線駆動パ
ルス出力ＷＤＰＯＵＴの連続印加（たとえば１０パルス
連続する）によりメモリセルトランジスタＭａ１がオン
・オフを反復しても、副ビット線電位はラッチレベル
（０Ｖ）にクランプされているので、ワード線駆動パル
ス出力ＷＤＰＯＵＴに同期した副ビット線ＢＬｓａ１の
電位変動は殆どなくなる。

【０１２２】図１０のＳＲＡＭビット３０ａ／３０ｂを
図１、図４、図８または図９の実施例回路の副ビット線
ＢＬｓａ１／ＢＬｓｂ１に接続することにより、これら
の実施例の副ビット線の電位変動が防止される。

【０１２３】図１１は、図１０のＳＲＡＭビット３０ａ
の具体例を示す。この回路３０ａは、ドレイン負荷抵抗
Ｒ３０１を持つＮチャネルトランジスタＴ３０１とドレ
イン負荷抵抗Ｒ３０２を持つＮチャネルトランジスタＴ
３０２との交差接続によるフリップフロップ回路を含ん
でいる。通常は、トランジスタＴ３０１（コンダクタン
ス小）がオフし、トランジスタＴ３０２（コンダクタン
ス大）がオンしてる。

【０１２４】図１１の回路の読み出し動作は次のように
なる。すなわち、接続トランジスタＴｇａが導通して副
ビット線ＢＬｓａ１がトランジスタＴ３０２のゲートに
接続されたとき、副ビット線電位が＋５Ｖならトランジ
スタＴ３０２はオンしたままであり、フリップフロップ
の回路状態は変化しない。つまり、副ビット線電位＋５
Ｖは回路３０ａにラッチされない。

【０１２５】一方、接続トランジスタＴｇａが導通して
副ビット線ＢＬｓａ１がトランジスタＴ３０２のゲート
に接続されたとき、副ビット線電位が０Ｖならトランジ
スタＴ３０２がオフとなり、代わってトランジスタＴ３
０１がオンとなる。すると、フリップフロップの回路状
態が変化し、副ビット線電位０Ｖは回路３０ａにラッチ
される（つまり、副ビット線電位がオンしたトランジス
タＴ３０１のドレイン電位にクランプされる）。

【０１２６】上述した副ビット線ＢＬｓａ１の電位がセ
ンスアンプＳＡにより検知され、この電位に対応したメ
モリセルデータがセンスアンプＳＡにより読み出され
る。

【０１２７】トランジスタＴ３０１とＴ３０２との間に
はコンダクタンスの差が設けられているので、ＳＲＡＭ
ビット接続トランジスタＴｇａがオフすると、このフリ
ップフロップの状態は元に戻る（トランジスタＴ３０１
がオフで、トランジスタＴ３０２がオン）。

【０１２８】図１２は、図１０のＳＲＡＭビット３０ａ
の他例を示す。この回路３０ａは、直列接続された２段
インバータＩ３０１およびＩ３０２と、インバータＩ３
０２の出力をインバータＩ３０１の入力へ選択的に正帰
還させるトランジスタＴｇａにより、構成されている。

【０１２９】図１２の回路において、トランジスタＴｇ
ａが導通したときの副ビット線ＢＬｓａ１が＋５Ｖな
ら、インバータＩ３０２の出力も＋５Ｖとなる。この＋
５Ｖ出力は導通したトランジスタＴｇａを介して副ビッ
ト線ＢＬｓａ１へフィードバックされ、副ビット線ＢＬ
ｓａ１電位が＋５Ｖにクランプ（ラッチ）される。

【０１３０】一方、トランジスタＴｇａが導通したとき
の副ビット線ＢＬｓａ１が０Ｖなら、インバータＩ３０
２の出力も０Ｖとなる。この０Ｖ出力は導通したトラン
ジスタＴｇａを介して副ビット線ＢＬｓａ１へフィード
バックされ、副ビット線ＢＬｓａ１電位が０Ｖにクラン
プ（ラッチ）される。この０Ｖクランプにより、副ビッ
ト線ＢＬｓａ１の電位変動が抑さえられる。

【０１３１】上述した副ビット線ＢＬｓａ１の電位がセ
ンスアンプＳＡにより検知され、この電位に対応したメ
モリセルデータがセンスアンプＳＡにより読み出され
る。

【０１３２】図１３は、この発明の第５の実施例に係る
不揮発性半導体記憶装置の構成を説明する回路図であ
る。ｎ本のビット線ＢＬ１〜ＢＬｎそれぞれには、ｎ個
のＳＲＡＭビット（フリップフロップ）３０１〜３０ｎ
が接続されている。これらのＳＲＡＭビットが、ＳＲＡ
Ｍメモリブロック３００を構成する。

【０１３３】ＳＲＡＭビット３０１のビット線ＢＬ１に
はｍ個のメモリセルトランジスタＭ１１〜Ｍ１ｍのドレ
インが接続される。同様に、ＳＲＡＭビット３０２のビ
ット線ＢＬ２にはｍ個のメモリセルトランジスタＭ２１
〜Ｍ２ｍのドレインが接続され、ＳＲＡＭビット３０ｎ
のビット線ＢＬｎにはｍ個のメモリセルトランジスタＭ
ｎ１〜Ｍｎｍのドレインが接続される。

【０１３４】ｎ個のメモリセルトランジスタＭ１１〜Ｍ
ｎ１のゲートはワード線Ｗ１に接続され、ｎ個のメモリ
セルトランジスタＭ１２〜Ｍｎ２のゲートはワード線Ｗ
２に接続される。以下同様にして、ｎ個のメモリセルト
ランジスタＭ１３〜Ｍｎ３のゲートはワード線Ｗ３に接
続され、ｎ個のメモリセルトランジスタＭ１ｍ〜Ｍｎｍ
のゲートはワード線Ｗｍに接続される。

【０１３５】以上の構成において、ｎｘｍ個のメモリセ
ルトランジスタ（各々は図１０（ａ）のトランジスタＭ
ａ１と同じ構造を持つ）は、この実施例のフラッシュメ
モリセルアレイを形成している。たとえばｎ＝５１２、
ｍ＝８ならば、図１３のメモリセルアレイは５１２バイ
トのフラッシュメモリセルブロックとなる。このブロッ
クが１０００個集まれば、５１２ｋバイトの不揮発性半
導体記憶装置となる。

【０１３６】たとえば図１３のビット線ＢＬ１に接続さ
れたメモリセルトランジスタＭ１１〜Ｍ１ｍそれぞれへ
のデータ書き込みには数１００マイクロセカンドを要す
るとしても、ビット線ＢＬ１に接続されたＳＲＡＭビッ
ト３０１へのデータ書き込みは精々数１０ナノセカンド
しかかからない。このＳＲＡＭビット３０１に、一旦所
定のデータ（”０”／”１”）が短時間で書き込まれた
あとは、ビット線ＢＬ１の電位をＳＲＡＭビット３０１
に書き込まれたデータの電位に維持することができる。
このデータ電位はビット線ＢＬ１に僅かなリーク電流が
流れていても変化はしない。

【０１３７】ビット線ＢＬ１の電位がその記憶データに
相当する電位に維持されている間にたとえばワード線Ｗ
１がハイレベルとなりセルＭ１１が選択されると、この
セルＭ１１を構成するトランジスタ（図１０のＭａ１）
のゲートに図１０（ｂ）下段に示すような正負振動パル
ス（ワード線駆動信号ＷＤＰＯＵＴ）が与えられる。こ
のパルスが数パルス〜１０パルス程度反復されると、ビ
ット線ＢＬ１の電位（ＳＲＡＭビット３０１の記憶デー
タ）が、不揮発性情報として、トランジスタＭ１１のフ
ローティングゲートに書き込まれる。他のメモリセルト
ランジスタのフローティングゲートへのデータ書き込み
も同様に行われる。

【０１３８】図１３の構成がたとえば５１２ビットｘｍ
（ｍは整数）メモリブロックを形成している場合は、図
示しない外部回路から５１２ビット単位のデータがＳＲ
ＡＭビット３０１〜３０ｎ（ｎ＝５１２）に同時に書き
込まれる（書き込み所要時間は、通常、数１０ナノセカ
ンド以下）。

【０１３９】その後、ＳＲＡＭビット３０１〜３０ｎに
書き込まれたデータで決まるビット線ＢＬ１〜ＢＬｎの
電位それぞれが、不揮発性情報として、ワード線Ｗ１〜
Ｗｍで選択された特定のメモリセルトランジスタＭ１１
〜Ｍｎｍのいずれかに書き込まれる（書き込み所要時間
は数１００マイクロセカンド以下）。この書き込みが終
了したあとは、ＳＲＡＭビット３０１〜３０ｎの内容は
消えても良い。

【０１４０】以上の構成により、高速書き込みの可能な
フラッシュメモリを得ることができる。

【０１４１】図１４は、ＳＲＡＭビットの具体例を示
す。図１４のＳＲＡＭビット３０ａは図１１のフリップ
フロップ３０ａと同じ回路構成を含むが、図１４ではこ
のフリップフロップ回路にパスゲート（接続トランジス
タ）Ｔｐｇを含めてＳＲＡＭビット３０１の１セルとし
ている。

【０１４２】図１６は図１４のＳＲＡＭビット３０ａ／
３０１の回路動作を説明するタイミングチャートであ
る。時間ｔ１０以降、図示しない外部回路からの書き込
みデータ（０または１）が副ビット線ＢＬｓａ１に与え
られている。時間ｔ１２においてパスゲート信号ＰＧが
トランジスタＴｐｇのゲートに与えられると、トランジ
スタＴｐｇが導通する。すると、副ビット線ＢＬｓａ１
の電位に対応するデータがフリップフロップ型ＳＲＡＭ
ビット３０ａに記憶される。トランジスタＴｐｇが導通
している間は、副ビット線ＢＬｓａ１の電位はＳＲＡＭ
ビット３０ａの記憶データに対応する電位（たとえばト
ランジスタＴ３０１がオンしておれば０Ｖ）に固定さ
れ、変動しなくなる。

【０１４３】その後、時間ｔ１４から、ワード線Ｗ１を
介してメモリセルトランジスタＭａ１のゲートに正負振
動パルス（ワード線駆動信号）が印加されると、副ビッ
ト線ＢＬｓａ１の電位（すなわちＳＲＡＭビット３０ａ
の記憶内容）に対応したデータが、トランジスタＭａ１
のフローティングゲートに書き込まれる。

【０１４４】なお、図１６において時間ｔ１０からｔ１
２まで、およびｔ１２からｔ１４までの時間は、数１０
ナノセカンド程度あれば良い。

【０１４５】図１５は、ＳＲＡＭビットの他の具体例を
示す。図１４のＳＲＡＭビット３０１ではパスゲートＴ
ｐｇがフリップフロップの片側出力に１カ所設けられて
いるだけであるが、図１５のＳＲＡＭビット３０１では
２つのパスゲートＴｐｇ１，Ｔｐｇ２がフリップフロッ
プの両側出力に２カ所設けられている。

【０１４６】図１７は図１５のＳＲＡＭビット３０ａ／
３０１の回路動作を説明するタイミングチャートであ
る。時間ｔ２０以降、図示しない外部回路からの書き込
みデータ（”０”）が、トランジスタＴｓａ１を介し
て、副ビット線ＢＬｓａ１に与えられている。時間ｔ２
２においてパスゲート信号ＰＧ２がトランジスタＴｐｇ
２のゲートに与えられると、トランジスタＴｐｇ２が導
通する。すると、副ビット線ＢＬｓａ１の電位に対応す
るデータがフリップフロップ型ＳＲＡＭビット３０ａに
記憶され、続いて時間ｔ２４においてトランジスタＴｐ
ｇ２が非導通となる。

【０１４７】その後、図示しない外部回路からの書き込
みデータ（”１”）が、トランジスタＴｓａ１を介し
て、副ビット線ＢＬｓａ１に与えられたとする（時間ｔ
３０）。その後パスゲート信号ＰＧ１が発生すると（時
間ｔ３２）、トランジスタＴｐｇ１が導通する。トラン
ジスタＴｐｇ１が導通している間は、副ビット線ＢＬｓ
ａ１の電位はＳＲＡＭビット３０ａの記憶データに対応
する電位（たとえばトランジスタＴ３０１がオフしてお
れば５Ｖ）に固定され、変動しなくなる。

【０１４８】その後は、図１６の場合と同様な動作が行
われる。すなわち、時間ｔ４０から、ワード線Ｗ１を介
してメモリセルトランジスタＭａ１のゲートに正負振動
パルス（ワード線駆動信号）が印加されると、副ビット
線ＢＬｓａ１の電位（すなわちＳＲＡＭビット３０ａの
記憶内容）に対応したデータが、トランジスタＭａ１の
フローティングゲートに書き込まれる。

【０１４９】なお、図１７において時間ｔ２０からｔ２
６まで、ｔ３０からｔ３６まで、およびｔ３６からｔ４
０までの時間は、それぞれ数１０ナノセカンド程度以下
で良い。

【０１５０】図１８は、図１４または図１５の変形例で
あって、主ビット線ＢＬａ１側にＳＲＡＭビット３０ａ
を設けた場合を示す。図１８の回路の場合、ＳＲＡＭビ
ットに一時格納された書き込みデータが所望のセル（た
とえばＭａ１）に書き込み終わるまでは、ゲート信号Ｓ
Ｔ１をハイレベルに保っておく。この点を除けば、図１
８の実施例は基本的には図１４または図１５の実施例と
同等である。

【０１５１】図１９は、この発明の第６の実施例に係る
不揮発性半導体記憶装置の構成を説明する回路図であ
る。

【０１５２】ビット線ＢＬ１（またはＢＬｓａ１）の一
方はＮチャネルトランジスタ（トランスファゲート）Ｔ
ｂ１を介して微少電流源２０１に接続される。ビット線
ＢＬ１の他方は、Ｎチャネルトランジスタ（トランスフ
ァゲート）Ｔｓ１を介してセンスアンプＳＡ１に接続さ
れるとともに、ＮチャネルトランジスタＴｇ１を介して
負電源Ｖｓｓ／０Ｖ回路（接地回路ＧＮＤ）に接続され
る。

【０１５３】このビット線ＢＬ１には、メモリセルアレ
イの第１のカラムを構成する多数の不揮発性メモリセル
トランジスタ（コントロールゲートとフローティングゲ
ートを持つＮチャネルＭＯＳトランジスタ）Ｍ１１〜Ｍ
１ｍのドレインが接続される。これらメモリセルトラン
ジスタＭ１１〜Ｍ１ｍのソースは負電源Ｖｓｓ／０Ｖ回
路（接地回路ＧＮＤ）に接続される。

【０１５４】同様に、ビット線ＢＬ２（またはＢＬｓｂ
１）の一方はＮチャネルトランジスタ（トランスファゲ
ート）Ｔｂ２を介して微少電流源２０２に接続される。
ビット線ＢＬ２の他方はＮチャネルトランジスタ（トラ
ンスファゲート）Ｔｓ２を介してセンスアンプＳＡ２に
接続されるとともに、ＮチャネルトランジスタＴｇ２を
介して負電源Ｖｓｓ／０Ｖ回路（接地回路ＧＮＤ）に接
続される。このビット線ＢＬ２には、メモリセルアレイ
の第２のカラムを構成する多数の不揮発性メモリセルト
ランジスタＭ２１〜Ｍ２ｍのドレインが接続される。こ
れらメモリセルトランジスタＭ２１〜Ｍ２ｍのソースは
負電源Ｖｓｓに接続される。

【０１５５】図示しない他のメモリセルカラムも同様に
構成されている。メモリセルアレイの各ブロックは、メ
モリセルトランジスタＭ１１〜Ｍｎ１、Ｍ１２〜Ｍｎ
２、…、Ｍ１ｍ〜Ｍｎｍそれぞれのゲート回路（ワード
線）ＷＬすなわちＷ１〜Ｗｍで構成されている。

【０１５６】微少電流源２０１、２０２、…各々は、定
電流回路あるいは内部インピーダンスの高い電圧発生回
路（チャージポンプなど）で構成できる。

【０１５７】この実施例における微少電流源２０１、２
０２、…は、外部クロックＣＬＫ（Φ）で動作し、この
クロックの周波数あるいはデューティ比に対応した大き
さの微少電流Ｉｓ１、Ｉｓ２、…をトランジスタＴｂ
１、Ｔｂ２、…に供給する。トランジスタＴｂ１、Ｔｂ
２、…はそのゲート信号ＢＬＫにより開閉制御（オン・
オフ制御）される。信号ＢＬＫがＨレベルになるとこれ
らのトランジスタは導通（オン）し、微少電流源２０
１、２０２、…からの微少電流Ｉｓ１、Ｉｓ２、…がビ
ット線ＢＬ１、ＢＬ２、…に供給され得るようになる。

【０１５８】トランジスタＴｓ１、Ｔｓ２、…はそのゲ
ート信号Ｓにより開閉制御（オン・オフ制御）される。
信号ＳがＨレベルになるとこれらのトランジスタは導通
（オン）し、ビット線ＢＬ１、ＢＬ２、…がセンスアン
プＳＡ１、ＳＡ２、…に接続される。たとえば、センス
アンプＳＡ１がトランジスタＴｓ１を介してビット線Ｂ
Ｌ１に接続されると、ワード線Ｗ１により選択されたメ
モリセルトランジスタＭ１１の格納データ（ビット線Ｂ
Ｌ１の電位に対応）が、センスアンプＳＡ１により読み
出される。他のメモリセルについても同様な読み取りが
行われる。

【０１５９】外部クロックＣＬＫ（Φ）、ゲート信号Ｂ
ＬＫ、ワード線駆動信号ＷＬ、ゲート信号Ｓなどは、所
定のタイミングで、制御回路１２０から発生される。

【０１６０】トランジスタＴｇ１、Ｔｇ２、…は、それ
ぞれ、メモリ１０１、１０２、…からデータＧ１、Ｇ
２、…を受けて一時記憶する。データＧ１、Ｇ２、…の
内容がすべてＬレベルであれば、トランジスタＴｇ１、
Ｔｇ２、…はすべてオフしている。すると、微少電流源
２０１、２０２、…から接地回路ＧＮＤへの電流路がト
ランジスタＴｇ１、Ｔｇ２、…により遮断されるから、
たとえＢＬＫ＝ＨによりトランジスタＴｂ１、Ｔｂ２、
…がオンしていても、微少電流Ｉｓ１、Ｉｓ２、…は流
れない。

【０１６１】一方、データＧ１、Ｇ２、…の内容がすべ
てＨレベルであれば、トランジスタＴｇ１、Ｔｇ２、…
はすべて弱オン（短絡状態ではなく、高インピーダンス
な導通状態）する。すると、ＢＬＫ＝Ｈによりトランジ
スタＴｂ１、Ｔｂ２、…がオンしておれば、微少電流源
２０１、２０２、…から接地回路ＧＮＤへ、トランジス
タＴｇ１、Ｔｇ２、…を介して、微少電流Ｉｓ１、Ｉｓ
２、…が流れることになる。

【０１６２】他方、たとえばデータＧ１だけがＨレベル
であり他のデータＧ２、…がすべてＬレベルであれば、
トランジスタＴｇ１だけが弱オンし、他のトランジスタ
Ｔｇ２、…はすべてオフする。この場合、ＢＬＫ＝Ｈに
よりトランジスタＴｂ１、Ｔｂ２、…がオンしておれ
ば、微少電流源２０１から接地回路ＧＮＤへ、トランジ
スタＴｇ１だけを介して、微少電流Ｉｓ１が流れること
になる。

【０１６３】以上のように、メモリ１０１、１０２、…
の内容（データＧ１、Ｇ２、…）に応じて、どのビット
線ＢＬ１、ＢＬ２、…に微少電流Ｉｓ１、Ｉｓ２、…を
流すのかを、任意に決定できるようになる。

【０１６４】なお、メモリ１０１、１０２、…は、通常
はフリップフロップなどのスタティック型記憶回路で構
成されるが、これらをＤＲＡＭなどのダイナミック型記
憶回路で構成することも可能である。

【０１６５】この発明が適用されない場合、ビット線Ｂ
Ｌ１につながったメモリセルトランジスタＭ１１〜Ｍ１
ｍに対する書込が行われている最中にリーク電流などが
原因でビット線ＢＬ１の電位が時間とともに変化（低
下）すると、メモリセルトランジスタＭ１１〜Ｍ１ｍに
対する書込（または消去）が正しく行われない可能性が
出てくる。

【０１６６】微少電流源２０１は、上記リーク電流によ
るビット線ＢＬ１の電位変化をキャンセルするために設
けられている。すなわち、メモリセルトランジスタＭ１
１〜Ｍ１ｍに対する書込（または消去）が行われている
間、リーク電流などによりビット線ＢＬ１から失われる
電荷を微少電流源２０１からの微少電流Ｉｓ１で補充す
るようにして、実用上問題となるようなビット線ＢＬ１
の電位変化が生じないようにしている。

【０１６７】トランジスタＴｇ１、Ｔｇ２、…のうちど
のトランジスタ（１個または複数個）を弱オフ（または
オン）させるかは、データＧ１、Ｇ２、…の内容（信号
レベル）によって決定される。また、データＧ１、Ｇ
２、…の内容は書込（または消去）が完了するまでは保
持したいので、その保持手段としてメモリ１０１、１０
２、…が設けられている。

【０１６８】メモリ１０１、１０２、…に書き込まれる
データＧ１、Ｇ２、…の内容は、メモリ書換回路１１０
により決定される。このメモリ書換回路１１０からメモ
リ１０１、１０２、…へのデータＧ１、Ｇ２、…の書き
込みは、制御回路１２０からのタイミングクロックＣＫ
１２０に同期して行われるようになっている。

【０１６９】図２０は、図１９の実施例に示す微少電流
源（チャージポンプ）２０１、２０２、…の具体例を示
す回路図である。

【０１７０】ＮチャネルＭＯＳトランジスタＴｘ３のゲ
ートおよびドレインは負電源Ｖｓｓ（０Ｖ）に接続さ
れ、そのソースはＮチャネルＭＯＳトランジスタＴｘ２
のゲートおよびドレインに接続される。トランジスタＴ
ｘ２のソースはＮチャネルＭＯＳトランジスタＴｘ１の
ゲートおよびドレインに接続される。

【０１７１】トランジスタＴｘ１のゲート・ドレインに
はキャパシタＣ１を介してクロックΦ（＝ＣＬＫ）が供
給され、トランジスタＴｘ２のゲート・ドレインにはキ
ャパシタＣ２を介してクロックΦの反転クロックΦ＊が
供給されるようになっている。このクロックΦ（Φ＊）
としては、たとえば周波数が１ＭＨｚ、振幅５Ｖ、デュ
ーティ比５０％矩形パルスが用いられる。

【０１７２】このような構成の微少電流源（チャージポ
ンプ）において、トランジスタＴｘ３のソースから、ク
ロックΦに同期したタイミングで、微少電流Ｉｓ１（ま
たはＩｓ２、…）が出力される。

【０１７３】図２１は、図１９の実施例に示す微少電流
源（スイッチドキャパシタ）２０１、２０２、…の他の
具体例を示す回路図である。

【０１７４】ＮチャネルＭＯＳトランジスタＴｘ４のゲ
ートおよびドレインは負電源Ｖｓｓ（０Ｖ）に接続さ
れ、そのソースはＮチャネルＭＯＳトランジスタＴｘ３
のゲートおよびドレインに接続される。トランジスタＴ
ｘ３のソースはＮチャネルＭＯＳトランジスタＴｘ２の
ゲートおよびドレインに接続される。トランジスタＴｘ
２のソースはＮチャネルＭＯＳトランジスタＴｘ１のゲ
ートおよびドレインに接続される。

【０１７５】トランジスタＴｘ１のゲート・ドレインに
はキャパシタＣ１を介してクロックΦ（＝ＣＬＫ）が供
給され、トランジスタＴｘ２のゲート・ドレインにはキ
ャパシタＣ２を介してクロックΦの反転クロックΦ＊が
供給され、トランジスタＴｘ３のゲート・ドレインには
キャパシタＣ３を介してクロックΦの反転クロックΦ＊
が供給されるようになっている。このクロックΦ（Φ
＊）としては、たとえば周波数が１ＭＨｚ、振幅５Ｖ、
デューティ比５０％矩形パルスが用いられる。

【０１７６】このような構成の微少電流源（スイッチド
キャパシタ）において、トランジスタＴｘ３のソースか
ら、クロックΦに同期したタイミングで、微少電流Ｉｓ
１（またはＩｓ２、…）が出力される。

【０１７７】図２２は、図１９の実施例の回路動作（消
去）を説明するタイミングチャートである。図１９のメ
モリセルトランジスタＭ１１〜Ｍｎｍをすべて（あるい
はブロック単位で）一括消去する場合（つまりフラッシ
ュする場合）、メモリ書換回路１１０からメモリ１０
１、１０２、…にＨレベルのデータＧ１、Ｇ２、…が書
き込まれる（時間ｔ１００）。すると、時間ｔ１００以
降、メモリ１０１、１０２、…からトランジスタＴｇ
１、Ｔｇ２、…へＨレベルのデータＧ１、Ｇ２、…が与
えられ、トランジスタＴｇ１、Ｔｇ２、…が軽く弱オン
する。この状態で、図示しないプリチャージ回路から消
去用電位（たとえば＋６.５Ｖ）が与えられこの電位で
ビット線ＢＬ１、ＢＬ２、…がプリチャージされる。そ
の際、プリチャージ回路から弱オン状態のトランジスタ
Ｔｇ１、Ｔｇ２、…へ微少電流が定常的に流れるように
なっている。これにより、たとえビット線ＢＬ１、ＢＬ
２、…にリーク電流があっても、プリチャージ回路から
の微少電流によりこのリーク電流がキャンセルされ、こ
れらのビット線の消去電位が維持される。

【０１７８】その後の所定期間内に（時間ｔ１０２〜ｔ
１０４）、すべてのメモリセルトランジスタ（あるいは
フラッシュしたい特定ブロックのメモリセルトランジス
タ）のゲートにＨレベルのワード線駆動信号ＷＬが印加
され、すべてのメモリセルトランジスタ（あるいはフラ
ッシュしたい特定ブロックのメモリセルトランジスタ）
の記憶内容が消去用電位（＋６.５Ｖ）に対応する内容
にフラッシュされる。

【０１７９】なお、図２２ではワード線駆動信号ＷＬを
単純な矩形波で図示しているが、この信号ＷＬは図６
（ｃ）に示すような正負振動パルスでもよい。

【０１８０】図２３は、図１９の実施例の回路動作（書
込）を説明するタイミングチャートである。たとえば第
１カラムのメモリセルトランジスタＭ１１〜Ｍ１ｍのい
ずれか（Ｍ１１など）に書き込みを行う場合は、メモリ
書換回路１１０からメモリ１０１だけにＨレベルのデー
タＧ１が書き込まれ（時間ｔ２００）、その他のメモリ
１０２、…にはＬレベルのデータＧ２、…が書き込まれ
る。このＧ１＝Ｈレベルにより、トランジスタＴｇ１だ
けが弱オン状態となり、その他のトランジスタＴｇ２、
…はオフ状態となる。

【０１８１】時間ｔ２０２からクロックＣＬＫが微少電
流源２０１、２０２、…に与えられると、これらの微少
電流源は微少電流を供給できるようになる。時間ｔ２０
２に信号ＢＬＫがＨレベルとなりトランジスタＴｂ１、
Ｔｂ２、…がオンすると、微少電流源２０１、２０２、
…からビット線ＢＬ１、ＢＬ２、…へ微少電流Ｉｓ１、
いｓ２、…が供給され得る状態となる。ここで、Ｈレベ
ルのデータはＧ１だけなので、トランジスタＴｇ１だけ
が弱オン状態となり、そこに微少電流Ｉｓ１が流れる。
するとトランジスタＴｇ１のドレインにリーク電流など
に実用上影響されない書込電位（書き込みデータ）が生
じる。ビット線ＢＬ１の書込電位は、こうして得られた
電位に維持される。

【０１８２】時間ｔ２０２以降、微少電流供給用のクロ
ックＣＬＫが微少電流源２０１に与えられ、微少電流Ｉ
ｓ１をビット線ＢＬ１に伝えるために信号ＢＬＫがＨレ
ベルとなる（時間ｔ２０２〜ｔ２０６）。また書き込み
を行う特定のメモリセルトランジスタ（たとえばＭ１
１）のゲートに正負振動パルス状のワード線駆動信号Ｗ
Ｌが印加される（時間ｔ２０２〜ｔ２０６）。この期間
中（時間ｔ２０２〜ｔ２０６）微少電流源２０１からの
微少電流Ｉｓ１の供給によりビット線ＢＬ１の電位は徐
々に上昇する。特定のメモリセルトランジスタ（たとえ
ばＭ１１）に対する書き込みが終了すると（時間ｔ２０
４）、このトランジスタ（Ｍ１１）が弱導通状態とな
り、ビット線ＢＬ１の電位が低下する（時間ｔ２０４〜
ｔ２０６）。

【０１８３】こうして特定メモリセルトランジスタ（Ｍ
１１）への書き込みが終了した後、さらに第２カラムの
メモリセルトランジスタＭ２１〜Ｍ２ｍのいずれか（Ｍ
２２など）に書き込みを行う場合は、データＧ２だけが
Ｈレベルになる。その後は、時間ｔ２０２〜ｔ２０６と
同様に、別のメモリセルトランジスタ（Ｍ２２）への書
き込みが行われる。

【０１８４】書き込み期間中の微少電流（Ｉｓ１）の供
給（時間ｔ２０２〜ｔ２０６）によって、たとえリーク
電流が流れてもビット線（ＢＬ１）の電位が下がりすぎ
ることはなく十分な書き込みレベルが確保され、データ
書き込みを確実に完了できる。

【０１８５】図２４は、図１９の実施例の回路動作（読
出）を説明するタイミングチャートである。読出の場合
はデータＧ１、Ｇ２、…はすべてＬレベルとされ、トラ
ンジスタＴｇ１、Ｔｇ２、…はすべてオフ状態となる。
また信号ＢＬＫもＬレベルとされ、ビット線ＢＬ１、Ｂ
Ｌ２、…への微少電流Ｉｓ１、Ｉｓ２、…の供給は停止
される。

【０１８６】たとえばメモリセルトランジスタＭ１１か
ら格納データの読み取りが行われる場合、ワード線Ｗ１
の駆動信号ＷＬのレベルがＨとなる（時間ｔ３０２〜ｔ
３０４）。また、同時にビット線ＢＬ１をセンスアンプ
ＳＡ１に接続するために信号ＳもＨレベルとなる。これ
により、メモリセルトランジスタＭ１１の格納データの
内容に応じて定まるビット線ＢＬ１の電位がセンスアン
プＳＡ１により検知され、セルＭ１１のデータ読出が行
われる。

【０１８７】なお、読出中はどのビット線へも微少電流
の供給は行われないように、信号ＢＬＫはＬレベルに設
定され、データＧ１、Ｇ２、…もすべてＬレベルとされ
る。

【０１８８】

【発明の効果】上述のように、この発明の不揮発性半導
体記憶装置によれば、ビット線（副ビット線）をプリチ
ャージした後、アドレス指定された１以上の注目メモリ
セルトランジスタのフローティングゲートに正負に振動
するパルスを印加することによって、多数のメモリセル
トランジスタの異なったフローティングゲート電圧を所
定の電位に収束させることができる。このため、極めて
簡単な操作で多数の不揮発性メモリセルへの正確な書き
込み・消去を行うことができる。また、特定のメモリセ
ルトランジスタへのデータ書き込み中にビット線にリー
ク電流が流れても、微少電流供給手段（２０１）により
そのビット線へリーク電流を補償するような微少電流を
供給することで、ビット線の電位変動を抑え込むことが
できる。

【図面の簡単な説明】

【図１】この発明の一実施例に係る不揮発性半導体記憶
装置の構成を説明する回路図。

【図２】図１の装置で用いられるワード線駆動パルス発
生回路（レベルシフタ）の回路動作を説明する図。

【図３】図１の装置におけるビット線選択トランジスタ
およびメモリセルトランジスタの回路動作を説明する
図。

【図４】この発明の第２の実施例に係る不揮発性半導体
記憶装置の構成を説明する回路図。

【図５】図４の装置で用いられるワード線駆動パルス発
生回路（レベルシフタ）の回路動作を２例説明する図。

【図６】図４のワード線駆動パルス発生回路（レベルシ
フタ）を図５の波形で動作させた場合において、図４の
不揮発性半導体記憶装置を構成するメモリセルの動作を
説明する図。

【図７】公知のＥＥＰＲＯＭセル構造とそれらのセルの
しきい値分布を説明する図。

【図８】この発明の第３の実施例に係る不揮発性半導体
記憶装置の構成を説明する回路図。

【図９】この発明の第４の実施例に係る不揮発性半導体
記憶装置の構成を説明する回路図。

【図１０】この発明の第５の実施例に係る不揮発性半導
体記憶装置を説明する図。

【図１１】図１０の実施例に示すＳＲＡＭビットの具体
例を示す回路図。

【図１２】図１０の実施例に示すＳＲＡＭビットの他の
具体例を示す回路図。

【図１３】この発明の第５の実施例に係る不揮発性半導
体記憶装置の構成を説明する回路図。

【図１４】図１３の実施例に示すＳＲＡＭビット回路の
具体例を示す回路図。

【図１５】図１３の実施例に示すＳＲＡＭビット回路の
他の具体例を示す回路図。

【図１６】図１４のＳＲＡＭビット回路の回路動作を説
明するタイミングチャート図。

【図１７】図１５のＳＲＡＭビット回路の回路動作を説
明するタイミングチャート図。

【図１８】図１４または図１５の変形例であって、主ビ
ット線側にＳＲＡＭビット回路を設けた回路図。

【図１９】この発明の第６の実施例に係る不揮発性半導
体記憶装置の構成を説明する回路図。

【図２０】図１９の実施例に示す微少電流源の具体例を
示す回路図。

【図２１】図１９の実施例に示す微少電流源の他の具体
例を示す回路図。

【図２２】図１９の実施例の回路動作（消去）を説明す
るタイミングチャート図。

【図２３】図１９の実施例の回路動作（書込）を説明す
るタイミングチャート図。

【図２４】図１９の実施例の回路動作（読出）を説明す
るタイミングチャート図。

【符号の説明】

１…メモリセルアレイ；１ａ、１ｂ…メモリセルブロッ
ク；２、２ａ…ワード線駆動パルス発生回路（レベルシ
フタ；駆動信号手段）；３、３１、３２、３ａ、３ｂ…
ワード線スイッチ回路；４ａ、４ｂ…電荷引抜完了検出
回路（ＣＭＯＳインバータ）；５ａ、５ｂ…スイッチ回
路；６、７、８…ＣＭＯＳインバータ；９…スピードア
ップ回路；３０ａ、３０ｂ、３０１〜３０ｎ…ＳＲＡＭ
ビット（フリップフロップ回路；スタティック型記憶手
段）；３００…ＳＲＡＭメモリブロック；１０１、１０
２…メモリ（メモリ手段）；１１０…メモリ書換回路
（決定データ発生手段）；１２０…制御回路；２０１、
２０２…微少電流源（微少電流供給手段）；Ｔｘ１〜Ｔ
ｘ４…Ｎチャネルトランジスタ；Ｔｂ１，Ｔｂ２，Ｔｓ
１，Ｔｓ２…Ｎチャネルトランジスタ；Ｔｇ１、Ｔｇ２
…ビット選択トランジスタ（選択手段）；Ｃ１〜Ｃ３…
キャパシタ；ＳＴ１…ビット線選択ゲート線；ＳＬ１…
ソース側選択ゲート線；ＢＬａ１、ＢＬｂ１…主ビット
線；ＢＬｓａ１、ＢＬｓｂ１、ＢＬ１〜ＢＬｎ…副ビッ
ト線；Ｗ１、Ｗ２、Ｗ３〜Ｗｍ…ワード線；ＷＤＳＩＮ
…ワード線駆動信号入力；ＷＤＰＯＵＴ…ワード線駆動
パルス出力；Ｔｓａ１、Ｔｓｂ１…ビット線選択トラン
ジスタ；Ｔｒｓ１…ソース側選択トランジスタ；Ｍａ
１、Ｍｂ１、Ｍａ２、Ｍｂ２、Ｍ１１〜Ｍｎｍ…不揮発
性メモリセルトランジスタ（コントロールゲートとフロ
ーティングゲートを持つＮチャネルＭＯＳトランジス
タ）；Ｃａ１、Ｃｂ１…ビット線キャパシタ；Ｃ１…キ
ャパシタ；Ｃｏ…副ビット線等価容量；Ｒｏ…副ビット
線漏洩電流成分等価抵抗；Ｒ３０１、Ｒ３０２…負荷抵
抗；Ｉ１、Ｉ２、Ｉ３０１、Ｉ３０２…インバータ；Ｔ
２、Ｔ４、Ｔ６、Ｔ８、Ｔ１０、Ｔ１２、Ｔ１４…Ｐチ
ャネルトランジスタ；Ｔ３、Ｔ５、Ｔ７、Ｔ９、Ｔ１
１、Ｔ１３、Ｔ１５、Ｔ３０１、Ｔ３０２…Ｎチャネル
トランジスタ；Ｔｇａ、Ｔｇｂ…ＳＲＡＭビット接続ト
ランジスタ；ＳＡ，ＳＡ１，ＳＡ２…センスアンプ；Ｔ
ｐｇ、Ｔｐｇ１、Ｔｐｇ２…ＳＲＡＭビット回路への接
続トランジスタ（パスゲート）。

Claims

【特許請求の範囲】

【請求項１】複数のワード線および複数のビット線を持
ち、各ワード線と各ビット線との交点位置にメモリセル
が配設されるメモリセルアレイと；前記ビット線に与え
られたデータを不揮発性情報として保持するフローティ
ングゲート、およびこのフローティングゲートに保持さ
れる情報の書込、消去または読取を制御するものであっ
て前記ワード線に接続されるコントロールゲートを持
ち、前記メモリセルアレイを構成するメモリセルトラン
ジスタと；第１電位およびこの第１電位と異なる第２電
位が交互に反復する駆動信号を前記メモリセルトランジ
スタのコントロールゲートに与える駆動信号手段と；特
定の前記ビット線に微少電流を供給する微少電流供給手
段と；を具備したことを特徴とする不揮発性半導体記憶
装置。
【請求項２】複数のワード線および複数のビット線を持
ち、各ワード線と各ビット線との交点位置にメモリセル
が配設されるメモリセルアレイと；複数の前記ビット線
それぞれに接続され、複数の前記メモリセルトランジス
タそれぞれに格納されるデータを一旦記憶する複数のメ
モリビットを含むメモリセルブロックと；前記メモリセ
ルブロックの各メモリビットに記憶されたデータを不揮
発性情報として保持するフローティングゲート、および
このフローティングゲートに保持される情報の書込、消
去または読取を制御するものであって前記ワード線に接
続されるコントロールゲートを持ち、前記メモリセルア
レイを構成するメモリセルトランジスタと；第１電位お
よびこの第１電位と異なる第２電位が交互に反復する駆
動信号を前記メモリセルトランジスタのコントロールゲ
ートに与える駆動信号手段と；前記複数ビット線のすべ
てあるいは特定の前記ビット線に所定のタイミングで微
少電流を供給する微少電流供給手段と；を具備したこと
を特徴とする不揮発性半導体記憶装置。
【請求項３】前記微少電流供給手段が、所定のクロック
にしたがって前記ビット線に前記微少電流を供給する微
少電流源を含むことを特徴とする請求項１または請求項
２に記載の不揮発性半導体記憶装置。
【請求項４】前記微少電流供給手段から前記ビット線へ
前記微少電流を流すか否かを決める決定データを発生す
る決定データ発生手段と；前記メモリセルトランジスタ
に対するデータの書込または消去が完了するまでは前記
決定データの内容を保持するメモリ手段と；前記メモリ
手段に保持された前記決定データが前記微少電流の供給
を決めているビット線に対してだけ、前記微少電流の供
給を選択的に有効化する選択手段と；をさらに具備した
ことを特徴とする請求項１ないし請求項３のいずれかに
記載の不揮発性半導体記憶装置。
【請求項５】複数の主ビット線と；複数の副ビット線
と；前記副ビット線を前記主ビット線へ選択的に接続す
るビット線選択トランジスタと；格納されるデータに対
応して定まる前記副ビット線の電位を一旦記憶するスタ
ティック型記憶手段と；前記スタティック型記憶手段に
記憶されたデータを不揮発性情報として保持するフロー
ティングゲートおよびこのフローティングゲートに保持
される情報の書込、消去または読取を制御するコントロ
ールゲートを持ち、前記副ビット線に接続されるメモリ
セルトランジスタと；第１電位およびこの第１電位と異
なる第２電位が交互に反復する駆動信号を前記メモリセ
ルトランジスタのコントロールゲートに与える駆動信号
手段と；前記複数副ビット線のすべてあるいは特定の前
記副ビット線に微少電流を供給する微少電流供給手段
と；を具備したことを特徴とする不揮発性半導体記憶装
置。
【請求項６】前記微少電流供給手段が、所定のクロック
にしたがって前記副ビット線に前記微少電流を供給する
微少電流源を含むことを特徴とする請求項５に記載の不
揮発性半導体記憶装置。
【請求項７】前記微少電流供給手段から前記副ビット線
へ前記微少電流を流すか否かを決める決定データを発生
する決定データ発生手段と；前記メモリセルトランジス
タに対するデータの書込または消去が完了するまでは前
記決定データの内容を保持するメモリ手段と；前記メモ
リ手段に保持された前記決定データが前記微少電流の供
給を決めている副ビット線に対してだけ、前記微少電流
の供給を選択的に有効化する選択手段と；をさらに具備
したことを特徴とする請求項５または請求項６に記載の
不揮発性半導体記憶装置。