JPH0778484A - 記憶素子、不揮発性メモリ、不揮発性記憶装置及びそれを用いた情報記憶方法 - Google Patents
記憶素子、不揮発性メモリ、不揮発性記憶装置及びそれを用いた情報記憶方法Info
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Abstract
(57)【要約】 （修正有）
【目的】 特殊な形態のＤＲＡＭとこれを組み込んだ不
揮発性メモリセルによって、精度の高い書き込み・消去
動作を行う。 【構成】 トランジスタ及び接続部の寄生容量によるキ
ャパシタを利用した記憶素子を備える、主ビット線ＢＬ
1 に選択用トランジスタＴr1を介して接続した副ビット
線ＢＬs1及び、副ビット線ＢＬs1にドレイン電極を接続
した不揮発性メモリセル（メモリトランジスタ）Ｍ1 〜
Ｍn を有し、不揮発性メモリセルＭ1 〜Ｍn の制御ゲー
トに交流パルス発生回路から交流電圧が印加されて書き
込み・消去がなされ、副ビット線ＢＬs1及びこれに接続
される不揮発性メモリＭ1 〜Ｍn のドレイン電極が有す
る寄生容量による容量素子と選択トランジスタＴr1とに
よりＤＲＡＭセルを構成し、ＤＲＡＭセルの記憶ノード
Ｎに任意の不揮発性メモリセルＭk が接続する。ＤＲＡ
Ｍセル部分で一時的にデータを蓄積し、そのデータを不
揮発性メモリセルＭk に転送する。
揮発性メモリセルによって、精度の高い書き込み・消去
動作を行う。 【構成】 トランジスタ及び接続部の寄生容量によるキ
ャパシタを利用した記憶素子を備える、主ビット線ＢＬ
1 に選択用トランジスタＴr1を介して接続した副ビット
線ＢＬs1及び、副ビット線ＢＬs1にドレイン電極を接続
した不揮発性メモリセル（メモリトランジスタ）Ｍ1 〜
Ｍn を有し、不揮発性メモリセルＭ1 〜Ｍn の制御ゲー
トに交流パルス発生回路から交流電圧が印加されて書き
込み・消去がなされ、副ビット線ＢＬs1及びこれに接続
される不揮発性メモリＭ1 〜Ｍn のドレイン電極が有す
る寄生容量による容量素子と選択トランジスタＴr1とに
よりＤＲＡＭセルを構成し、ＤＲＡＭセルの記憶ノード
Ｎに任意の不揮発性メモリセルＭk が接続する。ＤＲＡ
Ｍセル部分で一時的にデータを蓄積し、そのデータを不
揮発性メモリセルＭk に転送する。
Description
【０００１】
【産業上の利用分野】本発明は、電気的に消去・書き込
み可能な不揮発性記憶装置及びその記憶方法に関し、特
に、ビット線及びこれに電気的に接続する部分が有する
寄生容量を記憶用容量素子として積極的に用いたＤＲＡ
Ｍ（ダイナミック・ランダム・アクセス・メモリ）的機
能並びにその記憶用容量素子を同時に利用した書き込み
・消去機能を内在する不揮発性記憶装置に係るものであ
る。
み可能な不揮発性記憶装置及びその記憶方法に関し、特
に、ビット線及びこれに電気的に接続する部分が有する
寄生容量を記憶用容量素子として積極的に用いたＤＲＡ
Ｍ（ダイナミック・ランダム・アクセス・メモリ）的機
能並びにその記憶用容量素子を同時に利用した書き込み
・消去機能を内在する不揮発性記憶装置に係るものであ
る。
【０００２】
【従来の技術】ＥＥＰＲＯＭ（電気的消去・書き込み可
能な不揮発性読み出し専用メモリ）やＵＶＥＰＲＯＭ
（紫外線による消去・書き込み可能な不揮発性読み出し
専用メモリ）に代表される浮遊ゲート型の不揮発性記憶
装置は、データの消去や書き込みを行うに当たり、ホッ
ト・エレクトロンやトンネル電流を用いて、浮遊ゲート
からの電子の引き抜きや浮遊ゲートへの電子の注入を行
っている関係上、原理的にデータの消去や書き込みに要
する時間が、ＤＲＡＭやＳＲＡＭ（スタティック・ラン
ダム・アクセス・メモリ）に比べて、長いという問題を
有している。尚、本願では、特記しない限り、便宜的に
浮遊ゲートからの電子の引き抜きはデータの書き込み
に、浮遊ゲートへの電子の注入はデータの消去に対応す
るものとする。
能な不揮発性読み出し専用メモリ）やＵＶＥＰＲＯＭ
（紫外線による消去・書き込み可能な不揮発性読み出し
専用メモリ）に代表される浮遊ゲート型の不揮発性記憶
装置は、データの消去や書き込みを行うに当たり、ホッ
ト・エレクトロンやトンネル電流を用いて、浮遊ゲート
からの電子の引き抜きや浮遊ゲートへの電子の注入を行
っている関係上、原理的にデータの消去や書き込みに要
する時間が、ＤＲＡＭやＳＲＡＭ（スタティック・ラン
ダム・アクセス・メモリ）に比べて、長いという問題を
有している。尚、本願では、特記しない限り、便宜的に
浮遊ゲートからの電子の引き抜きはデータの書き込み
に、浮遊ゲートへの電子の注入はデータの消去に対応す
るものとする。
【０００３】この問題を解決するために種々の方式が提
案されているが、その一例として、浮遊ゲート型の不揮
発性記憶装置の系外にＳＲＡＭやＤＲＡＭで構成したバ
ッファ・メモリを設けるという方式がある。即ち、図１
０に示すように、ＣＰＵ（中央制御装置）２０からのデ
ータがバッファメモリ（ＲＡＭ）２１に一旦格納された
後に、浮遊ゲート型の不揮発性半導体記憶装置（ＥＥＰ
ＲＯＭ）２２に比較的低速で書き込むことを可能とし
て、メモリ装置全体として書き込み時間の短縮化を図っ
ている。
案されているが、その一例として、浮遊ゲート型の不揮
発性記憶装置の系外にＳＲＡＭやＤＲＡＭで構成したバ
ッファ・メモリを設けるという方式がある。即ち、図１
０に示すように、ＣＰＵ（中央制御装置）２０からのデ
ータがバッファメモリ（ＲＡＭ）２１に一旦格納された
後に、浮遊ゲート型の不揮発性半導体記憶装置（ＥＥＰ
ＲＯＭ）２２に比較的低速で書き込むことを可能とし
て、メモリ装置全体として書き込み時間の短縮化を図っ
ている。
【０００４】一方、従来の浮遊ゲート型の不揮発性記憶
装置のデータの消去・書き込み動作を大別すると、ホ
ット・エレクトロンによる書き込み、トンネル電流によ
る消去の方式と、トンネル電流による書き込み、トン
ネル電流による消去の方式とに分けられる。前者の典型
例は、電気的一括消去型の所謂フラッシュＥＥＰＲＯＭ
であり、後者の典型例であるＮＡＮＤ型ＥＥＰＲＯＭで
ある。何れの範疇にも属さないものとして、ホット・
エレクトロンによる書き込み、紫外線照射による消去の
方式を採るＵＶＥＰＲＯＭが挙げられる。
装置のデータの消去・書き込み動作を大別すると、ホ
ット・エレクトロンによる書き込み、トンネル電流によ
る消去の方式と、トンネル電流による書き込み、トン
ネル電流による消去の方式とに分けられる。前者の典型
例は、電気的一括消去型の所謂フラッシュＥＥＰＲＯＭ
であり、後者の典型例であるＮＡＮＤ型ＥＥＰＲＯＭで
ある。何れの範疇にも属さないものとして、ホット・
エレクトロンによる書き込み、紫外線照射による消去の
方式を採るＵＶＥＰＲＯＭが挙げられる。
【０００５】図１１は、各方式を採用する典型的な不揮
発性記憶装置に関するメモリセル乃至はメモリセルを構
成するトランジスタ（以下、メモリトランジスタと呼
ぶ）の閾値電圧ＶTH（縦軸）とその閾値電圧ＶTHの発生
頻度（横軸）との関係を示している。同図（ａ）〜
（ｄ）は、フラッシュＥＥＰＲＯＭ（ａ），（ｂ）、Ｎ
ＡＮＤ型ＥＥＰＲＯＭ（ｃ）及びＵＶＥＰＲＯＭ（ｄ）
に対応している。この図では、メモリトランジスタの浮
遊ゲートに電荷が蓄積されることで、メモリトラジスタ
の閾値電圧が大きな値になり、当該メモリトランジスタ
のドレイン電流が流れないか若しくは流れにくくなって
いる状態、即ち、メモリセルにデータが書き込まれた状
態を“０”データとして表記している。又、浮遊ゲート
から電荷が放出されることで、当該メモリトランジスタ
の閾値電圧が小さな値になり、このメモリトランジスタ
のドレイン電流が流れるか若しくは流れ易くなっている
状態、即ち、メモリセルからデータが消去された状態を
“１”データとして表示している。
発性記憶装置に関するメモリセル乃至はメモリセルを構
成するトランジスタ（以下、メモリトランジスタと呼
ぶ）の閾値電圧ＶTH（縦軸）とその閾値電圧ＶTHの発生
頻度（横軸）との関係を示している。同図（ａ）〜
（ｄ）は、フラッシュＥＥＰＲＯＭ（ａ），（ｂ）、Ｎ
ＡＮＤ型ＥＥＰＲＯＭ（ｃ）及びＵＶＥＰＲＯＭ（ｄ）
に対応している。この図では、メモリトランジスタの浮
遊ゲートに電荷が蓄積されることで、メモリトラジスタ
の閾値電圧が大きな値になり、当該メモリトランジスタ
のドレイン電流が流れないか若しくは流れにくくなって
いる状態、即ち、メモリセルにデータが書き込まれた状
態を“０”データとして表記している。又、浮遊ゲート
から電荷が放出されることで、当該メモリトランジスタ
の閾値電圧が小さな値になり、このメモリトランジスタ
のドレイン電流が流れるか若しくは流れ易くなっている
状態、即ち、メモリセルからデータが消去された状態を
“１”データとして表示している。
【０００６】図１１から分かるように、書き込み後及び
消去後の閾値電圧の分布は、ＵＶＥＰＲＯＭの消去の場
合を除く何れの方式においてもばらつきが大きい。ホッ
ト・エレクトロンやトンネル電流は、チャネル長、チャ
ネル幅、トンネル絶縁膜の膜厚やその均一性、ドレイン
電圧や制御ゲートの電圧などに非常に敏感であり、これ
らの変動がメモリトランジスタの閾値電圧の変動を招来
するからである。
消去後の閾値電圧の分布は、ＵＶＥＰＲＯＭの消去の場
合を除く何れの方式においてもばらつきが大きい。ホッ
ト・エレクトロンやトンネル電流は、チャネル長、チャ
ネル幅、トンネル絶縁膜の膜厚やその均一性、ドレイン
電圧や制御ゲートの電圧などに非常に敏感であり、これ
らの変動がメモリトランジスタの閾値電圧の変動を招来
するからである。
【０００７】従来の半導体不揮発性記憶装置では、上述
に示したように、メモリトランジスタの閾値電圧がばら
つくことから、書き込みや消去の信頼性を改善するため
に、閾値電圧の分布を改善する必要があった。この問題
を解決する代表的な方法としては、装置内に特殊な論理
回路を設けて、広がっている閾値電圧の分布を所望の範
囲に収束せる方法である（例えば、 K.N.Kynette et a
l., "An In-System Re-programmable 32k×8 CMOS Flas
h Memory, IEEE J. Solid-State Circuits",Vol.23, N
o.5, pp.595-598, Dec. 1992 ）。この方法では、総て
のメモリセルが完全に”０”データ状態になる迄、各メ
モリセルに対して、浮遊ゲートに電荷を蓄積して”０”
データ状態にする操作と、”０”データが書き込まれた
か否かを確認するための読み出し操作（ベリファイ動
作）とを交互に繰り返す。総てのメモリセルが”０”デ
ータ状態になった後に、データの一括消去を行い、総て
のメモリセルを”１”データ状態にする。即ち、消去前
の書き込みが行われて、過剰消去を防止している。
に示したように、メモリトランジスタの閾値電圧がばら
つくことから、書き込みや消去の信頼性を改善するため
に、閾値電圧の分布を改善する必要があった。この問題
を解決する代表的な方法としては、装置内に特殊な論理
回路を設けて、広がっている閾値電圧の分布を所望の範
囲に収束せる方法である（例えば、 K.N.Kynette et a
l., "An In-System Re-programmable 32k×8 CMOS Flas
h Memory, IEEE J. Solid-State Circuits",Vol.23, N
o.5, pp.595-598, Dec. 1992 ）。この方法では、総て
のメモリセルが完全に”０”データ状態になる迄、各メ
モリセルに対して、浮遊ゲートに電荷を蓄積して”０”
データ状態にする操作と、”０”データが書き込まれた
か否かを確認するための読み出し操作（ベリファイ動
作）とを交互に繰り返す。総てのメモリセルが”０”デ
ータ状態になった後に、データの一括消去を行い、総て
のメモリセルを”１”データ状態にする。即ち、消去前
の書き込みが行われて、過剰消去を防止している。
【０００８】又、図１２は、特開昭６４─４６２９７号
（発明者：ウインストン・ケイ・エム・リー，出願人：
インテル・コーポレーション）に開示された不揮発性メ
モリセルの消去を自己制御する装置に関する。図１２
（ａ），（ｂ）には、特別な帰還増幅回路１３や比較器
１５を不揮発性メモリセル１０のドレイン電極Ｄと制御
ゲート１１との間に設けて消去電圧を制御することによ
り、浮遊ゲートの最終的な電位、即ち、メモリトランジ
スタの閾値電圧を目的値又は目的範囲に調整する手法が
提案されている。
（発明者：ウインストン・ケイ・エム・リー，出願人：
インテル・コーポレーション）に開示された不揮発性メ
モリセルの消去を自己制御する装置に関する。図１２
（ａ），（ｂ）には、特別な帰還増幅回路１３や比較器
１５を不揮発性メモリセル１０のドレイン電極Ｄと制御
ゲート１１との間に設けて消去電圧を制御することによ
り、浮遊ゲートの最終的な電位、即ち、メモリトランジ
スタの閾値電圧を目的値又は目的範囲に調整する手法が
提案されている。
【０００９】更に、ばらついている閾値電圧を有するメ
モリトランジスタの浮遊ゲートにホットホールを注入し
て、閾値電圧を収束させるという方式も提案されている
（S.Yamada et al., "A Self-Convergence Erasing Sch
eme for a Simple StackedGate Flash EEPROM", IEDM T
ech. Dig., pp.307-310, Dec.1991 ）。
モリトランジスタの浮遊ゲートにホットホールを注入し
て、閾値電圧を収束させるという方式も提案されている
（S.Yamada et al., "A Self-Convergence Erasing Sch
eme for a Simple StackedGate Flash EEPROM", IEDM T
ech. Dig., pp.307-310, Dec.1991 ）。
【００１０】
【発明が解決しようとする課題】しかしながら、上記の
従来技術においては、それぞれ次のような問題がある。
先ず、不揮発性記憶装置の系外にバッファ・メモリを設
けることで書き込み時間を改善する従来技術では、装置
系全体として大きくなり且つ複雑になる。又、個々のメ
モリトランジスタの閾値を修正するための論理回路や帰
還増幅回路等を設けて閾値電圧を所望の範囲に収束させ
る従来技術でも、やはり回路が大きく且つ複雑になる。
しかも、メモリトランジスタの閾値電圧の分布を改善す
る論理回路における、消去を完了する迄に書き込みとベ
リファイを繰り返すという動作フロー故に、かなり複雑
である点は否定できないし、その一連の動作の中でも特
に書き込みに時間を要し、結果的に一括消去が完了する
迄に時間がかかる問題が生ずる。更に、ホットホールを
浮遊ゲートに注入する方式では、ホットホール電流がト
ンネル電流やホットエレクトロン電流に比べて微小（１
０-5倍以下）である為、時間がかかるという欠点があ
る。
従来技術においては、それぞれ次のような問題がある。
先ず、不揮発性記憶装置の系外にバッファ・メモリを設
けることで書き込み時間を改善する従来技術では、装置
系全体として大きくなり且つ複雑になる。又、個々のメ
モリトランジスタの閾値を修正するための論理回路や帰
還増幅回路等を設けて閾値電圧を所望の範囲に収束させ
る従来技術でも、やはり回路が大きく且つ複雑になる。
しかも、メモリトランジスタの閾値電圧の分布を改善す
る論理回路における、消去を完了する迄に書き込みとベ
リファイを繰り返すという動作フロー故に、かなり複雑
である点は否定できないし、その一連の動作の中でも特
に書き込みに時間を要し、結果的に一括消去が完了する
迄に時間がかかる問題が生ずる。更に、ホットホールを
浮遊ゲートに注入する方式では、ホットホール電流がト
ンネル電流やホットエレクトロン電流に比べて微小（１
０-5倍以下）である為、時間がかかるという欠点があ
る。
【００１１】本発明は、上述のような問題点に鑑みなさ
れたものであり、新たなＤＲＡＭ構成の記憶素子及びＤ
ＲＡＭ構成と浮遊ゲート型不揮発性メモリセルとが結合
された不揮発性メモリを提案するとともに、装置系全体
として構造が簡易で小型であり、書き込みに時間を要さ
ないＤＲＡＭ的機能を内蔵する不揮発性記憶装置及びそ
の記憶方法を提供することを目的とする。又、本発明の
他の目的は、上記ＤＲＡＭ的機能の要部構成を利用し
て、併せてメモリセルの閾値電圧を所望範囲に収束させ
て、消去時間を大幅に短縮することができる簡易で汎用
的な不揮発性記憶装置及びその記憶方法を提供すること
にある。
れたものであり、新たなＤＲＡＭ構成の記憶素子及びＤ
ＲＡＭ構成と浮遊ゲート型不揮発性メモリセルとが結合
された不揮発性メモリを提案するとともに、装置系全体
として構造が簡易で小型であり、書き込みに時間を要さ
ないＤＲＡＭ的機能を内蔵する不揮発性記憶装置及びそ
の記憶方法を提供することを目的とする。又、本発明の
他の目的は、上記ＤＲＡＭ的機能の要部構成を利用し
て、併せてメモリセルの閾値電圧を所望範囲に収束させ
て、消去時間を大幅に短縮することができる簡易で汎用
的な不揮発性記憶装置及びその記憶方法を提供すること
にある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
の本発明に係る記憶素子は、トランジスタと、そのトラ
ンジスタが電気的に接続する配線及びその配線に電気的
に接続する部分が有する寄生容量で構成されるキャパシ
タとで構成される記憶素子を備えている。本発明に係る
不揮発性メモリは、トランジスタとキャパシタで構成さ
れる第１の記憶素子の記憶ノードに電気的に接続する、
制御ゲート及び浮遊ゲートを備える第２の記憶素子とで
構成される不揮発性メモリである。この不揮発性メモリ
においては、第１の記憶素子のキャパシタを配線及びそ
れに接続する部分が有する寄生容量で構成するのが好ま
しい。
の本発明に係る記憶素子は、トランジスタと、そのトラ
ンジスタが電気的に接続する配線及びその配線に電気的
に接続する部分が有する寄生容量で構成されるキャパシ
タとで構成される記憶素子を備えている。本発明に係る
不揮発性メモリは、トランジスタとキャパシタで構成さ
れる第１の記憶素子の記憶ノードに電気的に接続する、
制御ゲート及び浮遊ゲートを備える第２の記憶素子とで
構成される不揮発性メモリである。この不揮発性メモリ
においては、第１の記憶素子のキャパシタを配線及びそ
れに接続する部分が有する寄生容量で構成するのが好ま
しい。
【００１３】本発明に係る第１の不揮発性記憶装置は、
制御ゲート及び浮遊ゲートを有するトランジスタを備え
る不揮発性メモリセル、この不揮発性メモリセルが接続
するビット線、このビット線を選択する選択スイッチ素
子及びビット線及びこれに電気的に接続する部分が有す
る寄生容量で構成される容量素子を備えている。この第
１の装置では、不揮発性メモリセル乃至これを構成する
トランジスタの制御ゲートに例えば正負の振動を有する
交流電圧を印加する手段を有するのが好適である。この
交流電圧は、初期の閾値が４Ｖ以上の不揮発性メモリセ
ルの制御ゲートに印加するのが好ましい。又、この交流
電圧の正のピーク電圧がメモリセルの初期の閾値よりも
小さいか、交流電圧の負のピーク電圧が−１０Ｖ以下で
あることが望ましい。又、この装置では、ビット線が選
択スイッチ素子を介して主ビット線に接続していても良
い。容量素子は、電荷を蓄積することでデータ乃至は情
報の一時的な蓄積を行うが、寄生容量分に加えて、不揮
発性メモリセルと並列にビット線に接続するよう配置し
た別の容量素子をこの寄生容量とともに用いて、電荷の
蓄積を行うようにしても良い。
制御ゲート及び浮遊ゲートを有するトランジスタを備え
る不揮発性メモリセル、この不揮発性メモリセルが接続
するビット線、このビット線を選択する選択スイッチ素
子及びビット線及びこれに電気的に接続する部分が有す
る寄生容量で構成される容量素子を備えている。この第
１の装置では、不揮発性メモリセル乃至これを構成する
トランジスタの制御ゲートに例えば正負の振動を有する
交流電圧を印加する手段を有するのが好適である。この
交流電圧は、初期の閾値が４Ｖ以上の不揮発性メモリセ
ルの制御ゲートに印加するのが好ましい。又、この交流
電圧の正のピーク電圧がメモリセルの初期の閾値よりも
小さいか、交流電圧の負のピーク電圧が−１０Ｖ以下で
あることが望ましい。又、この装置では、ビット線が選
択スイッチ素子を介して主ビット線に接続していても良
い。容量素子は、電荷を蓄積することでデータ乃至は情
報の一時的な蓄積を行うが、寄生容量分に加えて、不揮
発性メモリセルと並列にビット線に接続するよう配置し
た別の容量素子をこの寄生容量とともに用いて、電荷の
蓄積を行うようにしても良い。
【００１４】本発明に係る第２の装置は、主ビット線、
制御ゲート及び浮遊ゲートを有するトランジスタを備え
る不揮発性メモリセル、この不揮発性メモリセルが接続
する副ビット線、主ビット線と副ビット線とを接続する
選択スイッチ素子、副ビット線及びこれに電気的に接続
する部分が有する寄生容量で構成される容量素子及びこ
の容量素子に蓄積されたデータをその不揮発性メモリセ
ルに転送する転送手段を備えている。この第２の装置
は、更に容量素子に蓄積されたデータを維持するリフレ
ッシュ手又はこのリフレッシュ手段と転送手段の動作を
交互に行わせる制御手段を備えていても良い。
制御ゲート及び浮遊ゲートを有するトランジスタを備え
る不揮発性メモリセル、この不揮発性メモリセルが接続
する副ビット線、主ビット線と副ビット線とを接続する
選択スイッチ素子、副ビット線及びこれに電気的に接続
する部分が有する寄生容量で構成される容量素子及びこ
の容量素子に蓄積されたデータをその不揮発性メモリセ
ルに転送する転送手段を備えている。この第２の装置
は、更に容量素子に蓄積されたデータを維持するリフレ
ッシュ手又はこのリフレッシュ手段と転送手段の動作を
交互に行わせる制御手段を備えていても良い。
【００１５】上記目的を達成するための本発明に係る第
１の記憶方法は、ビット線を有する不揮発性記憶装置を
用いるもので、ビット線及びこれに電気的に接続する部
分が有する寄生容量で構成される記憶素子を用いてデー
タの一時的な蓄積を行う方法である。この方法では、複
数のビット線に電荷を同時に蓄積してデータの一時的な
蓄積を行っても良い。
１の記憶方法は、ビット線を有する不揮発性記憶装置を
用いるもので、ビット線及びこれに電気的に接続する部
分が有する寄生容量で構成される記憶素子を用いてデー
タの一時的な蓄積を行う方法である。この方法では、複
数のビット線に電荷を同時に蓄積してデータの一時的な
蓄積を行っても良い。
【００１６】本発明に係る第２の記憶方法は、制御ゲー
ト及び浮遊ゲートを有するトランジスタを備える不揮発
性メモリセルと、この不揮発性メモリセルが接続される
ビット線とを有する不揮発性記憶装置を用いるもので、
ビット線を予め正電位にして、ビット線及びこれに電気
的に接続する部分が有する寄生容量で構成される容量素
子によるデータの書き込みを行い、そのデータを、制御
ゲートの電位を変化させて不揮発性メモリセルに転送す
る方法である。
ト及び浮遊ゲートを有するトランジスタを備える不揮発
性メモリセルと、この不揮発性メモリセルが接続される
ビット線とを有する不揮発性記憶装置を用いるもので、
ビット線を予め正電位にして、ビット線及びこれに電気
的に接続する部分が有する寄生容量で構成される容量素
子によるデータの書き込みを行い、そのデータを、制御
ゲートの電位を変化させて不揮発性メモリセルに転送す
る方法である。
【００１７】本発明に係る第３の記憶方法は、制御ゲー
ト及び浮遊ゲートを備える不揮発性メモリセルを接続す
るビット線を有する不揮発性記憶装置を用いるもので、
この不揮発性メモリセルの制御ゲートに例えば正負に振
動する交流電圧を印加し、ビット線及びこれに電気的に
接続する部分が有する寄生容量で構成される容量素子に
一時的に蓄積されたデータを消去する方法である。
ト及び浮遊ゲートを備える不揮発性メモリセルを接続す
るビット線を有する不揮発性記憶装置を用いるもので、
この不揮発性メモリセルの制御ゲートに例えば正負に振
動する交流電圧を印加し、ビット線及びこれに電気的に
接続する部分が有する寄生容量で構成される容量素子に
一時的に蓄積されたデータを消去する方法である。
【００１８】本発明に係る第４の記憶方法は、制御ゲー
ト及び浮遊ゲートを有するトランジスタを備える不揮発
性メモリセル、この不揮発性メモリセルが接続するビッ
ト線及びビット線を選択する選択スイッチ素子を有する
不揮発性記憶装置を用いるもので、ビット線及びこれに
電気的に接続する部分が有する寄生容量で構成される容
量素子に蓄積されている情報のリフレッシュと不揮発性
メモリセルへの転送とを交互に行って、リフレッシュ期
間と転送期間とが重ならないようにする方法である。
ト及び浮遊ゲートを有するトランジスタを備える不揮発
性メモリセル、この不揮発性メモリセルが接続するビッ
ト線及びビット線を選択する選択スイッチ素子を有する
不揮発性記憶装置を用いるもので、ビット線及びこれに
電気的に接続する部分が有する寄生容量で構成される容
量素子に蓄積されている情報のリフレッシュと不揮発性
メモリセルへの転送とを交互に行って、リフレッシュ期
間と転送期間とが重ならないようにする方法である。
【００１９】
【作用】本発明に係る記憶素子によれば、配線及びそれ
に電気的に接続する寄生容量を利用した新しいＤＲＡＭ
型記憶素子を実現できる。又、本発明に係る不揮発性メ
モリによれば、ＤＲＡＭ型記憶素子と浮遊ゲート型不揮
発性メモリセルという異種の記憶素子を結合した新しい
メモリを実現できる。特に、前者のＤＲＡＭ型記憶素子
の容量素子乃至キャパシタを配線及びそれに結合する部
分の有する寄生容量にするようにする点も特徴的であ
り、本発明に係る第１の情報記憶方法とも共通するよう
に、不揮発性メモリでありながら容量素子がデータの蓄
積を行うというＤＲＡＭ的な機能も併有させることがで
きる。
に電気的に接続する寄生容量を利用した新しいＤＲＡＭ
型記憶素子を実現できる。又、本発明に係る不揮発性メ
モリによれば、ＤＲＡＭ型記憶素子と浮遊ゲート型不揮
発性メモリセルという異種の記憶素子を結合した新しい
メモリを実現できる。特に、前者のＤＲＡＭ型記憶素子
の容量素子乃至キャパシタを配線及びそれに結合する部
分の有する寄生容量にするようにする点も特徴的であ
り、本発明に係る第１の情報記憶方法とも共通するよう
に、不揮発性メモリでありながら容量素子がデータの蓄
積を行うというＤＲＡＭ的な機能も併有させることがで
きる。
【００２０】本発明に係る第１の不揮発性記憶装置によ
れば、ビット線及びこれに電気的に接続する部分の有す
る寄生容量を利用したＤＲＡＭ型記憶素子と浮遊ゲート
型不揮発性メモリセルと結合した新しいメモリセルを内
蔵する装置を実現することができので、不揮発性メモリ
でありながらＤＲＡＭとしての機能も併せ持つ装置を実
現できる。
れば、ビット線及びこれに電気的に接続する部分の有す
る寄生容量を利用したＤＲＡＭ型記憶素子と浮遊ゲート
型不揮発性メモリセルと結合した新しいメモリセルを内
蔵する装置を実現することができので、不揮発性メモリ
でありながらＤＲＡＭとしての機能も併せ持つ装置を実
現できる。
【００２１】第１の不揮発性記憶装置では、ＤＲＡＭ型
記憶素子を構成する容量素子が浮遊ゲート型不揮発性メ
モリセルにおけるメモリトランジスタのドレイン電極に
接続し、ドレイン電位の設定に寄与する。この点に着目
して、浮遊ゲート型不揮発性メモリセルの閾値の調整の
為の新しい手段を当該装置に付加しているので、高い動
作性能を期待することができる。又、当該装置に適宜容
量素子を付加することで、ビット線及びこれに電気的に
接続する部分の有する寄生容量の不足分を補うことがで
きる。
記憶素子を構成する容量素子が浮遊ゲート型不揮発性メ
モリセルにおけるメモリトランジスタのドレイン電極に
接続し、ドレイン電位の設定に寄与する。この点に着目
して、浮遊ゲート型不揮発性メモリセルの閾値の調整の
為の新しい手段を当該装置に付加しているので、高い動
作性能を期待することができる。又、当該装置に適宜容
量素子を付加することで、ビット線及びこれに電気的に
接続する部分の有する寄生容量の不足分を補うことがで
きる。
【００２２】本発明に係る第２の不揮発性記憶装置によ
れば、ビット線及びそれに電気的に接続する部分の寄生
容量を容量素子として用いたＤＲＡＭ型記憶素子と、浮
遊ゲート型不揮発性メモリセルと、ＤＲＡＭ型記憶素子
から浮遊ゲート型不揮発性メモリセルへのデータ転送手
段を備えたので、浮遊ゲート型不揮発性メモリセルに書
き込むべきデータの一時蓄積をＤＲＡＭ型記憶素子が行
うことができる。この点は、本発明に係る第２の情報記
憶方法に共通する部分であり、装置内部にバッファメモ
リを保有して浮遊ゲート型不揮発性メモリセルへのデー
タの書き込みを行うことが可能になる。当該装置に、Ｄ
ＲＡＭ型記憶素子に対するリフレッシュ手段と、データ
転送手段とリフレッシュ手段とを交互に行わせるための
制御手段とを更に付加する場合には、ＤＲＡＭ型記憶素
子に関しては寄生容量を構成するビット線又はそれに接
続する部分からの電荷のリークによる蓄積データの劣化
を防止でき、不揮発性メモリセルに関してはそのリーク
による不揮発性メモリセルのドレイン電圧の低下を防止
することができる。
れば、ビット線及びそれに電気的に接続する部分の寄生
容量を容量素子として用いたＤＲＡＭ型記憶素子と、浮
遊ゲート型不揮発性メモリセルと、ＤＲＡＭ型記憶素子
から浮遊ゲート型不揮発性メモリセルへのデータ転送手
段を備えたので、浮遊ゲート型不揮発性メモリセルに書
き込むべきデータの一時蓄積をＤＲＡＭ型記憶素子が行
うことができる。この点は、本発明に係る第２の情報記
憶方法に共通する部分であり、装置内部にバッファメモ
リを保有して浮遊ゲート型不揮発性メモリセルへのデー
タの書き込みを行うことが可能になる。当該装置に、Ｄ
ＲＡＭ型記憶素子に対するリフレッシュ手段と、データ
転送手段とリフレッシュ手段とを交互に行わせるための
制御手段とを更に付加する場合には、ＤＲＡＭ型記憶素
子に関しては寄生容量を構成するビット線又はそれに接
続する部分からの電荷のリークによる蓄積データの劣化
を防止でき、不揮発性メモリセルに関してはそのリーク
による不揮発性メモリセルのドレイン電圧の低下を防止
することができる。
【００２３】特に第２の装置において、データ転送手段
とリフレッシュ手段とを交互に動作させれば、転送期間
中にリフレッシュが挿入され、浮遊ゲート型不揮発性メ
モリセルのドレイン電位を常に一定維持することができ
るので、電荷のリークによる悪影響を実質的になくすこ
とができる。この点は、本発明に係る第４の情報記憶方
法と同じである。この第４の方法では、リフレッシュを
転送を交互に行うに当たり、リフレッシュ期間と転送期
間とが重ならないようにしているので、不揮発性メモリ
セルの閾値の異常低下による転送不能を防止することが
できる。
とリフレッシュ手段とを交互に動作させれば、転送期間
中にリフレッシュが挿入され、浮遊ゲート型不揮発性メ
モリセルのドレイン電位を常に一定維持することができ
るので、電荷のリークによる悪影響を実質的になくすこ
とができる。この点は、本発明に係る第４の情報記憶方
法と同じである。この第４の方法では、リフレッシュを
転送を交互に行うに当たり、リフレッシュ期間と転送期
間とが重ならないようにしているので、不揮発性メモリ
セルの閾値の異常低下による転送不能を防止することが
できる。
【００２４】本発明に係る第３の情報記憶方法によれ
ば、浮遊ゲート型不揮発性メモリセルの閾値を調整する
ことで、この浮遊ゲート型不揮発性メモリセルが蓄積す
るデータを消去することができるとともに、この浮遊ゲ
ート型不揮発性メモリセルの閾値電圧を低下させてオン
状態にさせることでチャネル電流を流し、ドレイン電極
に接続する容量素子に蓄積された電荷を放電させること
で、この容量素子に蓄積されたデータを消去するこがで
きる。
ば、浮遊ゲート型不揮発性メモリセルの閾値を調整する
ことで、この浮遊ゲート型不揮発性メモリセルが蓄積す
るデータを消去することができるとともに、この浮遊ゲ
ート型不揮発性メモリセルの閾値電圧を低下させてオン
状態にさせることでチャネル電流を流し、ドレイン電極
に接続する容量素子に蓄積された電荷を放電させること
で、この容量素子に蓄積されたデータを消去するこがで
きる。
【００２５】
【実施例】以下、本発明に係る記憶素子、不揮発性メモ
リ及び不揮発性記憶装置並びに情報記憶方法について、
ＤＲＡＭ型記憶素子及びＤＲＡＭ型記憶素子と浮遊ゲー
ト型不揮発性メモリセルとが結合した不揮発性メモリ
（以下、結合型不揮発性メモリという）及び不揮発性メ
モリセルの閾値電圧の調整方法の夫々の実施例について
説明する。
リ及び不揮発性記憶装置並びに情報記憶方法について、
ＤＲＡＭ型記憶素子及びＤＲＡＭ型記憶素子と浮遊ゲー
ト型不揮発性メモリセルとが結合した不揮発性メモリ
（以下、結合型不揮発性メモリという）及び不揮発性メ
モリセルの閾値電圧の調整方法の夫々の実施例について
説明する。
【００２６】図１は、本発明に係る不揮発性記憶装置の
一実施例の要部を示す回路図であり、ＤＲＡＭ型記憶素
子及び結合型不揮発性メモリについて説明する。図１
（ａ）において、Ｍ1 〜Ｍn は不揮発性メモリセル（少
なくとも一個のメモリトランジスタを有する）、Ｔr1は
ビット線ＢＬを選択する選択スイッチ素子であり、ビッ
ト線が複数ある場合には、その数に応じた選択スイッチ
素子が設けられる。選択スイッチ素子Ｔr1は、ＭＯＳト
ランジタからなる選択トランジスタである。不揮発性メ
モリセルＭ1 〜Ｍn の典型例としては、不揮発性メモリ
セルであり、制御ゲートと浮遊ゲートとを有する電気的
に書き込み及び消去が可能な不揮発性メモリセルであ
る。任意の不揮発性メモリセルＭk （ｋ＝１，２，…，
ｎ）は、ビット線ＢＬを介して選択スイッチ素子Ｔr1と
記憶ノードＮにおいて直列に接続されている。ビット線
ＢＬには少なくとも一つの不揮発性メモリセルが接続さ
れている。共通のビット線ＢＬに接続する複数の不揮発
性メモリセルは互いに並列な関係にある。
一実施例の要部を示す回路図であり、ＤＲＡＭ型記憶素
子及び結合型不揮発性メモリについて説明する。図１
（ａ）において、Ｍ1 〜Ｍn は不揮発性メモリセル（少
なくとも一個のメモリトランジスタを有する）、Ｔr1は
ビット線ＢＬを選択する選択スイッチ素子であり、ビッ
ト線が複数ある場合には、その数に応じた選択スイッチ
素子が設けられる。選択スイッチ素子Ｔr1は、ＭＯＳト
ランジタからなる選択トランジスタである。不揮発性メ
モリセルＭ1 〜Ｍn の典型例としては、不揮発性メモリ
セルであり、制御ゲートと浮遊ゲートとを有する電気的
に書き込み及び消去が可能な不揮発性メモリセルであ
る。任意の不揮発性メモリセルＭk （ｋ＝１，２，…，
ｎ）は、ビット線ＢＬを介して選択スイッチ素子Ｔr1と
記憶ノードＮにおいて直列に接続されている。ビット線
ＢＬには少なくとも一つの不揮発性メモリセルが接続さ
れている。共通のビット線ＢＬに接続する複数の不揮発
性メモリセルは互いに並列な関係にある。
【００２７】ビット線ＢＬ及びビット線ＢＬに電気的に
接続する部分に寄生容量Ｃ0 を有し、任意の不揮発性メ
モリセルＭk による総和容量を除いた部分、即ち、主に
ビット線による寄生容量Ｃ0*を有している。ビット線Ｂ
Ｌに電気的に接続する部分としては、選択スイッチ素子
Ｔr1、不揮発性メモリセルＭ1 〜Ｍn であり、この回路
構成如何では他のトランジスタや配線もあり得る。選択
スイッチ素子Ｔr1と不揮発性メモリセルＭ1 〜Ｍn は共
に少なくとも一つのトランジスタを有し、当該トランジ
スタがビット線ＢＬに接続している側の不純物拡散層が
主に寄生容量Ｃ 0 ，Ｃ0*として寄与する。無論、ビット
線ＢＬが長ければ、ビット線ＢＬの寄生容量は大きく、
且つ、ビット線ＢＬに電気的に接続する不揮発性メモリ
Ｍ1 〜Ｍn が多い程、不揮発性メモリセルＭ1 〜Ｍn の
寄生容量は大きくなる。より多くの不揮発性メモリセル
Ｍ 1 〜Ｍn がビット線ＢＬに接続している場合には、ビ
ット線ＢＬは通常長くなり、寄生容量Ｃ0 ，Ｃ0*はより
大きくなる。
接続する部分に寄生容量Ｃ0 を有し、任意の不揮発性メ
モリセルＭk による総和容量を除いた部分、即ち、主に
ビット線による寄生容量Ｃ0*を有している。ビット線Ｂ
Ｌに電気的に接続する部分としては、選択スイッチ素子
Ｔr1、不揮発性メモリセルＭ1 〜Ｍn であり、この回路
構成如何では他のトランジスタや配線もあり得る。選択
スイッチ素子Ｔr1と不揮発性メモリセルＭ1 〜Ｍn は共
に少なくとも一つのトランジスタを有し、当該トランジ
スタがビット線ＢＬに接続している側の不純物拡散層が
主に寄生容量Ｃ 0 ，Ｃ0*として寄与する。無論、ビット
線ＢＬが長ければ、ビット線ＢＬの寄生容量は大きく、
且つ、ビット線ＢＬに電気的に接続する不揮発性メモリ
Ｍ1 〜Ｍn が多い程、不揮発性メモリセルＭ1 〜Ｍn の
寄生容量は大きくなる。より多くの不揮発性メモリセル
Ｍ 1 〜Ｍn がビット線ＢＬに接続している場合には、ビ
ット線ＢＬは通常長くなり、寄生容量Ｃ0 ，Ｃ0*はより
大きくなる。
【００２８】尚、ビット線ＢＬが短いと、十分大きな寄
生容量Ｃ0 及びＣ0*を確保できない場合があり、そのよ
うな場合には、ビット線ＢＬに電気的に接続する別の容
量素子を設けることによって、この容量素子を含めた寄
生容量Ｃ0 を大きなものとすることができる。この容量
素子は、不揮発性メモリセルＭ1 〜Ｍn と並列にビット
線ＢＬに電気的に接続すればよい。
生容量Ｃ0 及びＣ0*を確保できない場合があり、そのよ
うな場合には、ビット線ＢＬに電気的に接続する別の容
量素子を設けることによって、この容量素子を含めた寄
生容量Ｃ0 を大きなものとすることができる。この容量
素子は、不揮発性メモリセルＭ1 〜Ｍn と並列にビット
線ＢＬに電気的に接続すればよい。
【００２９】図１（ｂ），（ｃ）は、図１（ａ）の等価
回路図である。同図（ｂ）から明らかなように、同図
（ａ）に示す回路は、寄生容量Ｃ0 を容量素子と見做せ
ば、選択スイッチ素子Ｔr1に直列に接続される容量素子
Ｃ0 との接続点を記憶ノードＮとする記憶素子、即ち、
ＤＲＡＭセルと等価である。従って、本発明に係る不揮
発性記憶装置は、不揮発性メモリセルＭ1 〜Ｍn の本来
的機能と、図１（ｂ）に示す等価回路を一単位とするＤ
ＲＡＭセルの機能を併せ持っている。そして、この不揮
発性記憶装置とは独立して、又それ自体単独でＤＲＡＭ
セルとして機能している。
回路図である。同図（ｂ）から明らかなように、同図
（ａ）に示す回路は、寄生容量Ｃ0 を容量素子と見做せ
ば、選択スイッチ素子Ｔr1に直列に接続される容量素子
Ｃ0 との接続点を記憶ノードＮとする記憶素子、即ち、
ＤＲＡＭセルと等価である。従って、本発明に係る不揮
発性記憶装置は、不揮発性メモリセルＭ1 〜Ｍn の本来
的機能と、図１（ｂ）に示す等価回路を一単位とするＤ
ＲＡＭセルの機能を併せ持っている。そして、この不揮
発性記憶装置とは独立して、又それ自体単独でＤＲＡＭ
セルとして機能している。
【００３０】特に、ＤＲＡＭセルの機能に着目すると、
ＤＲＡＭに関する公知技術を、本発明に係る不揮発性記
憶装置にそのまま応用できる。例えば、選択スイッチ素
子Ｔ r1をオン状態にして容量素子Ｃ0 に電荷を充電する
ことで記憶ノードＮを高電位にし、選択スイッチ素子Ｔ
r1をオン状態にして容量素子Ｃ0 から電荷を放電するこ
とで記憶ノードＮを低電位にすることで記憶素子のデー
タの書き込みと消去を行うことができ、記憶ノードＮの
電位を検出することでデータの読み出しを行うことがで
きる。又、容量素子Ｃ0 から電荷のリークによりデータ
の長時間保持が困難な場合には、ＤＲＡＭに関する公知
の手法を用いて、データのリフレッシュ、即ち、同一デ
ータの再書き込みを行うことができる。
ＤＲＡＭに関する公知技術を、本発明に係る不揮発性記
憶装置にそのまま応用できる。例えば、選択スイッチ素
子Ｔ r1をオン状態にして容量素子Ｃ0 に電荷を充電する
ことで記憶ノードＮを高電位にし、選択スイッチ素子Ｔ
r1をオン状態にして容量素子Ｃ0 から電荷を放電するこ
とで記憶ノードＮを低電位にすることで記憶素子のデー
タの書き込みと消去を行うことができ、記憶ノードＮの
電位を検出することでデータの読み出しを行うことがで
きる。又、容量素子Ｃ0 から電荷のリークによりデータ
の長時間保持が困難な場合には、ＤＲＡＭに関する公知
の手法を用いて、データのリフレッシュ、即ち、同一デ
ータの再書き込みを行うことができる。
【００３１】更に、図１（ｃ）から明らかなように、同
図（ａ）の回路は、寄生容量Ｃ0*を容量素子と見做し、
選択トランジスタＴr1と容量素子Ｃ0*とで構成される記
憶素子が構成される。且つ、容量素子Ｃ0*に並列に浮遊
ゲート型の不揮発性メモリセルＭk が接続され、その接
続点を記憶ノードＮとする特殊な形態の不揮発性メモリ
セル、即ち、結合型不揮発性メモリセルが形成される。
このメモリセルは、ＤＲＡＭセルの動作と浮遊ゲート型
不揮発性メモリセルの動作とが結合して形成されている
ので、特殊な動作様式を有する。即ち、結合型不揮発性
メモリセルでは、データの書き込みに際し、ＤＲＡＭセ
ルにデータを一時的に蓄積した後、このデータを浮遊ゲ
ート型不揮発性メモリセルに転送することができ、逆
に、浮遊ゲート型不揮発性メモリセルに蓄積したデータ
をＤＲＡＭセルに転送することもできる。
図（ａ）の回路は、寄生容量Ｃ0*を容量素子と見做し、
選択トランジスタＴr1と容量素子Ｃ0*とで構成される記
憶素子が構成される。且つ、容量素子Ｃ0*に並列に浮遊
ゲート型の不揮発性メモリセルＭk が接続され、その接
続点を記憶ノードＮとする特殊な形態の不揮発性メモリ
セル、即ち、結合型不揮発性メモリセルが形成される。
このメモリセルは、ＤＲＡＭセルの動作と浮遊ゲート型
不揮発性メモリセルの動作とが結合して形成されている
ので、特殊な動作様式を有する。即ち、結合型不揮発性
メモリセルでは、データの書き込みに際し、ＤＲＡＭセ
ルにデータを一時的に蓄積した後、このデータを浮遊ゲ
ート型不揮発性メモリセルに転送することができ、逆
に、浮遊ゲート型不揮発性メモリセルに蓄積したデータ
をＤＲＡＭセルに転送することもできる。
【００３２】次に、不揮発性メモリセルの閾値電圧の調
整方法の実施例について説明する。図１（ａ）の不揮発
性記憶装置の不揮発性メモリセル（メモリトランジス
タ）（Ｍ1 〜Ｍn ）の閾値を揃える方法について、図１
（ｄ）のタイムチャートに基づいて説明する。この調整
方法は、交流電圧、例えば、正負に振動する交流電圧や
交流パルス信号を所定の周期（有限回数）で各不揮発性
メモリセルの制御ゲートに印加して、閾値を調整するも
のである。尚、以下の説明では、記憶ノードＮ（図１
（ｃ）参照）がある側のメモリトランジスタの電極をド
レイン電極として説明するが、ソース電極として説明す
る方がよい場合もあり、以下の説明に限定するものでは
ない。更に、メモリセルの構造や電圧の印加条件（電界
強度分布）如何では、例えば、トンネル電流が浮遊ゲー
トとチャネルとの間に流れる場合もある。しかし、以下
の説明では、ドレイン電極を相対的に高電位にする関係
上、浮遊ゲートから引き抜かれた電子は最終的にドレイ
ン電極に移動するという点を考慮して、メモリセルの構
造や電界強度分布にかかわらず、便宜的にトンネル電流
は浮遊ゲートとドレイン電極との間に流れることとして
いる。
整方法の実施例について説明する。図１（ａ）の不揮発
性記憶装置の不揮発性メモリセル（メモリトランジス
タ）（Ｍ1 〜Ｍn ）の閾値を揃える方法について、図１
（ｄ）のタイムチャートに基づいて説明する。この調整
方法は、交流電圧、例えば、正負に振動する交流電圧や
交流パルス信号を所定の周期（有限回数）で各不揮発性
メモリセルの制御ゲートに印加して、閾値を調整するも
のである。尚、以下の説明では、記憶ノードＮ（図１
（ｃ）参照）がある側のメモリトランジスタの電極をド
レイン電極として説明するが、ソース電極として説明す
る方がよい場合もあり、以下の説明に限定するものでは
ない。更に、メモリセルの構造や電圧の印加条件（電界
強度分布）如何では、例えば、トンネル電流が浮遊ゲー
トとチャネルとの間に流れる場合もある。しかし、以下
の説明では、ドレイン電極を相対的に高電位にする関係
上、浮遊ゲートから引き抜かれた電子は最終的にドレイ
ン電極に移動するという点を考慮して、メモリセルの構
造や電界強度分布にかかわらず、便宜的にトンネル電流
は浮遊ゲートとドレイン電極との間に流れることとして
いる。
【００３３】先ず、選択トランジスタＴr1をオン状態と
して、メモリトランジスタＭk のドレイン電極をソース
電極に対して高電位に維持する。その方法は、当該ドレ
イン電極及びこれに接続されるビット線の寄生容量を容
量素子Ｃ0 として利用し、この容量素子Ｃ0 に電荷の蓄
積を行う。又、メモリトランジスタＭk のドレイン電極
に別に容量素子を接続して、そこに電荷を蓄積してもよ
い。次に、メモリトランジスタＭk の制御ゲートに正負
に振動する交流パルス信号を印加する。制御ゲートに正
の電圧を印加すると、その印加電圧との相関により決ま
るある値又はその許容される期待値の範囲（以下、期待
値という）よりも低い閾値を有するメモリトランジスタ
Ｍk はオン状態になり、メモリトランジスタＭk のドレ
イン電極からソース電極へ電荷が移動する。その結果と
して、ドレイン電圧が十分低下すると、以後、負の電圧
を制御ゲートに印加してもトンネル電流が流れなくな
る、即ち、浮遊ゲートから電子の引き抜きが起こらなく
なるので、当該メモリトランジスタの閾値は以後変動し
なくなる。
して、メモリトランジスタＭk のドレイン電極をソース
電極に対して高電位に維持する。その方法は、当該ドレ
イン電極及びこれに接続されるビット線の寄生容量を容
量素子Ｃ0 として利用し、この容量素子Ｃ0 に電荷の蓄
積を行う。又、メモリトランジスタＭk のドレイン電極
に別に容量素子を接続して、そこに電荷を蓄積してもよ
い。次に、メモリトランジスタＭk の制御ゲートに正負
に振動する交流パルス信号を印加する。制御ゲートに正
の電圧を印加すると、その印加電圧との相関により決ま
るある値又はその許容される期待値の範囲（以下、期待
値という）よりも低い閾値を有するメモリトランジスタ
Ｍk はオン状態になり、メモリトランジスタＭk のドレ
イン電極からソース電極へ電荷が移動する。その結果と
して、ドレイン電圧が十分低下すると、以後、負の電圧
を制御ゲートに印加してもトンネル電流が流れなくな
る、即ち、浮遊ゲートから電子の引き抜きが起こらなく
なるので、当該メモリトランジスタの閾値は以後変動し
なくなる。
【００３４】他方、制御ゲートに負の電圧を印加する
と、メモリトランジスタＭk の浮遊ゲートに蓄積されて
いた電荷がドレイン電極へ引き抜かれ、その引き抜かれ
た分だけメモリトランジスタＭk の閾値電圧が低下す
る。引き続き、制御ゲートに正の電圧を印加すると、そ
の印加電圧によって設定される期待値よりも低い閾値の
メモリトランジスタＭk はオン状態になり、ドレイン電
極からソース電極へ電荷が移動する。その結果、ドレイ
ン電圧は十分低下して、以後、負の電圧を制御ゲートに
印加しても浮遊ゲートから電子の引き抜きが起こらなく
なり、その後は、当該メモリトランジスタの閾値は変動
しなくなる。以上の操作を繰り返すと、最終的に総ての
不揮発性メモリセルの閾値が期待値に収束することにな
る。尚、例えば以上の操作の繰り返し数が少ないと十分
閾値が一定の値に厳格に収束せずに、所望の範囲を持つ
場合もある。その場合であっても、上記の方法を用いて
不揮発性メモリセルの閾値が適切に調整されていること
は明白であり、厳格に一定値に収束するか所望の範囲に
収束するかは収束の程度の問題過ぎない。この閾値の調
整方法からも明らかであるが、不揮発性メモリセルの制
御ゲートに印加する交流パルス信号の波形に特に限定す
ることなく、矩形波であっも良いし、正弦波、三角波等
々であっもよい。
と、メモリトランジスタＭk の浮遊ゲートに蓄積されて
いた電荷がドレイン電極へ引き抜かれ、その引き抜かれ
た分だけメモリトランジスタＭk の閾値電圧が低下す
る。引き続き、制御ゲートに正の電圧を印加すると、そ
の印加電圧によって設定される期待値よりも低い閾値の
メモリトランジスタＭk はオン状態になり、ドレイン電
極からソース電極へ電荷が移動する。その結果、ドレイ
ン電圧は十分低下して、以後、負の電圧を制御ゲートに
印加しても浮遊ゲートから電子の引き抜きが起こらなく
なり、その後は、当該メモリトランジスタの閾値は変動
しなくなる。以上の操作を繰り返すと、最終的に総ての
不揮発性メモリセルの閾値が期待値に収束することにな
る。尚、例えば以上の操作の繰り返し数が少ないと十分
閾値が一定の値に厳格に収束せずに、所望の範囲を持つ
場合もある。その場合であっても、上記の方法を用いて
不揮発性メモリセルの閾値が適切に調整されていること
は明白であり、厳格に一定値に収束するか所望の範囲に
収束するかは収束の程度の問題過ぎない。この閾値の調
整方法からも明らかであるが、不揮発性メモリセルの制
御ゲートに印加する交流パルス信号の波形に特に限定す
ることなく、矩形波であっも良いし、正弦波、三角波等
々であっもよい。
【００３５】更に、詳細に説明する。図１（ｄ）に示さ
れるように、３Ｖと−１０Ｖとの間で振動する交流パル
ス信号を１０パルスだけある不揮発性メモリセル（メモ
リトランジスタ）Ｍk の制御ゲートに印加する場合を考
えてみる。先ず、選択トランジスタＴr1のドレイン電圧
を５Ｖにし、そのゲート電圧を５Ｖにして選択トランジ
スタＴr1をオン状態にする。ビット線ＢＬ及びそれに電
気的に接続する部分の寄生容量で構成される容量素子が
充電される。この充電により任意のメモリトランジスタ
Ｍk のドレイン電圧の電位を高める。その後、選択トラ
ンジスタＴr1をオフ状態（ゲート電圧０Ｖ）にして、メ
モリトランジスタＭk の制御ゲートに上記交流パルス信
号を印加する。このメモリトランジスタＭkの制御ゲー
トに３Ｖなる正の電圧を印加すると、この正の電圧との
相関で決まる期待値以下の閾値を有するメモリトランジ
スタはオン状態になり、そのドレイン電極からソース電
極に向かってチャネル電流が流れる。容量素子に蓄積さ
れていた電荷の放出によるメモリトランジタのドレイン
電圧が低下する。このようなメモリトランジスタにおい
ては、以後、負電圧の制御ゲートへの印加により、トン
ネル電流が流れることはない。
れるように、３Ｖと−１０Ｖとの間で振動する交流パル
ス信号を１０パルスだけある不揮発性メモリセル（メモ
リトランジスタ）Ｍk の制御ゲートに印加する場合を考
えてみる。先ず、選択トランジスタＴr1のドレイン電圧
を５Ｖにし、そのゲート電圧を５Ｖにして選択トランジ
スタＴr1をオン状態にする。ビット線ＢＬ及びそれに電
気的に接続する部分の寄生容量で構成される容量素子が
充電される。この充電により任意のメモリトランジスタ
Ｍk のドレイン電圧の電位を高める。その後、選択トラ
ンジスタＴr1をオフ状態（ゲート電圧０Ｖ）にして、メ
モリトランジスタＭk の制御ゲートに上記交流パルス信
号を印加する。このメモリトランジスタＭkの制御ゲー
トに３Ｖなる正の電圧を印加すると、この正の電圧との
相関で決まる期待値以下の閾値を有するメモリトランジ
スタはオン状態になり、そのドレイン電極からソース電
極に向かってチャネル電流が流れる。容量素子に蓄積さ
れていた電荷の放出によるメモリトランジタのドレイン
電圧が低下する。このようなメモリトランジスタにおい
ては、以後、負電圧の制御ゲートへの印加により、トン
ネル電流が流れることはない。
【００３６】次に、このメモリトランジスタの制御ゲー
トに−１０Ｖなる負電圧を印加すると、浮遊ゲートの電
位は負、通常は、制御ゲートの電位の約半分になる。す
ると、浮遊ゲートからドレイン電極に少し電子が引き抜
かれ、これに対応するトンネル電流が浮遊ゲートとドレ
イン電極との間に流れる。その結果、浮遊ゲートから引
き抜かれた電子の分だけメモリトランジスタの閾値電圧
が低下する。引き続きこのメモリトランジスタの制御ゲ
ートに３Ｖなる正の電圧を印加すると、期待値以下の閾
値を有するメモリトランジスタはオン状態になり、容量
素子に蓄積されていた電荷の放出によるメモリトランジ
タのドレイン電圧の低下が起こる。以後、この交流パル
ス信号の印加を繰り返す。最終的に、総ての不揮発性メ
モリセルの閾値は期待値に収束するように調整されるこ
とになる。
トに−１０Ｖなる負電圧を印加すると、浮遊ゲートの電
位は負、通常は、制御ゲートの電位の約半分になる。す
ると、浮遊ゲートからドレイン電極に少し電子が引き抜
かれ、これに対応するトンネル電流が浮遊ゲートとドレ
イン電極との間に流れる。その結果、浮遊ゲートから引
き抜かれた電子の分だけメモリトランジスタの閾値電圧
が低下する。引き続きこのメモリトランジスタの制御ゲ
ートに３Ｖなる正の電圧を印加すると、期待値以下の閾
値を有するメモリトランジスタはオン状態になり、容量
素子に蓄積されていた電荷の放出によるメモリトランジ
タのドレイン電圧の低下が起こる。以後、この交流パル
ス信号の印加を繰り返す。最終的に、総ての不揮発性メ
モリセルの閾値は期待値に収束するように調整されるこ
とになる。
【００３７】続いて、図７に基づいて説明すると、浮遊
ゲート型メモリトランジスタの制御ゲートにパルス状の
制御ゲート電圧ＶCG（図７（ｃ））を印加した場合の浮
遊ゲート電位ＶFGの経時的変化（同図（ａ））及びビッ
ト線電位ＶBLの経時的変化（同図（ｂ））を示してい
る。同図（ｃ）に示す制御ゲート電圧ＶCGは、５Ｖと−
１０Ｖとの間で振動する複数個のパルスが連続して結合
することで構成される交流電圧（(1) 、(2) 、…(6) 、
…）である。図７（ａ）の（イ）（ロ）（ハ）に示すよ
うに、浮遊ゲート電圧ＶFGは、初期状態で−６Ｖ，−４
Ｖ，−２Ｖのように異なっていたが、略１００μ秒間で
所定の電位（約−２Ｖ）に収束している。メモリセルの
閾値は、浮遊ゲート電位ＶFGの絶対値の約２倍と考えて
よいので、交流電圧の制御ゲートへの印加により、当初
１２Ｖ，８Ｖ，４Ｖのように分布していた閾値が約４Ｖ
に収束したことをが分かる。
ゲート型メモリトランジスタの制御ゲートにパルス状の
制御ゲート電圧ＶCG（図７（ｃ））を印加した場合の浮
遊ゲート電位ＶFGの経時的変化（同図（ａ））及びビッ
ト線電位ＶBLの経時的変化（同図（ｂ））を示してい
る。同図（ｃ）に示す制御ゲート電圧ＶCGは、５Ｖと−
１０Ｖとの間で振動する複数個のパルスが連続して結合
することで構成される交流電圧（(1) 、(2) 、…(6) 、
…）である。図７（ａ）の（イ）（ロ）（ハ）に示すよ
うに、浮遊ゲート電圧ＶFGは、初期状態で−６Ｖ，−４
Ｖ，−２Ｖのように異なっていたが、略１００μ秒間で
所定の電位（約−２Ｖ）に収束している。メモリセルの
閾値は、浮遊ゲート電位ＶFGの絶対値の約２倍と考えて
よいので、交流電圧の制御ゲートへの印加により、当初
１２Ｖ，８Ｖ，４Ｖのように分布していた閾値が約４Ｖ
に収束したことをが分かる。
【００３８】この時、図７（ｂ）の（イ）（ロ）（ハ）
に示すように、低い閾値を有するメモリセルでは第１の
パルス（図７（ｃ）の(1) ）を印加するや否や急速にビ
ット線電位ＶBLが低下して以後一定値に漸近している。
しかし、高い閾値を有するメモリセルでは第４のパルス
（図７（ｃ）の(4) ）が印加されるまでビット線電位Ｖ
BLが急速には低下せず、閾値が大きなもの程ビット線電
位ＶBLの低下する時期が遅い。しかし、閾値の大きさに
拘らず一定のビット線電位ＶBLに漸近している。従っ
て、図７によれば、浮遊ゲート型メモリトランジスタの
制御ゲートに交流電圧を印加した場合、そのメモリセル
の閾値を調整できることが分かる。
に示すように、低い閾値を有するメモリセルでは第１の
パルス（図７（ｃ）の(1) ）を印加するや否や急速にビ
ット線電位ＶBLが低下して以後一定値に漸近している。
しかし、高い閾値を有するメモリセルでは第４のパルス
（図７（ｃ）の(4) ）が印加されるまでビット線電位Ｖ
BLが急速には低下せず、閾値が大きなもの程ビット線電
位ＶBLの低下する時期が遅い。しかし、閾値の大きさに
拘らず一定のビット線電位ＶBLに漸近している。従っ
て、図７によれば、浮遊ゲート型メモリトランジスタの
制御ゲートに交流電圧を印加した場合、そのメモリセル
の閾値を調整できることが分かる。
【００３９】この効果をより明確に示したのが、図８及
び図９である。これらの図の横軸はメモリセルの初期の
閾値電圧を示し、縦軸は１０個のパルスからなる交流電
圧を制御ゲートに印加して収束した閾値電圧を示してい
る。図８は、ピーク値が４Ｖ，３Ｖ又は２Ｖ（パルス幅
が１５μ秒）の正のパルスと、ピーク値が−１０Ｖ（パ
ルス幅が１０μ秒）の負のパルスからなる合成された矩
形波をメモリトランジスタのゲート電極に印加して収束
した閾値を図に示したものである。図９は、ピーク値が
３Ｖ（パルス幅が１５μ秒）の正のパルスとピーク値が
−１３Ｖ，−１０Ｖ，−５Ｖ（パルス幅が１０μ秒）の
負のパルスからなる合成された矩形波をメモリトランジ
スタのゲート電極に印加して収束した閾値を図に示した
ものである。又、これらの図から明らかなように、少な
くとも当初の閾値と制御ゲートに印加する交流電圧をパ
ラメータとして、閾値の収束値又は収束範囲（期待値）
が予想できる。これらの図面から以下のことが読み取れ
る。 初期の閾値が４Ｖ以上である場合には初期の閾値に拘
らず期待値は略一定であること、 制御ゲートに印加する交流電圧の正のピーク電圧より
もメモリセルの初期の閾値の方が大きい場合に、初期の
閾値に拘らず期待値は略一定であること、 制御ゲートに印加する交流電圧の負のピーク電圧は−
１０Ｖ以下であれば初期の閾値に拘らず期待値は略一定
であること、
び図９である。これらの図の横軸はメモリセルの初期の
閾値電圧を示し、縦軸は１０個のパルスからなる交流電
圧を制御ゲートに印加して収束した閾値電圧を示してい
る。図８は、ピーク値が４Ｖ，３Ｖ又は２Ｖ（パルス幅
が１５μ秒）の正のパルスと、ピーク値が−１０Ｖ（パ
ルス幅が１０μ秒）の負のパルスからなる合成された矩
形波をメモリトランジスタのゲート電極に印加して収束
した閾値を図に示したものである。図９は、ピーク値が
３Ｖ（パルス幅が１５μ秒）の正のパルスとピーク値が
−１３Ｖ，−１０Ｖ，−５Ｖ（パルス幅が１０μ秒）の
負のパルスからなる合成された矩形波をメモリトランジ
スタのゲート電極に印加して収束した閾値を図に示した
ものである。又、これらの図から明らかなように、少な
くとも当初の閾値と制御ゲートに印加する交流電圧をパ
ラメータとして、閾値の収束値又は収束範囲（期待値）
が予想できる。これらの図面から以下のことが読み取れ
る。 初期の閾値が４Ｖ以上である場合には初期の閾値に拘
らず期待値は略一定であること、 制御ゲートに印加する交流電圧の正のピーク電圧より
もメモリセルの初期の閾値の方が大きい場合に、初期の
閾値に拘らず期待値は略一定であること、 制御ゲートに印加する交流電圧の負のピーク電圧は−
１０Ｖ以下であれば初期の閾値に拘らず期待値は略一定
であること、
【００４０】上記の閾値の調整方法は、制御ゲートに印
加される交流パルスの低い方のパルスの電圧、即ち、正
負に振幅する交流電圧の場合では、負の電圧を印加する
ことでメモリセルの閾値を低下させ、且つ、高い方の電
圧、即ち、正負に振幅する交流電圧の場合では、正の電
圧を印加することでメモリセルの閾値の検証と弁別を行
っていると言える。メモリセルの閾値が収束すべき期待
値は、制御ゲートに印加するパルスの高い方の電圧で任
意に決定できる。又、制御ゲートに印加するパルスの低
い方の電圧の印加時間を短くする程、その間に流れるト
ンネル電流をより小さくすることができる。換言するな
らば浮遊ゲートからより少しずつ電子を引き抜くことが
できるので、メモリセルの閾値の期待値への収束の精度
を高めることができる。一方、より高い方の電圧の印加
時間が短いと、その間にメモリトランジスタのドレイン
電圧が低下しきらないうちにより低い方の電圧の印加が
始まってしまい、メモリセルの閾値の収束を適切に制御
することができなくなる。それ故に、不揮発性メモリ装
置自体の動作速度への支障が生じない限り、より高い方
の電圧の印加時間は長いのが好ましい。
加される交流パルスの低い方のパルスの電圧、即ち、正
負に振幅する交流電圧の場合では、負の電圧を印加する
ことでメモリセルの閾値を低下させ、且つ、高い方の電
圧、即ち、正負に振幅する交流電圧の場合では、正の電
圧を印加することでメモリセルの閾値の検証と弁別を行
っていると言える。メモリセルの閾値が収束すべき期待
値は、制御ゲートに印加するパルスの高い方の電圧で任
意に決定できる。又、制御ゲートに印加するパルスの低
い方の電圧の印加時間を短くする程、その間に流れるト
ンネル電流をより小さくすることができる。換言するな
らば浮遊ゲートからより少しずつ電子を引き抜くことが
できるので、メモリセルの閾値の期待値への収束の精度
を高めることができる。一方、より高い方の電圧の印加
時間が短いと、その間にメモリトランジスタのドレイン
電圧が低下しきらないうちにより低い方の電圧の印加が
始まってしまい、メモリセルの閾値の収束を適切に制御
することができなくなる。それ故に、不揮発性メモリ装
置自体の動作速度への支障が生じない限り、より高い方
の電圧の印加時間は長いのが好ましい。
【００４１】正負に振動する交流電圧の場合には、正電
圧の絶対値は、負電圧の絶対値よりも小さい方が好まし
い。ゲート酸化膜内の電界強度分布にもよるが、制御ゲ
ートに正電圧を印加した時、電子の浮遊ゲートへの注入
の起こり易さと、制御ゲートに負電圧を印加した時の電
子の浮遊ゲートからの引き抜きの起こり易さとが概ね同
じであるとすると、正電圧の絶対値の方が負電圧の絶対
値より大きい場合、電子の浮遊ゲートへの注入の方が電
子の浮遊ゲートからの引き抜きを上回り、結果としてメ
モリセルの閾値が上昇する場合がある。勿論、正電圧の
印加による電子の浮遊ゲートへの注入を無視できる条件
もあるが、総じて、メモリセルの閾値の変化に及ぼす正
電圧の印加の効果が負電圧の印加の効果を下回われば、
上記の閾値の調整方法は十分実行可能である。
圧の絶対値は、負電圧の絶対値よりも小さい方が好まし
い。ゲート酸化膜内の電界強度分布にもよるが、制御ゲ
ートに正電圧を印加した時、電子の浮遊ゲートへの注入
の起こり易さと、制御ゲートに負電圧を印加した時の電
子の浮遊ゲートからの引き抜きの起こり易さとが概ね同
じであるとすると、正電圧の絶対値の方が負電圧の絶対
値より大きい場合、電子の浮遊ゲートへの注入の方が電
子の浮遊ゲートからの引き抜きを上回り、結果としてメ
モリセルの閾値が上昇する場合がある。勿論、正電圧の
印加による電子の浮遊ゲートへの注入を無視できる条件
もあるが、総じて、メモリセルの閾値の変化に及ぼす正
電圧の印加の効果が負電圧の印加の効果を下回われば、
上記の閾値の調整方法は十分実行可能である。
【００４２】更に、メモリトランジスタの制御ゲートに
印加するパルスのより低い方の電圧は、そのメモリトラ
ンジスタのドレイン電圧を基準にして十分低い方が好ま
しい。このより低い方の電圧を印加するこで、浮遊ゲー
トからの電子の引き抜きを行うが、交流電圧の印加の過
程でドレイン電圧が徐々に低下して行くと、それに応じ
て浮遊ゲートからの電子の引き抜きは困難になる。そこ
で、制御ゲートに印加するより低い方の電圧を、そのメ
モリトランジスタのドレイン電圧を基準にして十分低く
設定して、電子の引き抜き、即ち、トンネル電流の流れ
具合を容易にすることが重要である。それ故、制御ゲー
トに印加するより低い方の電圧の振幅が、ドレイン電圧
の変動に応じて変化するのが好ましい。
印加するパルスのより低い方の電圧は、そのメモリトラ
ンジスタのドレイン電圧を基準にして十分低い方が好ま
しい。このより低い方の電圧を印加するこで、浮遊ゲー
トからの電子の引き抜きを行うが、交流電圧の印加の過
程でドレイン電圧が徐々に低下して行くと、それに応じ
て浮遊ゲートからの電子の引き抜きは困難になる。そこ
で、制御ゲートに印加するより低い方の電圧を、そのメ
モリトランジスタのドレイン電圧を基準にして十分低く
設定して、電子の引き抜き、即ち、トンネル電流の流れ
具合を容易にすることが重要である。それ故、制御ゲー
トに印加するより低い方の電圧の振幅が、ドレイン電圧
の変動に応じて変化するのが好ましい。
【００４３】上記の閾値の調整方法においては、より高
い方の電圧（正負に信号する交流電圧の場合には、正の
電圧）をより低い方の電圧（正負に信号する交流電圧の
場合には、負の電圧）よりも先にメモリトランジスタの
制御ゲートに印加するのが好適である。なぜならば、対
象となるメモリセルがＥＥＰＲＯＭの場合、先に負の電
圧を印加すると、既に、十分低い閾値を有するメモリセ
ルのその閾値が更に低くすることになり、このメモリセ
ルは過消去状態になるおそれがある。その結果、ソース
電極とドレイン電極とが短絡状態になり、ドレイン電圧
の印加が不能になり、データの読み出し不良、ビット線
の充電不能等の支障が生ずるからである。しかし、より
低い方の電圧を最初に印加しても構わない。例えば、−
１０Ｖなる低い電圧でなく、−１Ｖ程度の電圧であるな
らば、メモリセルの初期値に依存するが、上記のような
過消去の問題は発生しないことも実際には多いので、こ
の程度の負の電圧ならば最初により低い方の電圧を印加
しても構わない。但し、最初に−１Ｖを印加し、次に、
３Ｖを印加した後は、−１０Ｖ程度の低い電圧を印加し
た方がよい。即ち、メモリトランジスタのドレイン電圧
を基準にして十分低い負電圧を印加した方が、トンネル
電流が流れ易くなるので好ましい。
い方の電圧（正負に信号する交流電圧の場合には、正の
電圧）をより低い方の電圧（正負に信号する交流電圧の
場合には、負の電圧）よりも先にメモリトランジスタの
制御ゲートに印加するのが好適である。なぜならば、対
象となるメモリセルがＥＥＰＲＯＭの場合、先に負の電
圧を印加すると、既に、十分低い閾値を有するメモリセ
ルのその閾値が更に低くすることになり、このメモリセ
ルは過消去状態になるおそれがある。その結果、ソース
電極とドレイン電極とが短絡状態になり、ドレイン電圧
の印加が不能になり、データの読み出し不良、ビット線
の充電不能等の支障が生ずるからである。しかし、より
低い方の電圧を最初に印加しても構わない。例えば、−
１０Ｖなる低い電圧でなく、−１Ｖ程度の電圧であるな
らば、メモリセルの初期値に依存するが、上記のような
過消去の問題は発生しないことも実際には多いので、こ
の程度の負の電圧ならば最初により低い方の電圧を印加
しても構わない。但し、最初に−１Ｖを印加し、次に、
３Ｖを印加した後は、−１０Ｖ程度の低い電圧を印加し
た方がよい。即ち、メモリトランジスタのドレイン電圧
を基準にして十分低い負電圧を印加した方が、トンネル
電流が流れ易くなるので好ましい。
【００４４】以上、説明した閾値の調整方法は、見方を
変えれば、浮遊ゲート型不揮発性メモリセルの閾値を変
化させ、所望の値乃至は所望の範囲に収束させる新しい
方法に止まらず、浮遊ゲート型不揮発性メモリセルの消
去（又は定義如何では書き込み）の新しい方法でもあ
る。その意味から、以下の実施例では、この方法を便宜
的に交流パルス法と総称する。
変えれば、浮遊ゲート型不揮発性メモリセルの閾値を変
化させ、所望の値乃至は所望の範囲に収束させる新しい
方法に止まらず、浮遊ゲート型不揮発性メモリセルの消
去（又は定義如何では書き込み）の新しい方法でもあ
る。その意味から、以下の実施例では、この方法を便宜
的に交流パルス法と総称する。
【００４５】次に、本発明に係る不揮発性記憶装置の他
の実施例の要部を示す図２の回路図に基づいて説明す
る。因に、上記の実施例を含め、以下の全ての実施例に
おいて、不揮発性メモリセルは、公知の浮遊ゲート型不
揮発性メモリセルである。ソース・ドレイン拡散層が形
成された半導体基板と、この半導体基板の主表面に形成
されたゲート酸化膜乃至はトンネル酸化膜と、このゲー
ト酸化膜と絶縁膜に囲まれた導電層からなる浮遊ゲート
と、絶縁膜を介して浮遊ゲート上に配置する制御ゲート
を有する。トンネル酸化膜は約１００Åの厚さであり、
トンネル酸化膜やＯＮＯ膜（シリコン酸化膜，シリコン
窒化膜及びシリコン酸化膜の積層膜）等の絶縁膜により
導電性のポリシリコン層からなる浮遊ゲートが覆われて
いる。ＯＮＯ膜上に制御ゲートが形成されている。浮遊
ゲートは 3μm × 1μm の寸法を有し、チャネルやソー
ス・ドレイン拡散層の一部とともにゲート酸化膜を挟む
ように配置している。チャネル領域のサイズは 1μm ×
1μm である。無論、浮遊ゲート型不揮発性メモリセル
をこの形状に限定するものではない。
の実施例の要部を示す図２の回路図に基づいて説明す
る。因に、上記の実施例を含め、以下の全ての実施例に
おいて、不揮発性メモリセルは、公知の浮遊ゲート型不
揮発性メモリセルである。ソース・ドレイン拡散層が形
成された半導体基板と、この半導体基板の主表面に形成
されたゲート酸化膜乃至はトンネル酸化膜と、このゲー
ト酸化膜と絶縁膜に囲まれた導電層からなる浮遊ゲート
と、絶縁膜を介して浮遊ゲート上に配置する制御ゲート
を有する。トンネル酸化膜は約１００Åの厚さであり、
トンネル酸化膜やＯＮＯ膜（シリコン酸化膜，シリコン
窒化膜及びシリコン酸化膜の積層膜）等の絶縁膜により
導電性のポリシリコン層からなる浮遊ゲートが覆われて
いる。ＯＮＯ膜上に制御ゲートが形成されている。浮遊
ゲートは 3μm × 1μm の寸法を有し、チャネルやソー
ス・ドレイン拡散層の一部とともにゲート酸化膜を挟む
ように配置している。チャネル領域のサイズは 1μm ×
1μm である。無論、浮遊ゲート型不揮発性メモリセル
をこの形状に限定するものではない。
【００４６】図２（ａ）は、不揮発性メモリセルＭ1 〜
Ｍn は、公知の浮遊ゲート型不揮発性メモリセルであ
る。センスアンプ２に電気的に接続された主ビット線Ｂ
Ｌ1 は、選択トランジスタＴr1を介して副ビット線ＢＬ
s1に接続される。副ビット線ＢＬs1には不揮発性メモリ
セルＭ1 〜Ｍn のドレインが接続され、そのソースが共
通接続されてグランド線Ｇ1 に接続されている。ＳＴ1
はゲート選択線であり、選択トランジスタＴ r1のゲート
に接続され、ワード線Ｗ1 〜Ｗn は、不揮発性メモリセ
ルＭ1 〜Ｍnの制御ゲートに夫々接続されている。主ビ
ット線ＢＬ1 と、選択トランジスタＴr1を介して接続さ
れる副ビット線ＢＬs1と、副ビット線ＢＬs1に接続され
た不揮発性メモリセルＭ1 〜Ｍn とにより記憶素子とし
ての構成単位１を形成している。この構成単位１が複数
規則正しく配列されることで不揮発性記憶装置の要部を
構成している。
Ｍn は、公知の浮遊ゲート型不揮発性メモリセルであ
る。センスアンプ２に電気的に接続された主ビット線Ｂ
Ｌ1 は、選択トランジスタＴr1を介して副ビット線ＢＬ
s1に接続される。副ビット線ＢＬs1には不揮発性メモリ
セルＭ1 〜Ｍn のドレインが接続され、そのソースが共
通接続されてグランド線Ｇ1 に接続されている。ＳＴ1
はゲート選択線であり、選択トランジスタＴ r1のゲート
に接続され、ワード線Ｗ1 〜Ｗn は、不揮発性メモリセ
ルＭ1 〜Ｍnの制御ゲートに夫々接続されている。主ビ
ット線ＢＬ1 と、選択トランジスタＴr1を介して接続さ
れる副ビット線ＢＬs1と、副ビット線ＢＬs1に接続され
た不揮発性メモリセルＭ1 〜Ｍn とにより記憶素子とし
ての構成単位１を形成している。この構成単位１が複数
規則正しく配列されることで不揮発性記憶装置の要部を
構成している。
【００４７】図２（ｂ）は、副ビット線ＢＬs1及びこれ
に電気的に接続される部分の寄生容量Ｃ0 による構成単
位１の等価回路である。不揮発性メモリセルＭ1 〜Ｍn
のそれぞれについて寄生容量Ｃ1 〜Ｃn を定義すると、
選択トランジスタＴr1のソースに寄生容量Ｃ1 〜Ｃn が
並列に接続されていると考えることができる。各寄生容
量の総和が寄生容量Ｃ0 に対応する。図２（ｂ）の等価
回路は、同図（ｃ）に示すＤＲＡＭセルと等価である。
即ち、図２（ｂ）のゲート選択線ＳＴ1 は図２（ｃ）の
ワード線Ｗ′に相当し、図２（ｂ）のビット線ＢＬ1 は
図２（ｃ）の主ビット線ＢＬ′に相当し、選択用トラン
ジスタＴr1と容量素子Ｃ0 とで構成されるＤＲＡＭセル
を構成している。従って、不揮発性メモリセルＭ1 〜Ｍ
n とは独立して、通常のＤＲＡＭとしての書き込み・消
去、読み出し及びリフレッシュ動作を行うことができ
る。
に電気的に接続される部分の寄生容量Ｃ0 による構成単
位１の等価回路である。不揮発性メモリセルＭ1 〜Ｍn
のそれぞれについて寄生容量Ｃ1 〜Ｃn を定義すると、
選択トランジスタＴr1のソースに寄生容量Ｃ1 〜Ｃn が
並列に接続されていると考えることができる。各寄生容
量の総和が寄生容量Ｃ0 に対応する。図２（ｂ）の等価
回路は、同図（ｃ）に示すＤＲＡＭセルと等価である。
即ち、図２（ｂ）のゲート選択線ＳＴ1 は図２（ｃ）の
ワード線Ｗ′に相当し、図２（ｂ）のビット線ＢＬ1 は
図２（ｃ）の主ビット線ＢＬ′に相当し、選択用トラン
ジスタＴr1と容量素子Ｃ0 とで構成されるＤＲＡＭセル
を構成している。従って、不揮発性メモリセルＭ1 〜Ｍ
n とは独立して、通常のＤＲＡＭとしての書き込み・消
去、読み出し及びリフレッシュ動作を行うことができ
る。
【００４８】更に、図２（ｂ）に示す等価回路は、同図
（ｄ）に示す結合型不揮発性メモリセルに等価である。
即ち、図２（ｂ）のワード線Ｗn は不揮発性メモリセル
Ｍkのワード線Ｗk であり、ビット線ＢＬ1 をビット線
ＢＬ′に対応している。ＤＲＡＭセルは、同図（ｃ）の
場合と同様な構造である。従って、同図（ｄ）に示すよ
うに、ＤＲＡＭセルの記憶ノードＮに不揮発性メモリセ
ルＭk が接続した結合型不揮発性メモリセルが形成され
る。特に、不揮発性メモリセルＭk がＥＥＰＲＯＭの場
合には、選択トランジスタＴr1がＤＲＡＭと共通になっ
ている点が特徴である。 このように図２（ｃ），
（ｄ）に示した等価回路から明らかなように、何れの場
合も、構成単位１を一つの記憶素子と見做すことができ
る。それ故に、一般に不揮発性記憶装置がｍ個の構成単
位で構成される場合には、その装置内にｍ個のＤＲＡＭ
セル又は結合型不揮発性メモリセルを構成できることに
なる。
（ｄ）に示す結合型不揮発性メモリセルに等価である。
即ち、図２（ｂ）のワード線Ｗn は不揮発性メモリセル
Ｍkのワード線Ｗk であり、ビット線ＢＬ1 をビット線
ＢＬ′に対応している。ＤＲＡＭセルは、同図（ｃ）の
場合と同様な構造である。従って、同図（ｄ）に示すよ
うに、ＤＲＡＭセルの記憶ノードＮに不揮発性メモリセ
ルＭk が接続した結合型不揮発性メモリセルが形成され
る。特に、不揮発性メモリセルＭk がＥＥＰＲＯＭの場
合には、選択トランジスタＴr1がＤＲＡＭと共通になっ
ている点が特徴である。 このように図２（ｃ），
（ｄ）に示した等価回路から明らかなように、何れの場
合も、構成単位１を一つの記憶素子と見做すことができ
る。それ故に、一般に不揮発性記憶装置がｍ個の構成単
位で構成される場合には、その装置内にｍ個のＤＲＡＭ
セル又は結合型不揮発性メモリセルを構成できることに
なる。
【００４９】上記のＤＲＡＭ型の記憶素子は、従来のＤ
ＲＡＭセルと同様に動作する。即ち、データの書き込み
・消去は、対象となるＤＲＡＭセル部分の行と列のアド
レス（行：Ｗ’，列：ＢＬ’）を指定後、選択トランジ
スタＴr1をオンにして、ビット線ＢＬ’経由でデータ
（１レベル又は０レベル）を容量素子Ｃ0*に充電するこ
とにより行う。一方、データの読み出しは、対象となる
メモリセルのアドレスを指定後、先ず、ビット線ＢＬ’
を、データの蓄積の有無に対応するＤＲＡＭセルの高い
閾値と低い閾値の中間の電位にする。次に、選択トラン
ジスタＴr1をオンにして記憶ノードＮとビット線ＢＬ’
とを接続する。この結果、ビット線ＢＬ’の電位が変化
する。このビット線ＢＬ’の電位の変化を、電圧検出型
のセンスアンプ２により検出すれば、データを読み出す
ことができる。データのリフレッシュは、対象となるメ
モリセルのアドレスを指定後、そのメモリが蓄積するデ
ータを、データの読み出しの場合と同様に、ビット線Ｂ
Ｌ’の電位変化をセンスアンプ２で検出してフルスウィ
ングの１レベル又は０レベルにまで、このビット線Ｂ
Ｌ’の電位を増幅することにより行う。
ＲＡＭセルと同様に動作する。即ち、データの書き込み
・消去は、対象となるＤＲＡＭセル部分の行と列のアド
レス（行：Ｗ’，列：ＢＬ’）を指定後、選択トランジ
スタＴr1をオンにして、ビット線ＢＬ’経由でデータ
（１レベル又は０レベル）を容量素子Ｃ0*に充電するこ
とにより行う。一方、データの読み出しは、対象となる
メモリセルのアドレスを指定後、先ず、ビット線ＢＬ’
を、データの蓄積の有無に対応するＤＲＡＭセルの高い
閾値と低い閾値の中間の電位にする。次に、選択トラン
ジスタＴr1をオンにして記憶ノードＮとビット線ＢＬ’
とを接続する。この結果、ビット線ＢＬ’の電位が変化
する。このビット線ＢＬ’の電位の変化を、電圧検出型
のセンスアンプ２により検出すれば、データを読み出す
ことができる。データのリフレッシュは、対象となるメ
モリセルのアドレスを指定後、そのメモリが蓄積するデ
ータを、データの読み出しの場合と同様に、ビット線Ｂ
Ｌ’の電位変化をセンスアンプ２で検出してフルスウィ
ングの１レベル又は０レベルにまで、このビット線Ｂ
Ｌ’の電位を増幅することにより行う。
【００５０】上記の結合型不揮発性メモリセルは、選択
トランジスタＴr1及び容量素子Ｃ0*からなるＤＲＡＭセ
ル部分と不揮発性メモリセル部分Ｍk から構成される。
個々のセル部分の動作は、従来のＤＲＡＭセルや不揮発
性メモリセルのそれと同じである。即ち、ＤＲＡＭセル
部分におけるデータの書き込み・消去、読み出し及びリ
フレッシュはＤＲＡＭ型の記憶素子と同様であり、従来
のＤＲＡＭセルと同様に動作する。
トランジスタＴr1及び容量素子Ｃ0*からなるＤＲＡＭセ
ル部分と不揮発性メモリセル部分Ｍk から構成される。
個々のセル部分の動作は、従来のＤＲＡＭセルや不揮発
性メモリセルのそれと同じである。即ち、ＤＲＡＭセル
部分におけるデータの書き込み・消去、読み出し及びリ
フレッシュはＤＲＡＭ型の記憶素子と同様であり、従来
のＤＲＡＭセルと同様に動作する。
【００５１】他方、浮遊ゲート型不揮発性メモリセル部
分におけるデータの書き込み・消去及び読み出しは、従
来の浮遊ゲート型不揮発性メモリセルの動作で説明でき
る。スタック型の浮遊ゲート型不揮発性メモリセルの動
作を、浮遊ゲートへの電子の注入及び浮遊ゲートからの
電子の引き抜きによるメモリセルの閾値の変化の点に着
目して、以下、図２（ｄ）に基づいて例示的に説明す
る。尚、データの書き込み又は消去が浮遊ゲートへの電
子の注入と浮遊ゲートからの電子の引き抜きの何れに対
応するのかは定義上の問題に過ぎない。
分におけるデータの書き込み・消去及び読み出しは、従
来の浮遊ゲート型不揮発性メモリセルの動作で説明でき
る。スタック型の浮遊ゲート型不揮発性メモリセルの動
作を、浮遊ゲートへの電子の注入及び浮遊ゲートからの
電子の引き抜きによるメモリセルの閾値の変化の点に着
目して、以下、図２（ｄ）に基づいて例示的に説明す
る。尚、データの書き込み又は消去が浮遊ゲートへの電
子の注入と浮遊ゲートからの電子の引き抜きの何れに対
応するのかは定義上の問題に過ぎない。
【００５２】（１）メモリセルの閾値を高い値にする方
法 対象となるメモリセル（メモリトランジスタ）Ｍk のア
ドレスを指定した後、ビット線ＢＬ’及び選択トランジ
スタＴr1のゲート（ゲート選択線Ｗ’）を電源電圧より
も高い電位を印加する。同時に、メモリセルＭk の制御
ゲート（ワード線Ｗk ）も電源電圧よりも高い電位を印
加する。例えば、電源電圧が５Ｖの場合、ビット線Ｂ
Ｌ’を７Ｖ、ゲート選択線Ｗ’を７Ｖ、ワード線Ｗk を
６Ｖにする。すると、メモリセルＭk の浮遊ゲートから
ドレイン電極に向かって高電界が発生するので、電子が
浮遊ゲートに注入される。この結果、メモリセルＭk の
閾値は高い値、即ち、 "０" データ状態となる。
法 対象となるメモリセル（メモリトランジスタ）Ｍk のア
ドレスを指定した後、ビット線ＢＬ’及び選択トランジ
スタＴr1のゲート（ゲート選択線Ｗ’）を電源電圧より
も高い電位を印加する。同時に、メモリセルＭk の制御
ゲート（ワード線Ｗk ）も電源電圧よりも高い電位を印
加する。例えば、電源電圧が５Ｖの場合、ビット線Ｂ
Ｌ’を７Ｖ、ゲート選択線Ｗ’を７Ｖ、ワード線Ｗk を
６Ｖにする。すると、メモリセルＭk の浮遊ゲートから
ドレイン電極に向かって高電界が発生するので、電子が
浮遊ゲートに注入される。この結果、メモリセルＭk の
閾値は高い値、即ち、 "０" データ状態となる。
【００５３】（２）メモリセルの閾値を低い値にする方
法 対象となるメモリセルＭk のアドレスを指定した後、ビ
ット線ＢＬ’及び選択トランジスタＴr1のゲート（ゲー
ト選択線Ｗ’）に電源電圧程度の電圧を印加する。更
に、メモリセルＭk の制御ゲート（ワード線Ｗk ）を負
の電圧を印加する。例えば、電源電圧が５Ｖの場合、ビ
ット線ＢＬ’を５Ｖ、ゲート選択線Ｗ’を５Ｖ、ワード
線Ｗk を−１０Ｖにする。すると、メモリセルＭk のド
レイン電極から浮遊ゲートに向かって高電界が発生すの
で、電子が浮遊ゲートから引き抜かれる。この結果、メ
モリセルＭk の閾値は低い値、即ち、 "１" データ状態
となる。
法 対象となるメモリセルＭk のアドレスを指定した後、ビ
ット線ＢＬ’及び選択トランジスタＴr1のゲート（ゲー
ト選択線Ｗ’）に電源電圧程度の電圧を印加する。更
に、メモリセルＭk の制御ゲート（ワード線Ｗk ）を負
の電圧を印加する。例えば、電源電圧が５Ｖの場合、ビ
ット線ＢＬ’を５Ｖ、ゲート選択線Ｗ’を５Ｖ、ワード
線Ｗk を−１０Ｖにする。すると、メモリセルＭk のド
レイン電極から浮遊ゲートに向かって高電界が発生すの
で、電子が浮遊ゲートから引き抜かれる。この結果、メ
モリセルＭk の閾値は低い値、即ち、 "１" データ状態
となる。
【００５４】（３）メモリセルの閾値の高低を読み出す
方法 この方法は、浮遊ゲート型不揮発性メモリセルに蓄積さ
れたデータの読み出し方法に相当する。 （Ａ）電流法 対象となるメモリセルＭk をアドレス指定した後、先
ず、選択トランジスタＴ r1のゲート（ゲート選択線
Ｗ’）に電源電圧程度の電位を印加して、選択トランジ
スタＴr1をオンにする。ビット線ＢＬ' に比較的低い正
電圧、即ち、浮遊ゲートへのホットエレクトロンによる
電子の注入を防ぐに足りる低い電圧（例えば電源電圧が
５Ｖの場合は１〜２Ｖ）を印加する。次に、 "０" デー
タ状態の電圧と"１" データ状態の電圧のほぼ中間の電
圧をメモリセルＭk の制御ゲート（ワード線Ｗk ）に印
加する。この時、メモリセルＭk の閾値が "１" データ
状態の電圧ならばメモリセルＭk がオンになるので、こ
のメモリセルのドレイン電極からソース電極に向かって
チャネル電流が流れる。他方、メモリセルＭk の閾値が
"０" データ状態の電圧ならばメモリセルＭk がオンし
ないので、このメモリセルにチャネル電流が流れること
はない。上記のチャネル電流をビット線ＢＬ’を通じて
電流検出型のセンスアンプ２で検出して出力することに
より、メモリセルＭk からデータを読み出すことができ
る。
方法 この方法は、浮遊ゲート型不揮発性メモリセルに蓄積さ
れたデータの読み出し方法に相当する。 （Ａ）電流法 対象となるメモリセルＭk をアドレス指定した後、先
ず、選択トランジスタＴ r1のゲート（ゲート選択線
Ｗ’）に電源電圧程度の電位を印加して、選択トランジ
スタＴr1をオンにする。ビット線ＢＬ' に比較的低い正
電圧、即ち、浮遊ゲートへのホットエレクトロンによる
電子の注入を防ぐに足りる低い電圧（例えば電源電圧が
５Ｖの場合は１〜２Ｖ）を印加する。次に、 "０" デー
タ状態の電圧と"１" データ状態の電圧のほぼ中間の電
圧をメモリセルＭk の制御ゲート（ワード線Ｗk ）に印
加する。この時、メモリセルＭk の閾値が "１" データ
状態の電圧ならばメモリセルＭk がオンになるので、こ
のメモリセルのドレイン電極からソース電極に向かって
チャネル電流が流れる。他方、メモリセルＭk の閾値が
"０" データ状態の電圧ならばメモリセルＭk がオンし
ないので、このメモリセルにチャネル電流が流れること
はない。上記のチャネル電流をビット線ＢＬ’を通じて
電流検出型のセンスアンプ２で検出して出力することに
より、メモリセルＭk からデータを読み出すことができ
る。
【００５５】（２）電圧法 対象となるメモリセルＭk をアドレス指定した後、先
ず、選択トランジスタＴ r1のゲート（ゲート選択線
Ｗ’）に電源電圧程度の電圧（例えば５Ｖ）を印加し
て、選択トランジスタＴr1をオンにする。図示しないプ
リチャージ回路により、ビット線ＢＬ’を充電してメモ
リセルＭk のドレイン電極を正電位（例えば５Ｖ）にす
る。次に選択トランジスタＴra1 をオフにして、メモリ
セルＭk をビット線ＢＬ’から切り離す。更に、図示し
ないプリチャージ回路により、ビット線ＢＬ’に印加す
る電圧を電源電圧のほぼ半分（例えば２．５Ｖ）にす
る。次に、 "０" データ状態の電圧と "１" データ状態
の電圧のほぼ中間の電圧をメモリセルＭk の制御ゲート
（ワード線Ｗk ）に印加する。この時、メモリセルＭk
の閾値が "１" データ状態の電圧ならばメモリセルＭk
がオンになるので、メモリセルＭk のドレイン電極の電
位は低下する。他方、メモリセルＭk の閾値が "０" デ
ータ状態の電圧ならばメモリセルＭk がオフのままなら
ば、メモリセルＭk のドレイン電極の電位は低下しな
い。次に、ワード線Ｗk を接地して、選択トランジスタ
Ｔr1のゲート（ゲート選択線Ｗ’）に電源電圧程度の電
圧（例えば５Ｖ）を印加して、選択トランジスタＴr1を
オンにすることで、メモリセルＭk のドレイン電極とビ
ット線ＢＬ’を接続し、ビット線ＢＬ’の電位を変化さ
せる。このビット線ＢＬ’の電位の変化を、電圧検出型
のセンスアンプ２により検出すれば、データを読み出す
ことができる。
ず、選択トランジスタＴ r1のゲート（ゲート選択線
Ｗ’）に電源電圧程度の電圧（例えば５Ｖ）を印加し
て、選択トランジスタＴr1をオンにする。図示しないプ
リチャージ回路により、ビット線ＢＬ’を充電してメモ
リセルＭk のドレイン電極を正電位（例えば５Ｖ）にす
る。次に選択トランジスタＴra1 をオフにして、メモリ
セルＭk をビット線ＢＬ’から切り離す。更に、図示し
ないプリチャージ回路により、ビット線ＢＬ’に印加す
る電圧を電源電圧のほぼ半分（例えば２．５Ｖ）にす
る。次に、 "０" データ状態の電圧と "１" データ状態
の電圧のほぼ中間の電圧をメモリセルＭk の制御ゲート
（ワード線Ｗk ）に印加する。この時、メモリセルＭk
の閾値が "１" データ状態の電圧ならばメモリセルＭk
がオンになるので、メモリセルＭk のドレイン電極の電
位は低下する。他方、メモリセルＭk の閾値が "０" デ
ータ状態の電圧ならばメモリセルＭk がオフのままなら
ば、メモリセルＭk のドレイン電極の電位は低下しな
い。次に、ワード線Ｗk を接地して、選択トランジスタ
Ｔr1のゲート（ゲート選択線Ｗ’）に電源電圧程度の電
圧（例えば５Ｖ）を印加して、選択トランジスタＴr1を
オンにすることで、メモリセルＭk のドレイン電極とビ
ット線ＢＬ’を接続し、ビット線ＢＬ’の電位を変化さ
せる。このビット線ＢＬ’の電位の変化を、電圧検出型
のセンスアンプ２により検出すれば、データを読み出す
ことができる。
【００５６】（３）他の電圧法 対象となるメモリセルＭk をアドレス指定した後、先
ず、図示しないプリチャージ回路により、ビット線Ｂ
Ｌ’を充電して電源電圧の約半分（例えば２．５Ｖ）の
電位にする。次に選択トランジスタＴr1のゲート（ゲー
ト選択線Ｗ’）に電源電圧程度の電圧（例えば５Ｖ）を
印加して、選択トランジスタＴr1をオンにして、メモリ
セルＭk のドレイン電極も充電する。その後、選択トラ
ンジスタをオフにして、メモリセルＭk のドレイン電極
をビット線ＢＬ’から切り離す。次に、 "０" データ状
態の電圧と "１" データ状態の電圧のほぼ中間の電圧を
メモリセルＭk の制御ゲート（ワード線Ｗk ）に印加す
る。この時、メモリセルＭk の閾値が "１" データ状態
の電圧ならばメモリセルＭk がオンになるので、メモリ
セルＭk のドレイン電極の電位は低下する。他方、メモ
リセルＭk の閾値が "０" データ状態の電圧ならばメモ
リセルＭk がオフのままならば、メモリセルＭkのドレ
イン電極の電位は低下しない。以後は、（２）の電圧法
と同様に、ワード線Ｗｋを接地して、選択トランジスタ
Ｔr1のゲート（ゲート選択線Ｗ’）に電源電圧程度の電
圧（例えば５Ｖ）を印加して、選択トランジスタＴr1を
オンにすることで、メモリセルＭk のドレイン電極とビ
ット線ＢＬ’を接続し、ビット線ＢＬ’の電位を変化さ
せる。このビット線ＢＬ’の電位の変化を、電圧検出型
のセンスアンプ２により検出すれば、データを読み出す
ことができる。
ず、図示しないプリチャージ回路により、ビット線Ｂ
Ｌ’を充電して電源電圧の約半分（例えば２．５Ｖ）の
電位にする。次に選択トランジスタＴr1のゲート（ゲー
ト選択線Ｗ’）に電源電圧程度の電圧（例えば５Ｖ）を
印加して、選択トランジスタＴr1をオンにして、メモリ
セルＭk のドレイン電極も充電する。その後、選択トラ
ンジスタをオフにして、メモリセルＭk のドレイン電極
をビット線ＢＬ’から切り離す。次に、 "０" データ状
態の電圧と "１" データ状態の電圧のほぼ中間の電圧を
メモリセルＭk の制御ゲート（ワード線Ｗk ）に印加す
る。この時、メモリセルＭk の閾値が "１" データ状態
の電圧ならばメモリセルＭk がオンになるので、メモリ
セルＭk のドレイン電極の電位は低下する。他方、メモ
リセルＭk の閾値が "０" データ状態の電圧ならばメモ
リセルＭk がオフのままならば、メモリセルＭkのドレ
イン電極の電位は低下しない。以後は、（２）の電圧法
と同様に、ワード線Ｗｋを接地して、選択トランジスタ
Ｔr1のゲート（ゲート選択線Ｗ’）に電源電圧程度の電
圧（例えば５Ｖ）を印加して、選択トランジスタＴr1を
オンにすることで、メモリセルＭk のドレイン電極とビ
ット線ＢＬ’を接続し、ビット線ＢＬ’の電位を変化さ
せる。このビット線ＢＬ’の電位の変化を、電圧検出型
のセンスアンプ２により検出すれば、データを読み出す
ことができる。
【００５７】尚、本発明に係る結合型不揮発性メモリセ
ルは、浮遊ゲート型不揮発性メモリセル部分を有するの
で、従来の電流法を用いて、浮遊ゲート型不揮発性メモ
リセル部分を読み出すことができることは上記の通りで
あるが、電流法に用いるセンスアンプ２は電流検出型セ
ンスアンプである。一方、結合型不揮発性メモリセルが
有するＤＲＡＭセル部分の読み出し及びリフレッシュに
用いるセンスアンプ２は一般には電圧検出型センスアン
プである。それ故、電流法を用いて浮遊ゲート型不揮発
性メモリセル部分を読み出すと、本発明に係る結合型不
揮発性メモリセルに２種類のセンスアンプを設けねばな
らず不合理である。そこで、浮遊ゲート型不揮発性メモ
リセル部分の読み出しも電圧法で行うこととし、ＤＲＡ
Ｍセル部分とセンスアンプを共通にするのが好適であ
る。
ルは、浮遊ゲート型不揮発性メモリセル部分を有するの
で、従来の電流法を用いて、浮遊ゲート型不揮発性メモ
リセル部分を読み出すことができることは上記の通りで
あるが、電流法に用いるセンスアンプ２は電流検出型セ
ンスアンプである。一方、結合型不揮発性メモリセルが
有するＤＲＡＭセル部分の読み出し及びリフレッシュに
用いるセンスアンプ２は一般には電圧検出型センスアン
プである。それ故、電流法を用いて浮遊ゲート型不揮発
性メモリセル部分を読み出すと、本発明に係る結合型不
揮発性メモリセルに２種類のセンスアンプを設けねばな
らず不合理である。そこで、浮遊ゲート型不揮発性メモ
リセル部分の読み出しも電圧法で行うこととし、ＤＲＡ
Ｍセル部分とセンスアンプを共通にするのが好適であ
る。
【００５８】次に、２種類のセルが結合した本発明に係
る結合型不揮発性メモリセルの動作について説明する。
ＤＲＡＭセル部分におけるデータの書き込み・消去、読
み出し及びリフレッシュは、ワード線Ｗk を接地し、浮
遊ゲート型不揮発性メモリセルＭk を非導通状態にする
ことで可能となる。これにより、ＤＲＡＭセル部分をデ
ータの一時記憶手段として用いることができる。ＤＲＡ
Ｍセル部分から浮遊ゲート型不揮発性メモリセル部分へ
のデータの転送は、次のように行われる。容量素子Ｃ0*
が充電されている場合には、データの転送が可能であ
り、その態様は次の２つに分けられる。
る結合型不揮発性メモリセルの動作について説明する。
ＤＲＡＭセル部分におけるデータの書き込み・消去、読
み出し及びリフレッシュは、ワード線Ｗk を接地し、浮
遊ゲート型不揮発性メモリセルＭk を非導通状態にする
ことで可能となる。これにより、ＤＲＡＭセル部分をデ
ータの一時記憶手段として用いることができる。ＤＲＡ
Ｍセル部分から浮遊ゲート型不揮発性メモリセル部分へ
のデータの転送は、次のように行われる。容量素子Ｃ0*
が充電されている場合には、データの転送が可能であ
り、その態様は次の２つに分けられる。
【００５９】（Ａ）メモリセルＭk の閾値が低い値の場
合、転送の必要はない。 （Ｂ）メモリセルＭk の閾値が高い値の場合、選択トラ
ンジスタＴr1をオンにして、ワード線Ｗｋに負の電圧を
印加するか、交流パルス法を適用して、メモリセルＭk
の閾値を低い値にする。すると、メモリセルＭk がオン
してチャネル電流が流れるので、メモリセルＭk のドレ
イン電極を経由して容量素子Ｃ0*の電荷が放出される。
この結果、容量素子Ｃ0*の充電状態とメモリセルＭk の
低い閾値とが対応するデータの転送が実現する。
合、転送の必要はない。 （Ｂ）メモリセルＭk の閾値が高い値の場合、選択トラ
ンジスタＴr1をオンにして、ワード線Ｗｋに負の電圧を
印加するか、交流パルス法を適用して、メモリセルＭk
の閾値を低い値にする。すると、メモリセルＭk がオン
してチャネル電流が流れるので、メモリセルＭk のドレ
イン電極を経由して容量素子Ｃ0*の電荷が放出される。
この結果、容量素子Ｃ0*の充電状態とメモリセルＭk の
低い閾値とが対応するデータの転送が実現する。
【００６０】容量素子Ｃ0*が充電されていない場合に
は、次の２つの態様に分けられ、データの転送ができな
い場合がある。 （Ｃ）メモリセルＭk の閾値が低い値の場合、転送はで
きない。 （Ｄ）メモリセルＭk の閾値が高い値の場合、転送の必
要はない。 浮遊ゲート型不揮発性メモリセル部分からＤＲＡＭセル
部分へのデータの転送は、次のように行われる。先ず、
容量素子Ｃ0*を充電する。即ち、ワード線Ｗkを接地し
てメモリセルＭk を非導通状態にした後、ビット線Ｂ
Ｌ' に高電圧を印加するとともに選択トランジスタＴr1
をオンにすることで、容量素子Ｃ0*を充電する。次に、
選択トランジスタＴr1をオフにして、メモリセルＭk の
制御ゲート（ワード線Ｗk ）に、メモリセルＭk の高い
方の閾値と低い方の閾値との中間の電圧を印加する。す
ると、メモリセルＭk の閾値が高ければチャネル電流は
流れないが、逆の場合にはチャネル電流が流れて容量素
子の電荷が放電される。この結果、メモリセルＭk の閾
値の高低と容量素子Ｃ0*の充放電状態が対応するデータ
の転送（正確には複写）が実現する。
は、次の２つの態様に分けられ、データの転送ができな
い場合がある。 （Ｃ）メモリセルＭk の閾値が低い値の場合、転送はで
きない。 （Ｄ）メモリセルＭk の閾値が高い値の場合、転送の必
要はない。 浮遊ゲート型不揮発性メモリセル部分からＤＲＡＭセル
部分へのデータの転送は、次のように行われる。先ず、
容量素子Ｃ0*を充電する。即ち、ワード線Ｗkを接地し
てメモリセルＭk を非導通状態にした後、ビット線Ｂ
Ｌ' に高電圧を印加するとともに選択トランジスタＴr1
をオンにすることで、容量素子Ｃ0*を充電する。次に、
選択トランジスタＴr1をオフにして、メモリセルＭk の
制御ゲート（ワード線Ｗk ）に、メモリセルＭk の高い
方の閾値と低い方の閾値との中間の電圧を印加する。す
ると、メモリセルＭk の閾値が高ければチャネル電流は
流れないが、逆の場合にはチャネル電流が流れて容量素
子の電荷が放電される。この結果、メモリセルＭk の閾
値の高低と容量素子Ｃ0*の充放電状態が対応するデータ
の転送（正確には複写）が実現する。
【００６１】図２に示した本発明に係る結合型不揮発性
メモリセルにおけるリフレッシュ動作と交流パルス法の
適用との好ましい関係について、図３に示すタイムチャ
ートに基づき説明する。結合型不揮発性メモリセルのＤ
ＲＡＭセル部分では、電荷のリークによってデータの劣
化が生ずる。このため、既述のようにリフレッシュを行
う。即ち、対象となるメモリセルＭk のアドレスを指定
後、先ずビット線ＢＬ’を、データの蓄積の有無に対応
するＤＲＡＭセルの高い閾値と低い閾値の中間の電位に
する。次にワード線Ｗ’（ゲート選択線ＳＴ1 ）を Hig
h にして選択トランジスタＴr1をオンにする（図３
（ｂ））。すると、記憶ノードＮとビット線ＢＬ’とが
接続し、ビット線ＢＬ’の電位が変化する。このビット
線ＢＬ’の電位の変化を、電圧検出型のセンスアンプ２
により検出し、フルスウィングのHighレベル又は Low
レベルにまで、このビット線ＢＬ’の電位を増幅するこ
とによりリフレッシュを行う（図３（ａ））。
メモリセルにおけるリフレッシュ動作と交流パルス法の
適用との好ましい関係について、図３に示すタイムチャ
ートに基づき説明する。結合型不揮発性メモリセルのＤ
ＲＡＭセル部分では、電荷のリークによってデータの劣
化が生ずる。このため、既述のようにリフレッシュを行
う。即ち、対象となるメモリセルＭk のアドレスを指定
後、先ずビット線ＢＬ’を、データの蓄積の有無に対応
するＤＲＡＭセルの高い閾値と低い閾値の中間の電位に
する。次にワード線Ｗ’（ゲート選択線ＳＴ1 ）を Hig
h にして選択トランジスタＴr1をオンにする（図３
（ｂ））。すると、記憶ノードＮとビット線ＢＬ’とが
接続し、ビット線ＢＬ’の電位が変化する。このビット
線ＢＬ’の電位の変化を、電圧検出型のセンスアンプ２
により検出し、フルスウィングのHighレベル又は Low
レベルにまで、このビット線ＢＬ’の電位を増幅するこ
とによりリフレッシュを行う（図３（ａ））。
【００６２】一方、データの転送を行う場合（上記
（Ａ））や浮遊ゲート型不揮発性メモリセルＭk の閾値
の調整を行う場合に交流パルス法を適用する為にメモリ
セルＭkの制御ゲート（ワード線Ｗk ）に交流電圧を印
加する。この場合、選択トランジスタＴr1がオフであ
り、且つ容量素子Ｃ0*が十分充電されメモリセルＭk の
ドレイン電圧が十分高いことが必要である。しかし、振
動周期を有するパルス信号の有限数個からなる交流電圧
を一度に制御ゲートに印加すると、その期間中にも容量
素子Ｃ0*から電荷がリークが起こっているので、交流パ
ルス法の効果は経時的に低下して行き、この方法の持つ
利点を十分発揮できない。そこで、リフレッシュ動作の
間の期間、即ち容量素子Ｃ0*の電荷保持期間中に、例え
ば１パルスずつパルス信号をメモリセルＭk の制御ゲー
トに印加して行くようにして、複数回のリフレッシュ動
作後に交流電圧の制御ゲートへの印加を完了するように
する（図３（ｃ））。具体的には、６個のパルスからな
る交流電圧を制御ゲートへの印加する交流パルス法を適
用する場合、第１回目のリフレッシュの完了直後に第１
パルスを印加し、第２回目のリフレッシュの完了直後に
第２パルスを印加する。これを第６パルスの印加まで繰
り返す。これにより、メモリセルＭk のドレイン電圧が
常に十分高い条件のもとで交流パルス法を実行できるの
で、メモリセルＭkの閾値の調整、即ち期待値へのばら
つきのない収束、データの消去（又は書き込み）、ＤＲ
ＡＭセル部分からメモリセルＭk へのデータの転送を適
正に、且つ精度良く行うことができる。
（Ａ））や浮遊ゲート型不揮発性メモリセルＭk の閾値
の調整を行う場合に交流パルス法を適用する為にメモリ
セルＭkの制御ゲート（ワード線Ｗk ）に交流電圧を印
加する。この場合、選択トランジスタＴr1がオフであ
り、且つ容量素子Ｃ0*が十分充電されメモリセルＭk の
ドレイン電圧が十分高いことが必要である。しかし、振
動周期を有するパルス信号の有限数個からなる交流電圧
を一度に制御ゲートに印加すると、その期間中にも容量
素子Ｃ0*から電荷がリークが起こっているので、交流パ
ルス法の効果は経時的に低下して行き、この方法の持つ
利点を十分発揮できない。そこで、リフレッシュ動作の
間の期間、即ち容量素子Ｃ0*の電荷保持期間中に、例え
ば１パルスずつパルス信号をメモリセルＭk の制御ゲー
トに印加して行くようにして、複数回のリフレッシュ動
作後に交流電圧の制御ゲートへの印加を完了するように
する（図３（ｃ））。具体的には、６個のパルスからな
る交流電圧を制御ゲートへの印加する交流パルス法を適
用する場合、第１回目のリフレッシュの完了直後に第１
パルスを印加し、第２回目のリフレッシュの完了直後に
第２パルスを印加する。これを第６パルスの印加まで繰
り返す。これにより、メモリセルＭk のドレイン電圧が
常に十分高い条件のもとで交流パルス法を実行できるの
で、メモリセルＭkの閾値の調整、即ち期待値へのばら
つきのない収束、データの消去（又は書き込み）、ＤＲ
ＡＭセル部分からメモリセルＭk へのデータの転送を適
正に、且つ精度良く行うことができる。
【００６３】尚、リフレッシュの間にメモリセルＭk の
制御ゲートに印加するパルスの数は１個に限定されず、
パルス幅が狭い２個以上のパルスを印加しても構わな
い。又、リフレッシュ動作と交流電圧の制御ゲートへの
印加が重なると、メモリセルＭk のドレイン電圧が十分
大きな値にならない内にメモリセルＭk の浮遊ゲートか
ら電子の引き抜きが行われてしまい、閾値がばらついて
しまう。それ故、図３（ｂ）と図３（ｃ）との比較から
も明らかなように、ワード線Ｗ’がLow レベルであっ
て、選択トランジスタＴr1がオフであるときにのみ、ワ
ード線Ｗk にパルス信号が印加される。
制御ゲートに印加するパルスの数は１個に限定されず、
パルス幅が狭い２個以上のパルスを印加しても構わな
い。又、リフレッシュ動作と交流電圧の制御ゲートへの
印加が重なると、メモリセルＭk のドレイン電圧が十分
大きな値にならない内にメモリセルＭk の浮遊ゲートか
ら電子の引き抜きが行われてしまい、閾値がばらついて
しまう。それ故、図３（ｂ）と図３（ｃ）との比較から
も明らかなように、ワード線Ｗ’がLow レベルであっ
て、選択トランジスタＴr1がオフであるときにのみ、ワ
ード線Ｗk にパルス信号が印加される。
【００６４】結合型不揮発性メモリセルにおいて、例え
ば、副ビット線が拡散層で形成されている場合、容量素
子Ｃ0*からのリーク電流の為に副ビット線を長時間にわ
たり高い電位に保持するのが困難なこともある。その場
合、パルス幅が短く（例えば５μ秒）、パルス数が少な
い（例えば３周期分のパルス）をワード線Ｗk に加える
とともに、容量素子Ｃ0*のリフレッシュ動作を交互に繰
り返すとよい。この場合、リフレッシュ動作の回数は任
意の回数行うことができるが、５０回程度行えばよい。
ば、副ビット線が拡散層で形成されている場合、容量素
子Ｃ0*からのリーク電流の為に副ビット線を長時間にわ
たり高い電位に保持するのが困難なこともある。その場
合、パルス幅が短く（例えば５μ秒）、パルス数が少な
い（例えば３周期分のパルス）をワード線Ｗk に加える
とともに、容量素子Ｃ0*のリフレッシュ動作を交互に繰
り返すとよい。この場合、リフレッシュ動作の回数は任
意の回数行うことができるが、５０回程度行えばよい。
【００６５】次に、本発明に係る不揮発性記憶装置の他
の実施例について、図４に基づき説明する。図４（ａ）
はその不揮発性記憶装置の要部を示す。同図（ａ）にお
いて、１11〜１nnは省略して描かれた構成単位であり、
マトリック状に配列してメモリアレイを構成する。ＳＴ
11〜ＳＴn1，ＳＴ12〜ＳＴn2はゲート選択線である。ゲ
ート選択線（ＳＴ11，ＳＴ12），（ＳＴ21，ＳＴ22）…
（ＳＴn1，ＳＴn2）及び省略して描いたワード線Ｗ1 ，
Ｗ2 …Ｗn は、構成単位（１11，１12…１1n），
（１ 21，１22…１2n）…（１n1，１n2…１nn）でそれぞ
れ共通である。ＢＬa1〜ＢＬ an，ＢＬb1〜ＢＬbnは主ビ
ット線である。２はセンスアンプであり、３はデコーダ
回路やアドレスバッファ回路、アドレス選択回路等が集
積された周辺回路である。４はプリチャージ回路、５は
制御回路である。６は交流パルス信号発生回路であり、
周辺回路３に内蔵されている。
の実施例について、図４に基づき説明する。図４（ａ）
はその不揮発性記憶装置の要部を示す。同図（ａ）にお
いて、１11〜１nnは省略して描かれた構成単位であり、
マトリック状に配列してメモリアレイを構成する。ＳＴ
11〜ＳＴn1，ＳＴ12〜ＳＴn2はゲート選択線である。ゲ
ート選択線（ＳＴ11，ＳＴ12），（ＳＴ21，ＳＴ22）…
（ＳＴn1，ＳＴn2）及び省略して描いたワード線Ｗ1 ，
Ｗ2 …Ｗn は、構成単位（１11，１12…１1n），
（１ 21，１22…１2n）…（１n1，１n2…１nn）でそれぞ
れ共通である。ＢＬa1〜ＢＬ an，ＢＬb1〜ＢＬbnは主ビ
ット線である。２はセンスアンプであり、３はデコーダ
回路やアドレスバッファ回路、アドレス選択回路等が集
積された周辺回路である。４はプリチャージ回路、５は
制御回路である。６は交流パルス信号発生回路であり、
周辺回路３に内蔵されている。
【００６６】主ビット線ＢＬa1〜ＢＬan，ＢＬb1〜ＢＬ
bnは、プリチャージ回路４及びセンスアップ２に接続さ
れ、ゲート選択線ＳＴ11〜ＳＴn1，ＳＴ12〜ＳＴn2は周
辺回路３に接続されている。ワード線Ｗ1 〜Ｗn は交流
パルス信号発生回路６に接続されている。ＩＣは、上記
のメモリアレイ、センスアンプ２、周辺回路３、プリチ
ャージ回路４等が集積された集積回路装置である。制御
回路５はセンスアンプ２、周辺回路３、周辺回路に内蔵
されている交流パルス信号発生回路６、プリチャージ回
路４等の動作、例えばデータの書き込み・消去、読み出
し、リフレッシュの動作或いは交流パルス法の適用や結
合型不揮発性メモリセルにおけるデータの転送等に係わ
る一連の動作を制御している。この制御回路５は、機能
別に物理的に分割された複数の回路であっても構わない
し、ＩＣ上に集積されても、ＩＣ系外に配置しても構わ
ない。交流パルス信号発生回路６は、交流パルスの発生
条件、即ちパスルの個数、形状、周期、振幅、パルス幅
等を任意に調整することができ、この調整は、ＩＣ系外
の操作や制御回路６による制御により適宜行うことがで
きる。勿論、交流パルスの発生条件を予め固定しておく
ことも当然可能である。
bnは、プリチャージ回路４及びセンスアップ２に接続さ
れ、ゲート選択線ＳＴ11〜ＳＴn1，ＳＴ12〜ＳＴn2は周
辺回路３に接続されている。ワード線Ｗ1 〜Ｗn は交流
パルス信号発生回路６に接続されている。ＩＣは、上記
のメモリアレイ、センスアンプ２、周辺回路３、プリチ
ャージ回路４等が集積された集積回路装置である。制御
回路５はセンスアンプ２、周辺回路３、周辺回路に内蔵
されている交流パルス信号発生回路６、プリチャージ回
路４等の動作、例えばデータの書き込み・消去、読み出
し、リフレッシュの動作或いは交流パルス法の適用や結
合型不揮発性メモリセルにおけるデータの転送等に係わ
る一連の動作を制御している。この制御回路５は、機能
別に物理的に分割された複数の回路であっても構わない
し、ＩＣ上に集積されても、ＩＣ系外に配置しても構わ
ない。交流パルス信号発生回路６は、交流パルスの発生
条件、即ちパスルの個数、形状、周期、振幅、パルス幅
等を任意に調整することができ、この調整は、ＩＣ系外
の操作や制御回路６による制御により適宜行うことがで
きる。勿論、交流パルスの発生条件を予め固定しておく
ことも当然可能である。
【００６７】図４（ａ）のメモリアレイを構成する構成
単位１11は、同図（ｂ）に示すように、２つの部分から
構成される。第１の部分は、主ビット線ＢＬa1と、副ビ
ット線ＢＬsa1 と、主ビット線ＢＬa1に接続して副ビッ
ト線ＢＬsa1 を選択する選択トランジスタＴra1 と、副
ビット線ＢＬsa1 に並列に接続する不揮発性メモリセル
Ｍa1〜Ｍanとを有する。第２の部分は、主ビット線ＢＬ
b1と、副ビット線ＢＬ sb1 と、主ビット線ＢＬb1に接続
して副ビット線ＢＬsb1 を選択する選択トランジスタＴ
rb1 と、副ビット線ＢＬsb1 に並列に接続する不揮発性
メモリセルＭb1〜Ｍbnとを有する。不揮発性メモリセル
Ｍa1〜Ｍan及びＭb1〜Ｍbnのソースはそれぞれ共通のグ
ランド線ＧＬa 及びＧＬb に接続している。又、不揮発
性メモリセルのうちＭa1とＭb1，Ｍa2とＭb2，… Ｍan
とＭbnの制御ゲートはそれぞれ共通のワード線Ｗ1 ，Ｗ
2 …Ｗn に接続している。ワード線Ｗ1 〜Ｗn には、交
流パルス法を適用するための交流電圧が交流パルス信号
発生回路６から供給される。選択トランジスタＴra1 ，
Ｔrb1 のゲートは、ゲート選択線ＳＴ12，ＳＴ11にそれ
ぞれ接続している。この実施例におけるプリチャージ回
路４は、主ビット線ＢＬa1〜ＢＬan，ＢＬb1〜ＢＬbnを
介して、選択された副ビット線ＢＬsa1 〜ＢＬsan ，Ｂ
Ｌsb1 〜ＢＬsbn を充電する。
単位１11は、同図（ｂ）に示すように、２つの部分から
構成される。第１の部分は、主ビット線ＢＬa1と、副ビ
ット線ＢＬsa1 と、主ビット線ＢＬa1に接続して副ビッ
ト線ＢＬsa1 を選択する選択トランジスタＴra1 と、副
ビット線ＢＬsa1 に並列に接続する不揮発性メモリセル
Ｍa1〜Ｍanとを有する。第２の部分は、主ビット線ＢＬ
b1と、副ビット線ＢＬ sb1 と、主ビット線ＢＬb1に接続
して副ビット線ＢＬsb1 を選択する選択トランジスタＴ
rb1 と、副ビット線ＢＬsb1 に並列に接続する不揮発性
メモリセルＭb1〜Ｍbnとを有する。不揮発性メモリセル
Ｍa1〜Ｍan及びＭb1〜Ｍbnのソースはそれぞれ共通のグ
ランド線ＧＬa 及びＧＬb に接続している。又、不揮発
性メモリセルのうちＭa1とＭb1，Ｍa2とＭb2，… Ｍan
とＭbnの制御ゲートはそれぞれ共通のワード線Ｗ1 ，Ｗ
2 …Ｗn に接続している。ワード線Ｗ1 〜Ｗn には、交
流パルス法を適用するための交流電圧が交流パルス信号
発生回路６から供給される。選択トランジスタＴra1 ，
Ｔrb1 のゲートは、ゲート選択線ＳＴ12，ＳＴ11にそれ
ぞれ接続している。この実施例におけるプリチャージ回
路４は、主ビット線ＢＬa1〜ＢＬan，ＢＬb1〜ＢＬbnを
介して、選択された副ビット線ＢＬsa1 〜ＢＬsan ，Ｂ
Ｌsb1 〜ＢＬsbn を充電する。
【００６８】図５（ｂ）は構成単位１11の等価回路であ
る。この図と図２（ｃ）との対比から明らかなように、
ゲート選択線ＳＴ12，ＳＴ11をワード線Ｗ’と見做せ
ば、構成単位１11は、１対のＤＲＡＭセル、即ちキャパ
シタＣa1及び選択トランジスタＴra1 とで構成される第
１のＤＲＡＭ型の記憶素子と、キャパシタＣb1及び選択
トランジスタＴrb1 とで構成される第２のＤＲＡＭ型の
記憶素子と、により構成される斬新なものとなる。それ
故、図４（ａ）に示す不揮発性記憶装置は、ＤＲＡＭと
して独立に機能させることができる。
る。この図と図２（ｃ）との対比から明らかなように、
ゲート選択線ＳＴ12，ＳＴ11をワード線Ｗ’と見做せ
ば、構成単位１11は、１対のＤＲＡＭセル、即ちキャパ
シタＣa1及び選択トランジスタＴra1 とで構成される第
１のＤＲＡＭ型の記憶素子と、キャパシタＣb1及び選択
トランジスタＴrb1 とで構成される第２のＤＲＡＭ型の
記憶素子と、により構成される斬新なものとなる。それ
故、図４（ａ）に示す不揮発性記憶装置は、ＤＲＡＭと
して独立に機能させることができる。
【００６９】図５（ｂ）は構成単位１11の他の等価回路
である。この図と図２（ｄ）との対比から明らかなよう
に、ゲート選択線ＳＴ12，ＳＴ11をワード線Ｗ’と見做
すならば、構成単位１11は、トランジスタＴra1 とキャ
パシタＣa1で構成される記憶素子と、この記憶素子の記
憶ノードＮakに電気的に接続する浮遊ゲート型不揮発性
メモリセルＭakとを備える第１の結合型不揮発性メモリ
セルと、トランジスタＴrb1 とキャパシタＣb1で構成さ
れる記憶素子と、この記憶素子の記憶ノードＮ bkに電気
的に接続する浮遊ゲート型不揮発性メモリセルＭbkとを
備える第２の結合型不揮発性メモリセルとにより構成さ
れる斬新なものとなる。それ故、図４（ａ）に示す不揮
発性記憶装置は、ＤＲＡＭ機能を内蔵する不揮発性記憶
装置として機能させることができる。従って、このＤＲ
ＡＭ機能を不揮発性メモリセルへの書き込みデータの一
時的記憶に利用することにより、より構造が簡単で小
型、しかもデータの書き込み時間を短縮できる。又、こ
の装置においては、既に存在するＤＲＡＭの容量素子を
そのまま用いて交流パルス法を適用することができるの
で、併せてメモリセルの閾値電圧の高精度な制御を簡易
且つ汎用的に行うことができ、消去（又は書き込み）に
要する時間を大幅に短縮することができる。特に、任意
のワード線Ｗk に共通に接続するメモリセル、即ち基本
構造１kj（ｊ＝１，２…ｎ）内のメモリセルＭak，Ｍbk
は交流パルス法を用いて共通の期待値への閾値の調整を
一括して行うことができるので、不揮発性記憶装置自体
の高速化、信頼性の高い動作を実現することができる。
である。この図と図２（ｄ）との対比から明らかなよう
に、ゲート選択線ＳＴ12，ＳＴ11をワード線Ｗ’と見做
すならば、構成単位１11は、トランジスタＴra1 とキャ
パシタＣa1で構成される記憶素子と、この記憶素子の記
憶ノードＮakに電気的に接続する浮遊ゲート型不揮発性
メモリセルＭakとを備える第１の結合型不揮発性メモリ
セルと、トランジスタＴrb1 とキャパシタＣb1で構成さ
れる記憶素子と、この記憶素子の記憶ノードＮ bkに電気
的に接続する浮遊ゲート型不揮発性メモリセルＭbkとを
備える第２の結合型不揮発性メモリセルとにより構成さ
れる斬新なものとなる。それ故、図４（ａ）に示す不揮
発性記憶装置は、ＤＲＡＭ機能を内蔵する不揮発性記憶
装置として機能させることができる。従って、このＤＲ
ＡＭ機能を不揮発性メモリセルへの書き込みデータの一
時的記憶に利用することにより、より構造が簡単で小
型、しかもデータの書き込み時間を短縮できる。又、こ
の装置においては、既に存在するＤＲＡＭの容量素子を
そのまま用いて交流パルス法を適用することができるの
で、併せてメモリセルの閾値電圧の高精度な制御を簡易
且つ汎用的に行うことができ、消去（又は書き込み）に
要する時間を大幅に短縮することができる。特に、任意
のワード線Ｗk に共通に接続するメモリセル、即ち基本
構造１kj（ｊ＝１，２…ｎ）内のメモリセルＭak，Ｍbk
は交流パルス法を用いて共通の期待値への閾値の調整を
一括して行うことができるので、不揮発性記憶装置自体
の高速化、信頼性の高い動作を実現することができる。
【００７０】次に、本発明に係る不揮発性記憶装置の他
の実施例について、図６に基づき説明する。図６におい
て、図４と共通する符号で示された構成要素は、図４に
おけるその構成要素と機能的に同じであるので、原則と
してそれらについて再度説明を繰り返さない。図６に
は、２つの隣接する構成単位１a ，１b が示されてい
る。これらが複数規則配列することで、不揮発性記憶装
置が構成されいる。構成単位１a は、選択トランジスタ
Ｔra1 と、この選択トランジスタを介して主ビット線Ｂ
Ｌa1と接続する副ビット線ＢＬsa1 と、この副ビット線
に互いに並列に接続する不揮発性メモリセルＭa1，Ｍa2
…及び容量素子Ｃc1とを有する。構成単位１b は、点線
で示すように、選択トランジスタＴrb1 と、この選択ト
ランジスタを介して主ビット線ＢＬb1と接続する副ビッ
ト線ＢＬsb1 と、この副ビット線に互いに並列に接続す
る不揮発性メモリセルＭb1，Ｍb2…及び容量素子Ｃd1と
を有する。双方の構成単位は、選択トランジスタＴrs1
を介してソース電位源（図示せず）に接続するソース線
Ｓ1 を共有する。即ち、不揮発性メモリセル（Ｍa1，Ｍ
a2…），（Ｍb1，Ｍb2…）のソース及び容量素子Ｃc1，
Ｃd1が共通のソース線Ｓ1 に接続している。不揮発性メ
モリセルのうちＭa1とＭb1，Ｍa2とＭb2…の制御ゲート
はそれぞれ共通のワード線Ｗ1 ，Ｗ2 …に接続してい
る。ワード線Ｗ1 ，Ｗ2 …には、交流パルス発生回路６
から交流パルス法を適用するための交流電圧が印加され
る。主ビット線ＢＬa1，ＢＬb1はセンスアンプ２及びプ
リチャージ回路４に電気的に接続している。ＳＴ11，Ｓ
Ｔ12は、それぞれ選択トランジスタＴra1 ，Ｔrb1 のゲ
ートに接続するゲート選択線であるが、隣接する同種の
構成単位間で共有しても構わない。例えば、図６におい
て、構成単位１a の左隣に別の構成単位１a （図示せ
ず）が配置して、構成単位１b の右隣に別の構成単位
（図示せず）が配置している場合、構成単位１a 又は構
成単位１b 同志で選択トランジスタをＴra1又はＴrb1
ひいてはゲート選択線ＳＴ11又はＳＴ12を共有すること
ができる。即ち、ゲートを共通とする複数の選択トラン
ジスタは一体として制御し得る。ＳＬ 1 は選択トランジ
スタＴrs1 のゲートに接続するソース選択線であり、こ
の選択トランジスタを介して、接地又は仮想接地する。
の実施例について、図６に基づき説明する。図６におい
て、図４と共通する符号で示された構成要素は、図４に
おけるその構成要素と機能的に同じであるので、原則と
してそれらについて再度説明を繰り返さない。図６に
は、２つの隣接する構成単位１a ，１b が示されてい
る。これらが複数規則配列することで、不揮発性記憶装
置が構成されいる。構成単位１a は、選択トランジスタ
Ｔra1 と、この選択トランジスタを介して主ビット線Ｂ
Ｌa1と接続する副ビット線ＢＬsa1 と、この副ビット線
に互いに並列に接続する不揮発性メモリセルＭa1，Ｍa2
…及び容量素子Ｃc1とを有する。構成単位１b は、点線
で示すように、選択トランジスタＴrb1 と、この選択ト
ランジスタを介して主ビット線ＢＬb1と接続する副ビッ
ト線ＢＬsb1 と、この副ビット線に互いに並列に接続す
る不揮発性メモリセルＭb1，Ｍb2…及び容量素子Ｃd1と
を有する。双方の構成単位は、選択トランジスタＴrs1
を介してソース電位源（図示せず）に接続するソース線
Ｓ1 を共有する。即ち、不揮発性メモリセル（Ｍa1，Ｍ
a2…），（Ｍb1，Ｍb2…）のソース及び容量素子Ｃc1，
Ｃd1が共通のソース線Ｓ1 に接続している。不揮発性メ
モリセルのうちＭa1とＭb1，Ｍa2とＭb2…の制御ゲート
はそれぞれ共通のワード線Ｗ1 ，Ｗ2 …に接続してい
る。ワード線Ｗ1 ，Ｗ2 …には、交流パルス発生回路６
から交流パルス法を適用するための交流電圧が印加され
る。主ビット線ＢＬa1，ＢＬb1はセンスアンプ２及びプ
リチャージ回路４に電気的に接続している。ＳＴ11，Ｓ
Ｔ12は、それぞれ選択トランジスタＴra1 ，Ｔrb1 のゲ
ートに接続するゲート選択線であるが、隣接する同種の
構成単位間で共有しても構わない。例えば、図６におい
て、構成単位１a の左隣に別の構成単位１a （図示せ
ず）が配置して、構成単位１b の右隣に別の構成単位
（図示せず）が配置している場合、構成単位１a 又は構
成単位１b 同志で選択トランジスタをＴra1又はＴrb1
ひいてはゲート選択線ＳＴ11又はＳＴ12を共有すること
ができる。即ち、ゲートを共通とする複数の選択トラン
ジスタは一体として制御し得る。ＳＬ 1 は選択トランジ
スタＴrs1 のゲートに接続するソース選択線であり、こ
の選択トランジスタを介して、接地又は仮想接地する。
【００７１】この実施例におけるプリチャージ回路４
は、主ビット線ＢＬa1〜ＢＬan，ＢＬ b1〜ＢＬbnを介し
て、選択された副ビット線ＢＬsa1 〜ＢＬsan ，ＢＬ
sb1 〜ＢＬsbn を充電する。制御回路５はセンスアンプ
２、周辺回路３、周辺回路に内蔵されている交流パルス
信号発生回路６、プリチャージ回路４等の動作、例えば
データの書き込み・消去、読み出し、リフレッシュの動
作或いは交流パルス法の適用、結合型不揮発性メモリセ
ルにおけるデータの転送等に係わる一連の動作を制御し
ている。
は、主ビット線ＢＬa1〜ＢＬan，ＢＬ b1〜ＢＬbnを介し
て、選択された副ビット線ＢＬsa1 〜ＢＬsan ，ＢＬ
sb1 〜ＢＬsbn を充電する。制御回路５はセンスアンプ
２、周辺回路３、周辺回路に内蔵されている交流パルス
信号発生回路６、プリチャージ回路４等の動作、例えば
データの書き込み・消去、読み出し、リフレッシュの動
作或いは交流パルス法の適用、結合型不揮発性メモリセ
ルにおけるデータの転送等に係わる一連の動作を制御し
ている。
【００７２】図６から明らかなように、容量素子の接地
端子と浮遊ゲート型不揮発性メモリセルのソース電極が
共通のソース線Ｓ1 に接続している点に相違はあるもの
の、構成単位１a 及び１b は、図４（ｃ）に示すＤＲＡ
Ｍ型の記憶素子と図５（ｂ）に示す結合型不揮発性メモ
リセルで構成される斬新なものとなる。それ故、図６に
示す不揮発性記憶装置は、ＤＲＡＭとして独立に機能さ
せることができる。又、図６に示す不揮発性記憶装置
は、ＤＲＡＭ機能を内蔵する不揮発性記憶装置としても
機能させることができる。従って、このＤＲＡＭ機能を
不揮発性メモリセルへの書き込みデータの一時的記憶に
利用することにより、より構造が簡単で小型、しかもデ
ータの書き込み時間を短縮できる。又、この装置におい
ては、既に存在するＤＲＡＭの容量素子をそのまま用い
て交流パルス法を適用することができるという点で、図
４（ａ）に示す実施例と同様な長所がある。
端子と浮遊ゲート型不揮発性メモリセルのソース電極が
共通のソース線Ｓ1 に接続している点に相違はあるもの
の、構成単位１a 及び１b は、図４（ｃ）に示すＤＲＡ
Ｍ型の記憶素子と図５（ｂ）に示す結合型不揮発性メモ
リセルで構成される斬新なものとなる。それ故、図６に
示す不揮発性記憶装置は、ＤＲＡＭとして独立に機能さ
せることができる。又、図６に示す不揮発性記憶装置
は、ＤＲＡＭ機能を内蔵する不揮発性記憶装置としても
機能させることができる。従って、このＤＲＡＭ機能を
不揮発性メモリセルへの書き込みデータの一時的記憶に
利用することにより、より構造が簡単で小型、しかもデ
ータの書き込み時間を短縮できる。又、この装置におい
ては、既に存在するＤＲＡＭの容量素子をそのまま用い
て交流パルス法を適用することができるという点で、図
４（ａ）に示す実施例と同様な長所がある。
【００７３】その一方で、図６に示す実施例は、容量素
子Ｃc1，Ｃd1が付加されて、容量素子Ｃa1，Ｃb1に包含
されている点に特徴的である。このような実施例は、選
択トランジスタＴra1 ，Ｔrbと副ビット線ＢＬsa1 ，Ｂ
Ｌsb1 との寄生容量が小さい場合に適している。特に、
集積度が向上すると、配線やそれに電気的に接続する部
分の寄生容量が小さくなる。この結果ビット線のプリチ
ャージが不十分となり、本発明の基礎となる閾値の調整
が困難になる。又、寄生容量Ｃ0 が小さくビット線のプ
リチャージが困難になると、データの読み出しやリフレ
ッシュが困難になる。このような場合にも、キャパシタ
Ｃc1，Ｃd1を付加する必要がある。無論、図５（ａ），
（ｂ）では、同様にキャパシタＣa1，Ｃb1を補うことに
よってビット線のプリチャージ電圧を補う。
子Ｃc1，Ｃd1が付加されて、容量素子Ｃa1，Ｃb1に包含
されている点に特徴的である。このような実施例は、選
択トランジスタＴra1 ，Ｔrbと副ビット線ＢＬsa1 ，Ｂ
Ｌsb1 との寄生容量が小さい場合に適している。特に、
集積度が向上すると、配線やそれに電気的に接続する部
分の寄生容量が小さくなる。この結果ビット線のプリチ
ャージが不十分となり、本発明の基礎となる閾値の調整
が困難になる。又、寄生容量Ｃ0 が小さくビット線のプ
リチャージが困難になると、データの読み出しやリフレ
ッシュが困難になる。このような場合にも、キャパシタ
Ｃc1，Ｃd1を付加する必要がある。無論、図５（ａ），
（ｂ）では、同様にキャパシタＣa1，Ｃb1を補うことに
よってビット線のプリチャージ電圧を補う。
【００７４】交流パルス方をより効果的に適応する為
に、Ｃ0 及びＣ0*の値が次の及びの値を満足してい
る必要がある。 （１つの不揮発性メモリの浮遊ゲートの容量）≪（副
ビット線とソース線間のキャパシタンス）、且つ、 （フローティング状態の副ビット線の漏れ電流とその
キャパシタンスで決まる時定数）≫（ワード線に印加さ
れるパルス幅） しかも、交流パルス法が適用され、メモリトランジスタ
の制御ゲートに交流電圧が印加されている場合には、こ
の交流電圧を印加している間に生ずるビット線の電位降
下が５％以内であることが望ましい。経験的に言うと、
上記のとの条件を満足する容量素子Ｃ0 及びＣ0*は
１００〜３００ｆＦである。この意味から、ビット線及
びこれに電気的に接続する部分が有する寄生容量がこの
値よりも大きい容量である場合には、補助容量素子Ｃ
1 , Ｃ2 を設ける必要はないと言ってよい。
に、Ｃ0 及びＣ0*の値が次の及びの値を満足してい
る必要がある。 （１つの不揮発性メモリの浮遊ゲートの容量）≪（副
ビット線とソース線間のキャパシタンス）、且つ、 （フローティング状態の副ビット線の漏れ電流とその
キャパシタンスで決まる時定数）≫（ワード線に印加さ
れるパルス幅） しかも、交流パルス法が適用され、メモリトランジスタ
の制御ゲートに交流電圧が印加されている場合には、こ
の交流電圧を印加している間に生ずるビット線の電位降
下が５％以内であることが望ましい。経験的に言うと、
上記のとの条件を満足する容量素子Ｃ0 及びＣ0*は
１００〜３００ｆＦである。この意味から、ビット線及
びこれに電気的に接続する部分が有する寄生容量がこの
値よりも大きい容量である場合には、補助容量素子Ｃ
1 , Ｃ2 を設ける必要はないと言ってよい。
【００７５】次に、図６に示す実施例に対して交流パル
ス法を適用してデータの書き込み・消去を行う場合につ
いて説明する。先ず、閾値電圧が７Ｖ以上ある不揮発性
メモリセルＭa1を対象として動作の説明をする。閾値電
圧を高い値にするには、浮遊ゲートに電子が注入される
電界分布条件を実現すればよい。例えば、不揮発性メモ
リセルＭa1に係るメモリトランジスタの制御ゲートを８
Ｖ、ソース電圧を０Ｖ、ドレイン電圧を６Ｖにして、ソ
ース電極とドレイン電極との間にチャネル電流を流す。
すると、このチャネル電流を流すことで、ホットエレク
トロンを浮遊ゲートに注入することができる。それ故、
メモリセルの閾値を増加させることができる。その為の
メモリセルＭa2，Ｍb1, Ｍb2の閾値電圧も同様な操作で
高い値にすることができる。
ス法を適用してデータの書き込み・消去を行う場合につ
いて説明する。先ず、閾値電圧が７Ｖ以上ある不揮発性
メモリセルＭa1を対象として動作の説明をする。閾値電
圧を高い値にするには、浮遊ゲートに電子が注入される
電界分布条件を実現すればよい。例えば、不揮発性メモ
リセルＭa1に係るメモリトランジスタの制御ゲートを８
Ｖ、ソース電圧を０Ｖ、ドレイン電圧を６Ｖにして、ソ
ース電極とドレイン電極との間にチャネル電流を流す。
すると、このチャネル電流を流すことで、ホットエレク
トロンを浮遊ゲートに注入することができる。それ故、
メモリセルの閾値を増加させることができる。その為の
メモリセルＭa2，Ｍb1, Ｍb2の閾値電圧も同様な操作で
高い値にすることができる。
【００７６】副ビット線ＢＬsa1 及びＢＬsa2 の電位を
それぞれ５Ｖ及び接地電位にし、ソース線Ｓ1 を接地電
位にする。次いで、選択トランジスタＴra1 をオンにし
て、副ビット線ＢＬsa1 をフローティング状態にする。
これにより副ビット線ＢＬsa 1 及びこれに電気的に接続
する不揮発性メモリセルＭa1，Ｍa2，…のドレイン領域
が有する寄生容量及び別に付加した容量素子Ｃc1の総和
である容量素子Ｃa1を充電する。続いて、ワード線Ｗ2
を接地電位とし、ワード線Ｗ1 、従って不揮発性メモリ
セルＭa1の制御ゲートに、図７（ｃ）に示すような５Ｖ
と−１０Ｖとの間で振動するパルス信号を印加する。こ
のパルス信号は、５Ｖ（パルス幅が２０μ秒），−１０
Ｖ（パルス幅が１０μ秒），５Ｖ（パルス幅が２０μ
秒），−１０Ｖ（パルス幅が１０μ秒）……の順に正負
の電圧を繰り返すものである。不揮発性メモリセルＭa1
の制御ゲートに負（−１０Ｖ）のパルスを繰り返し印加
すると、浮遊ゲートとドレイン間にトンネル電流が少し
ずつ流れて、閾値が十分に低い期待値にまで収束した時
点で、ソース・ドレイン間にチャネル電流が流れる。こ
のチャネル電流により、メモリセルのドレイン電圧（副
ビット線ＢＬsa1 の電位）が、閾値の期待値に対応する
レベルにまで低下し、浮遊ゲートとドレイン電極との間
にトンネル電流は流れなくなる。それ故、不揮発性メモ
リＭa1の閾値は低い値になり、不揮発性メモリＭb1の閾
値は高い値のままで変わらない。閾値が低い値である状
態がデータが書き込まれた状態（又は消去された状態）
である。他の不揮発性メモリセルＭa2では、副ビット線
ＢＬsa2 が接地電位であるため、浮遊ゲートとドレイン
電極との間にトンネル電流は流れない。不揮発性メモリ
セルＭb1，Ｍb2では、ワード線Ｗ2 が接地電位であるの
で、浮遊ゲートの電位は変化せず、やはり浮遊ゲートと
ドレイン電極との間にトンネル電流は流れない。それ
故、不揮発性メモリセルＭa1のみに対してデータの書き
込み又は消去を行うことができる。上記と同じ操作を他
の不揮発性メモリセルＭa2，Ｍb1，Ｍb2，…に適用すれ
ば、任意のメモリセルへの書き込み・消去が可能にな
る。
それぞれ５Ｖ及び接地電位にし、ソース線Ｓ1 を接地電
位にする。次いで、選択トランジスタＴra1 をオンにし
て、副ビット線ＢＬsa1 をフローティング状態にする。
これにより副ビット線ＢＬsa 1 及びこれに電気的に接続
する不揮発性メモリセルＭa1，Ｍa2，…のドレイン領域
が有する寄生容量及び別に付加した容量素子Ｃc1の総和
である容量素子Ｃa1を充電する。続いて、ワード線Ｗ2
を接地電位とし、ワード線Ｗ1 、従って不揮発性メモリ
セルＭa1の制御ゲートに、図７（ｃ）に示すような５Ｖ
と−１０Ｖとの間で振動するパルス信号を印加する。こ
のパルス信号は、５Ｖ（パルス幅が２０μ秒），−１０
Ｖ（パルス幅が１０μ秒），５Ｖ（パルス幅が２０μ
秒），−１０Ｖ（パルス幅が１０μ秒）……の順に正負
の電圧を繰り返すものである。不揮発性メモリセルＭa1
の制御ゲートに負（−１０Ｖ）のパルスを繰り返し印加
すると、浮遊ゲートとドレイン間にトンネル電流が少し
ずつ流れて、閾値が十分に低い期待値にまで収束した時
点で、ソース・ドレイン間にチャネル電流が流れる。こ
のチャネル電流により、メモリセルのドレイン電圧（副
ビット線ＢＬsa1 の電位）が、閾値の期待値に対応する
レベルにまで低下し、浮遊ゲートとドレイン電極との間
にトンネル電流は流れなくなる。それ故、不揮発性メモ
リＭa1の閾値は低い値になり、不揮発性メモリＭb1の閾
値は高い値のままで変わらない。閾値が低い値である状
態がデータが書き込まれた状態（又は消去された状態）
である。他の不揮発性メモリセルＭa2では、副ビット線
ＢＬsa2 が接地電位であるため、浮遊ゲートとドレイン
電極との間にトンネル電流は流れない。不揮発性メモリ
セルＭb1，Ｍb2では、ワード線Ｗ2 が接地電位であるの
で、浮遊ゲートの電位は変化せず、やはり浮遊ゲートと
ドレイン電極との間にトンネル電流は流れない。それ
故、不揮発性メモリセルＭa1のみに対してデータの書き
込み又は消去を行うことができる。上記と同じ操作を他
の不揮発性メモリセルＭa2，Ｍb1，Ｍb2，…に適用すれ
ば、任意のメモリセルへの書き込み・消去が可能にな
る。
【００７７】閾値電圧が２Ｖと低い不揮発性メモリＭa1
を対象として動作を説明する。先ず、閾値電圧が高い場
合と同様に、副ビット線ＢＬsa1 及びＢＬsb1 の電位を
それぞれ５Ｖ及び接地電位にして、ソース線Ｓ1 の電位
を接地電位とする。次いで、選択トランジスタＴra1 を
オンにして、副ビット線ＢＬsa1 をフローティング状態
にする。この結果キャパシタＣa1は充電される。続い
て、ワード線Ｗ2は接地電位とし、ワード線Ｗ1 に４Ｖ
と−１０Ｖとの間で振動するパルス信号を印加する。こ
のパルス信号は、４Ｖ（パルス幅が２０μ秒），−１０
Ｖ（パルス幅が１０μ秒），４Ｖ（パルス幅が２０μ
秒），−１０Ｖ（パルス幅が１０μ秒）…の順に正負電
圧を繰り返すものである。閾値の低い不揮発性メモリＭ
a1に、最初に正（４Ｖ）の電圧を印加すると、その直後
にソース電極とドレイン電極との間にチャネル電流が流
れ、ドレイン電圧が十分低下してしまう。それ故、以後
負の電圧（−１０Ｖ）を印加しても、浮遊ゲートとドレ
イン電極との間にトンネル電流は流れなくなる。このよ
うに、正の電圧を最初に印加すれば、既に低い閾値を有
する不揮発性メモリの浮遊ゲートから電荷を引き抜き過
ぎることがないので、過消去状態が発生することはな
い。特に閾値の異なる複数の不揮発性メモリセルを同時
に消去した場合であっても、正の電圧を最初に印加すれ
ば、特定のメモリセルだけ過消去状態になることはな
い。
を対象として動作を説明する。先ず、閾値電圧が高い場
合と同様に、副ビット線ＢＬsa1 及びＢＬsb1 の電位を
それぞれ５Ｖ及び接地電位にして、ソース線Ｓ1 の電位
を接地電位とする。次いで、選択トランジスタＴra1 を
オンにして、副ビット線ＢＬsa1 をフローティング状態
にする。この結果キャパシタＣa1は充電される。続い
て、ワード線Ｗ2は接地電位とし、ワード線Ｗ1 に４Ｖ
と−１０Ｖとの間で振動するパルス信号を印加する。こ
のパルス信号は、４Ｖ（パルス幅が２０μ秒），−１０
Ｖ（パルス幅が１０μ秒），４Ｖ（パルス幅が２０μ
秒），−１０Ｖ（パルス幅が１０μ秒）…の順に正負電
圧を繰り返すものである。閾値の低い不揮発性メモリＭ
a1に、最初に正（４Ｖ）の電圧を印加すると、その直後
にソース電極とドレイン電極との間にチャネル電流が流
れ、ドレイン電圧が十分低下してしまう。それ故、以後
負の電圧（−１０Ｖ）を印加しても、浮遊ゲートとドレ
イン電極との間にトンネル電流は流れなくなる。このよ
うに、正の電圧を最初に印加すれば、既に低い閾値を有
する不揮発性メモリの浮遊ゲートから電荷を引き抜き過
ぎることがないので、過消去状態が発生することはな
い。特に閾値の異なる複数の不揮発性メモリセルを同時
に消去した場合であっても、正の電圧を最初に印加すれ
ば、特定のメモリセルだけ過消去状態になることはな
い。
【００７８】尚、他の不揮発性メモリセルＭa2，Ｍb1，
Ｍb2，…は、浮遊ゲートとドレイン電極との間にトンネ
ル電流が流れる条件にない。従って、交流パルス法によ
れば、消去前に書き込みを行うことで閾値を揃えるとい
う従来の煩雑な手法を採用する必要はなく、簡易で汎用
的な不揮発性メモリセルの消去（又は書き込み）を行う
ことができる。特に、交流パルス法を適用する場合、ド
レイン電極の高電位化のための容量素子が必要になる
が、本発明に係る結合型不揮発性メモリセル及びこれを
内蔵する不揮発性記憶装置によれば、それ自体が内蔵す
る配線容量をその容量素子として用いているので、装置
を徒に複雑にすることなく、そのまま交流パルス法を適
用することができるという大きな長所がある。
Ｍb2，…は、浮遊ゲートとドレイン電極との間にトンネ
ル電流が流れる条件にない。従って、交流パルス法によ
れば、消去前に書き込みを行うことで閾値を揃えるとい
う従来の煩雑な手法を採用する必要はなく、簡易で汎用
的な不揮発性メモリセルの消去（又は書き込み）を行う
ことができる。特に、交流パルス法を適用する場合、ド
レイン電極の高電位化のための容量素子が必要になる
が、本発明に係る結合型不揮発性メモリセル及びこれを
内蔵する不揮発性記憶装置によれば、それ自体が内蔵す
る配線容量をその容量素子として用いているので、装置
を徒に複雑にすることなく、そのまま交流パルス法を適
用することができるという大きな長所がある。
【００７９】次に、結合型不揮発性メモリセルからなる
不揮発性記憶装置の動作について説明をする。以下の説
明では、任意の構成単位１ij（ｉ＝１，２，…ｍ；ｊ＝
１，２，…ｎ）が１個のＤＲＡＭセル部分Ｃ0*kij と１
個の浮遊ゲート型不揮発性メモリセルＭkij から構成さ
れる１個の結合型不揮発性メモリセルからなるものとす
る。ここでｋ＝１，２…ｌとする。構成単位１1j, １
2j, …１njは、ビット線ＢＬj を共有し、構成単位１
i1, １i2, …１inは、ワード線Ｗi を共有するものとす
る。不揮発性記憶装置の動作の各ステップの詳細は、記
述の夫々の対応箇所を参照するものとする。
不揮発性記憶装置の動作について説明をする。以下の説
明では、任意の構成単位１ij（ｉ＝１，２，…ｍ；ｊ＝
１，２，…ｎ）が１個のＤＲＡＭセル部分Ｃ0*kij と１
個の浮遊ゲート型不揮発性メモリセルＭkij から構成さ
れる１個の結合型不揮発性メモリセルからなるものとす
る。ここでｋ＝１，２…ｌとする。構成単位１1j, １
2j, …１njは、ビット線ＢＬj を共有し、構成単位１
i1, １i2, …１inは、ワード線Ｗi を共有するものとす
る。不揮発性記憶装置の動作の各ステップの詳細は、記
述の夫々の対応箇所を参照するものとする。
【００８０】構成単位１ijの初期状態は、Ｃ0*kij が放
電状態及びＭkij の閾値が高い値の状態としておく。Ｍ
kij が高い値の状態は、交流パルス方によりＭkij の閾
値を一旦低い値に調整した後、Ｍkij の浮遊ゲートに電
子を注入することにより実現する。この操作は、共通の
ワード線Ｗｉに接続するｍ個のセル（Ｍk1j ，
Ｍk2 j ，…Ｍkmj ）に対して一括して行うことができ
る。先ず、外部からＣ0*kij に書込みを行う。書き込み
の結果、Ｃ0*kij が充電されたならば、交流パルス法に
より転送してＭijの閾値を低い値にする。Ｃ0*kijが充
電されたならば、Ｍkij の閾値は高い値のままでよい。
次に、外部からＣ0* ( k+1) ij に書き込みを行う。書き
込みの結果、Ｃ0*( k+1) ij が充電されたならば、交流
パルス法により転送してＭ( k+1) ij の閾値を低い値に
する。Ｃ0*( k+1) ij が充電されたならば、Ｍ
( k+1) ij の閾値は高い値のままでよい。
電状態及びＭkij の閾値が高い値の状態としておく。Ｍ
kij が高い値の状態は、交流パルス方によりＭkij の閾
値を一旦低い値に調整した後、Ｍkij の浮遊ゲートに電
子を注入することにより実現する。この操作は、共通の
ワード線Ｗｉに接続するｍ個のセル（Ｍk1j ，
Ｍk2 j ，…Ｍkmj ）に対して一括して行うことができ
る。先ず、外部からＣ0*kij に書込みを行う。書き込み
の結果、Ｃ0*kij が充電されたならば、交流パルス法に
より転送してＭijの閾値を低い値にする。Ｃ0*kijが充
電されたならば、Ｍkij の閾値は高い値のままでよい。
次に、外部からＣ0* ( k+1) ij に書き込みを行う。書き
込みの結果、Ｃ0*( k+1) ij が充電されたならば、交流
パルス法により転送してＭ( k+1) ij の閾値を低い値に
する。Ｃ0*( k+1) ij が充電されたならば、Ｍ
( k+1) ij の閾値は高い値のままでよい。
【００８１】この操作を構成単位１ij内で繰り返し、ｌ
個のセル（Ｍ1ij,Ｍ2ij,…Ｍlij )に対して書き込みを
行う。このようにＭkij に書き込むべき情報を、Ｃ0*
kij に一旦蓄積した後に転送という形式で行うので、書
き込みの高速化を実現できる。特に、以上の操作は、ビ
ット操作は、ビット線を共有するｎ個の構成単位群（ｌ
1j, ｌ2j, …ｌnj )に対して、又、ワード線を共通する
ｍ個の構成単位群（ｌi1 , ｌi2, …ｌim )に対して、同
時に行うことができるので、書き込みを全体として更に
高速化することができる。ＤＲＡＭセル部分又は浮遊ゲ
ート型不揮発性メモリセル部分のデータの消去は、ワー
ド線を共有するｍ個の構成単位群（ｌ1i, ｌ2i, …ｌim
)に対して、一括して行うことができる。浮遊ゲート型
不揮発性メモリセル部分のデータの消去は交流パルス法
によるので、簡易、高速且つ制御性が高く、高精度であ
る。
個のセル（Ｍ1ij,Ｍ2ij,…Ｍlij )に対して書き込みを
行う。このようにＭkij に書き込むべき情報を、Ｃ0*
kij に一旦蓄積した後に転送という形式で行うので、書
き込みの高速化を実現できる。特に、以上の操作は、ビ
ット操作は、ビット線を共有するｎ個の構成単位群（ｌ
1j, ｌ2j, …ｌnj )に対して、又、ワード線を共通する
ｍ個の構成単位群（ｌi1 , ｌi2, …ｌim )に対して、同
時に行うことができるので、書き込みを全体として更に
高速化することができる。ＤＲＡＭセル部分又は浮遊ゲ
ート型不揮発性メモリセル部分のデータの消去は、ワー
ド線を共有するｍ個の構成単位群（ｌ1i, ｌ2i, …ｌim
)に対して、一括して行うことができる。浮遊ゲート型
不揮発性メモリセル部分のデータの消去は交流パルス法
によるので、簡易、高速且つ制御性が高く、高精度であ
る。
【００８２】無論、本発明に係る不揮発性記憶装置にお
けるビット線の構成は、上記の実施例に限定することな
く、通常のＤＲＡＭと同様に種々の構成を採用すること
ができる。代表的なものとし、フォールデッド・ビット
ライン（ Folded Bit Line）方式やプリチャージ・ビッ
トライン（Precharge Bit Line）方式が挙げられる。
けるビット線の構成は、上記の実施例に限定することな
く、通常のＤＲＡＭと同様に種々の構成を採用すること
ができる。代表的なものとし、フォールデッド・ビット
ライン（ Folded Bit Line）方式やプリチャージ・ビッ
トライン（Precharge Bit Line）方式が挙げられる。
【００８３】
【発明の効果】以上、本発明によれば、配線及びこれと
電気的に接続する部分が形成する寄生容量を容量素子と
する新しいＤＲＡＭ型記憶素子を提供することができ
る。又、本発明によれば、ぞのような新しいＤＲＡＭ型
憶素子と浮遊ゲート型不揮発性メモリセルとが結合して
構成される新しい結合型不揮発性メモリセルを提供する
ことができる。本発明に係るＤＲＡＭ型憶素子は、それ
を内蔵している本来の不揮発性記憶装置の動作とは独立
に機能しうる。従って、本発明に係る結合型不揮発性メ
モリセルにおける浮遊ゲート型不揮発性メモリセル部分
とＤＲＡＭセル部分とは独立に機能しうる。この為、本
発明に係る結合型不揮発性メモリセルによれば、ＤＲＡ
Ｍセル部分にデータの一時的蓄積を行い、事後に浮遊ゲ
ート不揮発性メモリセル部分に転送することができる。
それ故、大量のデータを短時間に不揮発性メモリに転送
させることができ、書き込み時間の短縮を図ることがで
きる。又、不揮発性記憶装置の内部に一時記憶手段であ
るＤＲＡＭ型記憶素子が組み込まれているので、周辺回
路の簡素化と小型化が可能になる。
電気的に接続する部分が形成する寄生容量を容量素子と
する新しいＤＲＡＭ型記憶素子を提供することができ
る。又、本発明によれば、ぞのような新しいＤＲＡＭ型
憶素子と浮遊ゲート型不揮発性メモリセルとが結合して
構成される新しい結合型不揮発性メモリセルを提供する
ことができる。本発明に係るＤＲＡＭ型憶素子は、それ
を内蔵している本来の不揮発性記憶装置の動作とは独立
に機能しうる。従って、本発明に係る結合型不揮発性メ
モリセルにおける浮遊ゲート型不揮発性メモリセル部分
とＤＲＡＭセル部分とは独立に機能しうる。この為、本
発明に係る結合型不揮発性メモリセルによれば、ＤＲＡ
Ｍセル部分にデータの一時的蓄積を行い、事後に浮遊ゲ
ート不揮発性メモリセル部分に転送することができる。
それ故、大量のデータを短時間に不揮発性メモリに転送
させることができ、書き込み時間の短縮を図ることがで
きる。又、不揮発性記憶装置の内部に一時記憶手段であ
るＤＲＡＭ型記憶素子が組み込まれているので、周辺回
路の簡素化と小型化が可能になる。
【００８４】本発明に係る結合型不揮発性メモリセル及
びこれを内蔵する不揮発性記憶装置によれば交流パルス
法を適用するに要する容量素子として、当該結合型不揮
発性メモリセル及び不揮発性記憶装置それ自体が内蔵す
る主としてビット線が有する寄生容量を用いている。そ
れ故、置を徒に複雑にすることなく、そのまま交流パル
ス法を適用することができる。併せてメモリセルの閾値
電圧の高精度な制御を簡易、汎用的且つ一括して行うこ
とができ、消去（又は書き込み）に要する時間を大幅に
短縮すると共に、信頼性の高い不揮発性記憶装置の動作
を実現できる。特に、その容量素子に一時的に蓄積され
るデータをリフレッシュする動作と浮遊ゲート型不揮発
性メモリセル部分への交流パルス法の適用を交互に行え
ば、交流パルス法による閾値の調整を精度良く行うこと
ができ、又、データの転送を適正化できる。
びこれを内蔵する不揮発性記憶装置によれば交流パルス
法を適用するに要する容量素子として、当該結合型不揮
発性メモリセル及び不揮発性記憶装置それ自体が内蔵す
る主としてビット線が有する寄生容量を用いている。そ
れ故、置を徒に複雑にすることなく、そのまま交流パル
ス法を適用することができる。併せてメモリセルの閾値
電圧の高精度な制御を簡易、汎用的且つ一括して行うこ
とができ、消去（又は書き込み）に要する時間を大幅に
短縮すると共に、信頼性の高い不揮発性記憶装置の動作
を実現できる。特に、その容量素子に一時的に蓄積され
るデータをリフレッシュする動作と浮遊ゲート型不揮発
性メモリセル部分への交流パルス法の適用を交互に行え
ば、交流パルス法による閾値の調整を精度良く行うこと
ができ、又、データの転送を適正化できる。
【図１】（ａ）は本発明の不揮発性記憶装置の一実施例
を説明する為の回路図であり、（ｂ）は要部回路図の等
価回路図、（ｃ）が要部回路図の他の等価回路図、
（ｄ）は回路動作を示す波形図である。
を説明する為の回路図であり、（ｂ）は要部回路図の等
価回路図、（ｃ）が要部回路図の他の等価回路図、
（ｄ）は回路動作を示す波形図である。
【図２】（ａ）は本発明の不揮発性記憶装置の他の実施
例の要部を示す回路図であり、（ｂ）は構成単位の等価
回路図、（ｃ）は構成単位の他の等価回路図、（ｄ）は
構成単位の他の等価回路図である。
例の要部を示す回路図であり、（ｂ）は構成単位の等価
回路図、（ｃ）は構成単位の他の等価回路図、（ｄ）は
構成単位の他の等価回路図である。
【図３】（ａ）は副ビット線に寄生容量の波形、（ｂ）
はワード線Ｗ’に印加される波形、（ｃ）は不揮発性メ
モリセルのゲートに印加されるパルス波形である。
はワード線Ｗ’に印加される波形、（ｃ）は不揮発性メ
モリセルのゲートに印加されるパルス波形である。
【図４】（ａ）は、本発明の不揮発性記憶装置の他の実
施例を示すブロック回路図、（ｂ）は構成単位の回路図
である。
施例を示すブロック回路図、（ｂ）は構成単位の回路図
である。
【図５】（ａ）は図４（ｂ）の構成単位の等価回路図、
（ｂ）は図４（ｂ）の構成単位の他の等価回路図であ
る。
（ｂ）は図４（ｂ）の構成単位の他の等価回路図であ
る。
【図６】本発明の不揮発性記憶装置の他の実施例を示す
ブロック回路図である。
ブロック回路図である。
【図７】（ａ）乃至（ｃ）は、不揮発性メモリセルの閾
値電圧の変化をを説明する為の波形図である。
値電圧の変化をを説明する為の波形図である。
【図８】不揮発性メモリセルの初期の閾値電圧と調整し
た閾値電圧との関係を示す図である。
た閾値電圧との関係を示す図である。
【図９】不揮発性メモリセルの初期の閾値電圧と調整し
た閾値電圧との関係を示す図である。
た閾値電圧との関係を示す図である。
【図１０】従来のデータの書き込み・読み出しを説明す
る為のブロック図である。
る為のブロック図である。
【図１１】（ａ），（ｂ）はフラッシュＥＥＰＲＯＭの
閾値電圧の頻度を示し、（ｃ）はＮＡＮＤ型ＥＥＰＲＯ
Ｍの閾値電圧の頻度を示し、（ｄ）はＵＶＥＰＲＯＭの
閾値電圧の頻度を示している。
閾値電圧の頻度を示し、（ｃ）はＮＡＮＤ型ＥＥＰＲＯ
Ｍの閾値電圧の頻度を示し、（ｄ）はＵＶＥＰＲＯＭの
閾値電圧の頻度を示している。
【図１２】（ａ）は従来の不揮発性メモリセルの閾値調
整方法を示す回路図、（ｂ）は従来の不揮発性メモリセ
ルの他の閾値調整方法を示す回路図である。
整方法を示す回路図、（ｂ）は従来の不揮発性メモリセ
ルの他の閾値調整方法を示す回路図である。
【符号の説明】 １，１a ，１b ，１11〜１nn 構成単位、ＤＲＡＭ型メ
モリセル、結合型メモリセル ２ センスアンプ ３ 周辺回路 ４ プリチャージ回路 ５ 制御回路 ６ 交流パルス信号発生回路 ＢＬ ビット線 ＢＬ1 ，ＢＬa1〜ＢＬan，ＢＬb1〜ＢＬbn 主ビット線 ＢＬs1，ＢＬsa1 ，ＢＬsb1 副ビット線 Ｃ0 ，Ｃ1 ，Ｃ2 ，Ｃa1，Ｃb1，Ｃc1，Ｃd1 キャパシ
タ Ｍ1 〜Ｍn ，Ｍa1〜Ｍan，Ｍb1〜Ｍbn 不揮発性メモリ
セル Ｓ1 ソース線 ＳＴ1 ，ＳＴ11〜ＳＴn1，ＳＴ12〜ＳＴn2 ゲート選択
線 Ｔr1，Ｔra1 ，Ｔrb1 選択トランジスタ Ｔrs1 ソース側トランジスタ Ｗ1 〜Ｗn ，Ｗ′ ワード線 Ｇ1 グランド線
モリセル、結合型メモリセル ２ センスアンプ ３ 周辺回路 ４ プリチャージ回路 ５ 制御回路 ６ 交流パルス信号発生回路 ＢＬ ビット線 ＢＬ1 ，ＢＬa1〜ＢＬan，ＢＬb1〜ＢＬbn 主ビット線 ＢＬs1，ＢＬsa1 ，ＢＬsb1 副ビット線 Ｃ0 ，Ｃ1 ，Ｃ2 ，Ｃa1，Ｃb1，Ｃc1，Ｃd1 キャパシ
タ Ｍ1 〜Ｍn ，Ｍa1〜Ｍan，Ｍb1〜Ｍbn 不揮発性メモリ
セル Ｓ1 ソース線 ＳＴ1 ，ＳＴ11〜ＳＴn1，ＳＴ12〜ＳＴn2 ゲート選択
線 Ｔr1，Ｔra1 ，Ｔrb1 選択トランジスタ Ｔrs1 ソース側トランジスタ Ｗ1 〜Ｗn ，Ｗ′ ワード線 Ｇ1 グランド線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/105 21/8247 29/788 29/792 7210−4Ｍ Ｈ０１Ｌ 27/10 ４４１ 29/78 ３７１
Claims (17)
- 【請求項１】 トランジスタと、該トランジスタが電気
的に接続する配線及び該配線に電気的に接続する部分が
有する寄生容量で構成されるキャパシタとで構成される
ことを特徴とする記憶素子。 - 【請求項２】 トランジスタとキャパシタで構成される
記憶素子と、該記憶素子の記憶ノードに電気的に接続
し、制御ゲート及び浮遊ゲートを備える不揮発性メモリ
セルと、を有することを特徴とする不揮発性メモリ。 - 【請求項３】 前記キャパシタは、配線及びそれに接続
する部分が有する寄生容量で構成されることを特徴とす
る請求項２に記載の不揮発性メモリ。 - 【請求項４】 制御ゲート及び浮遊ゲートを有するトラ
ンジスタを備える不揮発性メモリセルと、該不揮発性メ
モリセルが接続するビット線と、前記ビット線を選択す
る選択スイッチ素子と、前記ビット線及びこれに電気的
に接続する部分が有する寄生容量で構成される容量素子
と、を有することを特徴とする不揮発性記憶装置。 - 【請求項５】 前記制御ゲートに交流電圧を印加する手
段を有することを特徴とする請求項４に記載の不揮発性
記憶装置。 - 【請求項６】 前記ビット線に複数の前記不揮発性メモ
リセルを接続することを特徴とする請求項５に記載の不
揮発性記憶装置。 - 【請求項７】 不揮発性メモリセルの初期の閾値が４Ｖ
以上であることを特徴とする請求項５に記載の不揮発性
記憶装置。 - 【請求項８】 前記容量素子は、前記不揮発性メモリセ
ルと並列に前記ビット線に接続する容量素子を備えるこ
とを特徴とする請求項４に記載の不揮発性記憶装置。 - 【請求項９】 主ビット線と、制御ゲート及び浮遊ゲー
トを有するトランジスタを備える不揮発性メモリセル
と、該不揮発性メモリセルが接続する副ビット線と、前
記主ビット線と前記副ビット線とを接続する選択スイッ
チ素子と、前記副ビット線及びこれに電気的に接続する
部分が有する寄生容量で構成される容量素子と、前記選
択スイッチ素子と前記容量素子とからなる記憶素子と、
前記記憶素子に蓄積されたデータを前記不揮発性メモリ
セルに転送する転送手段と、を有することを特徴とする
不揮発性記憶装置。 - 【請求項１０】 前記容量素子に蓄積されたデータを維
持するリフレッシュ手段を有することを特徴とする請求
項９に記載の不揮発性記憶装置。 - 【請求項１１】 前記転送手段と前記リフレッシュ手段
とを交互に動作させる制御手段を有することを特徴とす
る請求項１０に記載の不揮発性記憶装置。 - 【請求項１２】 制御ゲート及び浮遊ゲートを備える不
揮発メモリセルが接続するビット線を有する不揮発性記
憶装置を用いた情報記憶方法において、 前記ビット線及びこれに電気的に接続する部分が有する
寄生容量で構成される記憶素子を用いてデータの記憶を
行うステップを有する不揮発性記憶装置を用いたことを
特徴とする情報記憶方法。 - 【請求項１３】 制御ゲート及び浮遊ゲートを有するト
ランジスタを備える不揮発性メモリセルと、該不揮発性
メモリセルが接続するビット線とを有する不揮発性記憶
装置を用いた情報記憶方法において、 前記ビット線を予め正電位にして、前記ビット線及びこ
れに電気的に接続する部分が有する寄生容量で構成され
る容量素子によるデータの蓄積を行うステップと、前記
不揮発性メモリセルの制御ゲートの電位を変化させて、
前記データを前記不揮発性メモリセルに転送するステッ
プと、を有する不揮発性記憶装置を用いたことを特徴と
する情報記憶方法。 - 【請求項１４】 制御ゲート及び浮遊ゲートを有するト
ランジスタを備える不揮発性メモリセルと、該不揮発性
メモリセルが接続するビット線とを有する不揮発性記憶
装置を用いた情報記憶方法において、 前記制御ゲートに交流電圧を印加するステップと、前記
ビット線及びこれに電気的に接続する部分が有する寄生
容量で構成される容量素子に蓄積されたデータを消去す
るステップと、を有する不揮発性記憶装置を用いたこと
を特徴とする情報記憶方法。 - 【請求項１５】 前記交流電圧の正のピーク電圧よりも
不揮発性メモリセルの初期の閾値の方が大きいことを特
徴とする請求項１４に記載の情報記憶方法。 - 【請求項１６】 前記交流電圧の負のピーク電圧が−１
０Ｖ以下であることを特徴とする請求項１４に記載の情
報記憶方法。 - 【請求項１７】 制御ゲート及び浮遊ゲートを有するト
ランジスタを備える不揮発性メモリセルと、該不揮発性
メモリセルが接続するビット線と、前記ビット線を選択
する選択スイッチ素子とを有する不揮発性記憶装置を用
いた情報記憶方法において、 前記ビット線及びこれに電気的に接続する部分が有する
寄生容量で構成される容量素子に蓄積されたデータをリ
フレッシュする動作を、前記データを前記不揮発性メモ
リセルに転送する動作とを重複することなく交互に行う
ことを特徴とする情報記憶方法。
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| US08/379,480 US5623442A (en) | 1993-07-13 | 1994-06-08 | Memory cells and memory devices with a storage capacitor of parasitic capacitance and information storing method using the same |
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|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6029641A (en) * | 1996-08-29 | 2000-02-29 | Honda Giken Kogyo Kabushiki Kaisha | Air-fuel ratio control system for internal combustion engines |
| JP2005353912A (ja) * | 2004-06-11 | 2005-12-22 | Renesas Technology Corp | 半導体記憶装置 |
| US6992928B2 (en) | 2002-04-11 | 2006-01-31 | Elpida Memory, Inc. | Semiconductor memory device with an improved memory cell structure and method of operating the same |
| WO2022059132A1 (ja) * | 2020-09-17 | 2022-03-24 | キオクシア株式会社 | 半導体記憶装置 |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960016486B1 (ko) * | 1993-08-31 | 1996-12-12 | 현대전자산업 주식회사 | 디램 캐패시터 및 그 제조방법 |
| US5677649A (en) * | 1994-08-17 | 1997-10-14 | Micron Technology, Inc. | Frequency-variable oscillator controlled high efficiency charge pump |
| US5808338A (en) * | 1994-11-11 | 1998-09-15 | Nkk Corporation | Nonvolatile semiconductor memory |
| KR0172282B1 (ko) * | 1995-08-10 | 1999-03-30 | 김주용 | 플래쉬 메모리 장치 |
| JP3299900B2 (ja) * | 1996-12-27 | 2002-07-08 | シャープ株式会社 | 不揮発性メモリ及びその動作方法 |
| US5841695A (en) * | 1997-05-29 | 1998-11-24 | Lsi Logic Corporation | Memory system using multiple storage mechanisms to enable storage and retrieval of more than two states in a memory cell |
| US6965123B1 (en) | 1997-07-29 | 2005-11-15 | Micron Technology, Inc. | Transistor with variable electron affinity gate and methods of fabrication and use |
| US7154153B1 (en) * | 1997-07-29 | 2006-12-26 | Micron Technology, Inc. | Memory device |
| US6794255B1 (en) | 1997-07-29 | 2004-09-21 | Micron Technology, Inc. | Carburized silicon gate insulators for integrated circuits |
| US6746893B1 (en) | 1997-07-29 | 2004-06-08 | Micron Technology, Inc. | Transistor with variable electron affinity gate and methods of fabrication and use |
| US6031263A (en) * | 1997-07-29 | 2000-02-29 | Micron Technology, Inc. | DEAPROM and transistor with gallium nitride or gallium aluminum nitride gate |
| US6936849B1 (en) | 1997-07-29 | 2005-08-30 | Micron Technology, Inc. | Silicon carbide gate transistor |
| US7196929B1 (en) | 1997-07-29 | 2007-03-27 | Micron Technology Inc | Method for operating a memory device having an amorphous silicon carbide gate insulator |
| JP3248468B2 (ja) * | 1997-10-30 | 2002-01-21 | 日本電気株式会社 | 半導体記憶装置 |
| US6133096A (en) * | 1998-12-10 | 2000-10-17 | Su; Hung-Der | Process for simultaneously fabricating a stack gate flash memory cell and salicided periphereral devices |
| US6215697B1 (en) * | 1999-01-14 | 2001-04-10 | Macronix International Co., Ltd. | Multi-level memory cell device and method for self-converged programming |
| JP3886673B2 (ja) * | 1999-08-06 | 2007-02-28 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| DE19960247B4 (de) | 1999-12-14 | 2005-09-08 | Infineon Technologies Ag | Datenspeicher und Verfahren |
| US6282118B1 (en) * | 2000-10-06 | 2001-08-28 | Macronix International Co. Ltd. | Nonvolatile semiconductor memory device |
| US6434048B1 (en) | 2001-07-20 | 2002-08-13 | Hewlett-Packard Company | Pulse train writing of worm storage device |
| US7177197B2 (en) * | 2001-09-17 | 2007-02-13 | Sandisk Corporation | Latched programming of memory and method |
| US6650563B2 (en) * | 2002-04-23 | 2003-11-18 | Broadcom Corporation | Compact and highly efficient DRAM cell |
| US7212446B2 (en) * | 2002-09-16 | 2007-05-01 | Impinj, Inc. | Counteracting overtunneling in nonvolatile memory cells using charge extraction control |
| US20050030827A1 (en) * | 2002-09-16 | 2005-02-10 | Impinj, Inc., A Delaware Corporation | PMOS memory cell |
| US7149118B2 (en) * | 2002-09-16 | 2006-12-12 | Impinj, Inc. | Method and apparatus for programming single-poly pFET-based nonvolatile memory cells |
| ITMI20022464A1 (it) * | 2002-11-20 | 2004-05-21 | Simicroelectronics S R L | Memoria a semiconduttore con dram incorporata |
| US6944042B2 (en) * | 2002-12-31 | 2005-09-13 | Texas Instruments Incorporated | Multiple bit memory cells and methods for reading non-volatile data |
| US7177199B2 (en) * | 2003-10-20 | 2007-02-13 | Sandisk Corporation | Behavior based programming of non-volatile memory |
| US7064973B2 (en) * | 2004-02-03 | 2006-06-20 | Klp International, Ltd. | Combination field programmable gate array allowing dynamic reprogrammability |
| US7283390B2 (en) | 2004-04-21 | 2007-10-16 | Impinj, Inc. | Hybrid non-volatile memory |
| US8111558B2 (en) * | 2004-05-05 | 2012-02-07 | Synopsys, Inc. | pFET nonvolatile memory |
| DE102004040752A1 (de) * | 2004-08-23 | 2006-03-02 | Infineon Technologies Ag | Integrierte Speicheranordnung auf der Basis resistiver Speicherzellen und Herstellungsverfahren dafür |
| US7158410B2 (en) * | 2004-08-27 | 2007-01-02 | Micron Technology, Inc. | Integrated DRAM-NVRAM multi-level memory |
| FR2890483A1 (fr) * | 2005-09-08 | 2007-03-09 | St Microelectronics Sa | Cellule memoire volatile remanente |
| US7301817B2 (en) * | 2005-10-27 | 2007-11-27 | Sandisk Corporation | Method for programming of multi-state non-volatile memory using smart verify |
| US7366022B2 (en) * | 2005-10-27 | 2008-04-29 | Sandisk Corporation | Apparatus for programming of multi-state non-volatile memory using smart verify |
| US8122307B1 (en) | 2006-08-15 | 2012-02-21 | Synopsys, Inc. | One time programmable memory test structures and methods |
| US7551482B2 (en) * | 2006-12-27 | 2009-06-23 | Sandisk Corporation | Method for programming with initial programming voltage based on trial |
| US7570520B2 (en) * | 2006-12-27 | 2009-08-04 | Sandisk Corporation | Non-volatile storage system with initial programming voltage based on trial |
| US7599224B2 (en) | 2007-07-03 | 2009-10-06 | Sandisk Corporation | Systems for coarse/fine program verification in non-volatile memory using different reference levels for improved sensing |
| US7508715B2 (en) | 2007-07-03 | 2009-03-24 | Sandisk Corporation | Coarse/fine program verification in non-volatile memory using different reference levels for improved sensing |
| US7894261B1 (en) | 2008-05-22 | 2011-02-22 | Synopsys, Inc. | PFET nonvolatile memory |
| US8050092B2 (en) * | 2009-05-29 | 2011-11-01 | Seagate Technology Llc | NAND flash memory with integrated bit line capacitance |
| US9111795B2 (en) | 2011-04-29 | 2015-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with capacitor connected to memory element through oxide semiconductor film |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US405778A (en) * | 1889-06-25 | Frame for illuminating-tiles | ||
| JPS5346621B2 (ja) * | 1974-10-21 | 1978-12-15 | ||
| US4282446A (en) * | 1979-10-01 | 1981-08-04 | Texas Instruments Incorporated | High density floating gate EPROM programmable by charge storage |
| EP0108681A3 (en) * | 1982-11-04 | 1986-10-15 | FAIRCHILD CAMERA & INSTRUMENT CORPORATION | Bit erasable electrically erasable programmable read only memory |
| JPS62266793A (ja) * | 1986-05-13 | 1987-11-19 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US4797856A (en) * | 1987-04-16 | 1989-01-10 | Intel Corporation | Self-limiting erase scheme for EEPROM |
| US5075888A (en) * | 1988-01-09 | 1991-12-24 | Sharp Kabushiki Kaisha | Semiconductor memory device having a volatile memory device and a non-volatile memory device |
| JPH02166764A (ja) * | 1988-12-20 | 1990-06-27 | Mitsubishi Electric Corp | 容量素子を有する半導体装置およびその製造方法 |
| JP2726503B2 (ja) * | 1989-08-09 | 1998-03-11 | 川崎製鉄株式会社 | 集積回路 |
| US5126808A (en) * | 1989-10-23 | 1992-06-30 | Advanced Micro Devices, Inc. | Flash EEPROM array with paged erase architecture |
| JP3099887B2 (ja) * | 1990-04-12 | 2000-10-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US5132935A (en) * | 1990-04-16 | 1992-07-21 | Ashmore Jr Benjamin H | Erasure of eeprom memory arrays to prevent over-erased cells |
| JP2754887B2 (ja) * | 1990-08-24 | 1998-05-20 | 三菱電機株式会社 | 不揮発性半導体記憶装置及びその書き込み・消去方法 |
| JPH05189988A (ja) * | 1992-01-10 | 1993-07-30 | Sharp Corp | 半導体記憶装置 |
| JPH05235368A (ja) * | 1992-02-19 | 1993-09-10 | Nec Corp | データ消去方法 |
| JP2541087B2 (ja) * | 1992-10-30 | 1996-10-09 | 日本電気株式会社 | 不揮発性半導体記憶装置のデ―タ消去方法 |
-
1994
- 1994-05-17 JP JP10271794A patent/JPH0778484A/ja active Pending
- 1994-06-08 US US08/379,480 patent/US5623442A/en not_active Expired - Fee Related
- 1994-06-08 DE DE4495101T patent/DE4495101T1/de not_active Withdrawn
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- 1994-06-08 GB GB9502723A patent/GB2285528B/en not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6029641A (en) * | 1996-08-29 | 2000-02-29 | Honda Giken Kogyo Kabushiki Kaisha | Air-fuel ratio control system for internal combustion engines |
| US6992928B2 (en) | 2002-04-11 | 2006-01-31 | Elpida Memory, Inc. | Semiconductor memory device with an improved memory cell structure and method of operating the same |
| JP2005353912A (ja) * | 2004-06-11 | 2005-12-22 | Renesas Technology Corp | 半導体記憶装置 |
| WO2022059132A1 (ja) * | 2020-09-17 | 2022-03-24 | キオクシア株式会社 | 半導体記憶装置 |
| TWI809478B (zh) * | 2020-09-17 | 2023-07-21 | 日商鎧俠股份有限公司 | 半導體記憶裝置 |
| TWI885396B (zh) * | 2020-09-17 | 2025-06-01 | 日商鎧俠股份有限公司 | 半導體記憶裝置 |
| US12575115B2 (en) | 2020-09-17 | 2026-03-10 | Kioxia Corporation | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9502723D0 (en) | 1995-03-29 |
| GB2285528A (en) | 1995-07-12 |
| US5623442A (en) | 1997-04-22 |
| GB2285528B (en) | 1997-08-06 |
| WO1995002884A1 (en) | 1995-01-26 |
| DE4495101T1 (de) | 1995-09-21 |
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| JP2005190582A (ja) | 半導体記憶装置 |
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