JPH05235662A - 定電流発生回路 - Google Patents
定電流発生回路Info
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- JPH05235662A JPH05235662A JP4031202A JP3120292A JPH05235662A JP H05235662 A JPH05235662 A JP H05235662A JP 4031202 A JP4031202 A JP 4031202A JP 3120292 A JP3120292 A JP 3120292A JP H05235662 A JPH05235662 A JP H05235662A
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- 230000005540 biological transmission Effects 0.000 abstract description 3
- 208000035871 PIK3CA-related overgrowth syndrome Diseases 0.000 abstract 5
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/265—Current mirrors using bipolar transistors only
-
- G—PHYSICS
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- G05F3/26—Current mirrors
- G05F3/267—Current mirrors using both bipolar and field-effect technology
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Abstract
(57)【要約】
【目的】ＰＭＯＳトランジスタで構成したカレントミラ
ー回路の入力電流と出力電流との間の電流伝達誤差を小
さくする。 【構成】定電流源１で定電流Ｉ0 を発生させ、カレント
ミラー回路２のダイオード接続されたＰＭＯＳトランジ
スタＴ2 のドレイン電圧Ｖ2 をそのしきい値電圧近傍に
設定する。このとき、ＰＭＯＳトランジスタＴ1 のゲー
ト電圧にもＰＭＯＳトランジスタＴ2 のゲート電圧が与
えられる。ＰＭＯＳトランジスタＴ1 のドレイン電極に
は、ＰＮＰ型バイポーラトランジスタＱ7 が接続されて
いるので、そのドレイン電圧Ｖ1 はＰＮＰ型バイポーラ
トランジスタＱ7 のベース電極に適当な電圧を印加する
ことにより、入力側のＰＭＯＳトランジスタＴ2 のドレ
イン電圧Ｖ2 に等しくすることができる。これにより、
入力電流Ｉ0 と出力電流Ｉ1とを等しくすることができ
る。
ー回路の入力電流と出力電流との間の電流伝達誤差を小
さくする。 【構成】定電流源１で定電流Ｉ0 を発生させ、カレント
ミラー回路２のダイオード接続されたＰＭＯＳトランジ
スタＴ2 のドレイン電圧Ｖ2 をそのしきい値電圧近傍に
設定する。このとき、ＰＭＯＳトランジスタＴ1 のゲー
ト電圧にもＰＭＯＳトランジスタＴ2 のゲート電圧が与
えられる。ＰＭＯＳトランジスタＴ1 のドレイン電極に
は、ＰＮＰ型バイポーラトランジスタＱ7 が接続されて
いるので、そのドレイン電圧Ｖ1 はＰＮＰ型バイポーラ
トランジスタＱ7 のベース電極に適当な電圧を印加する
ことにより、入力側のＰＭＯＳトランジスタＴ2 のドレ
イン電圧Ｖ2 に等しくすることができる。これにより、
入力電流Ｉ0 と出力電流Ｉ1とを等しくすることができ
る。
Description
【０００１】
【産業上の利用分野】本発明は定電流発生回路に関し、
特にカレントミラー回路を用いた定電流発生回路に関す
る。
特にカレントミラー回路を用いた定電流発生回路に関す
る。
【０００２】
【従来の技術】この種の従来の定電流発生回路には、例
えば、特開平１−３２１７０６号公報に示されたものが
ある。この回路は、図４に示されるように、定電流源
１，カレントミラー回路２および３並びにこれら２つの
カレントミラー回路２，３間に挿入された負荷素子Ｒ3
で構成される。定電流源１では、抵抗Ｒ2 に直列接続さ
れた３つのダイオードＤ1 〜Ｄ3 の一定の両端電圧が低
位電源端子５とＮＰＮ型バイポーラトランジスタＱ4 の
ベースとの間に与えられることにより、定電流Ｉ0を発
生している。定電流Ｉ0 の電流値はＮＰＮ型バイポーラ
トランジスタＱ4 のエミッタに接続された抵抗Ｒ1 によ
り調整できる。
えば、特開平１−３２１７０６号公報に示されたものが
ある。この回路は、図４に示されるように、定電流源
１，カレントミラー回路２および３並びにこれら２つの
カレントミラー回路２，３間に挿入された負荷素子Ｒ3
で構成される。定電流源１では、抵抗Ｒ2 に直列接続さ
れた３つのダイオードＤ1 〜Ｄ3 の一定の両端電圧が低
位電源端子５とＮＰＮ型バイポーラトランジスタＱ4 の
ベースとの間に与えられることにより、定電流Ｉ0を発
生している。定電流Ｉ0 の電流値はＮＰＮ型バイポーラ
トランジスタＱ4 のエミッタに接続された抵抗Ｒ1 によ
り調整できる。
【０００３】カレントミラー回路は、例えば、同一電源
に結線された入力および出力のトランジスタのゲート同
志を接続しまた入力トランジスタのゲートとドレインと
を接続することにより、入力トランジスタに所要電流を
流すに伴って出力トランジスタの電流を所定電流に制御
することを可能にするものである。図４におけるカレン
トミラー回路２は、ＰＭＯＳトランジスタＴ2 に流れる
電流Ｉ0 をＰＭＯＳトランジスタＴ1 に伝達し、このＰ
ＭＯＳトランジスタＴ1 により定電流Ｉ1 をＮＰＮ型バ
イポーラトランジスタＱ1 に供給する。この時、負荷素
子Ｒ3 はＰＭＯＳトランジスタＴ1 のドレイン電圧を補
正する役目をもつ。カレントミラー回路３はＮＰＮ型バ
イポーラトランジスタＱ1 に流れる電流Ｉ1 をＮＰＮ型
バイポーラトランジスタＱ2 に伝達し、このＮＰＮ型バ
イポーラトランジスタＱ2 のコレクタに定電流Ｉ2 を発
生する。
に結線された入力および出力のトランジスタのゲート同
志を接続しまた入力トランジスタのゲートとドレインと
を接続することにより、入力トランジスタに所要電流を
流すに伴って出力トランジスタの電流を所定電流に制御
することを可能にするものである。図４におけるカレン
トミラー回路２は、ＰＭＯＳトランジスタＴ2 に流れる
電流Ｉ0 をＰＭＯＳトランジスタＴ1 に伝達し、このＰ
ＭＯＳトランジスタＴ1 により定電流Ｉ1 をＮＰＮ型バ
イポーラトランジスタＱ1 に供給する。この時、負荷素
子Ｒ3 はＰＭＯＳトランジスタＴ1 のドレイン電圧を補
正する役目をもつ。カレントミラー回路３はＮＰＮ型バ
イポーラトランジスタＱ1 に流れる電流Ｉ1 をＮＰＮ型
バイポーラトランジスタＱ2 に伝達し、このＮＰＮ型バ
イポーラトランジスタＱ2 のコレクタに定電流Ｉ2 を発
生する。
【０００４】
【発明が解決しようとする課題】上述した従来の定電流
発生回路において、カレントミラー回路２を構成する２
つのＰＭＯＳトランジスタＴ1 ，Ｔ2 の飽和領域での電
流・電圧特性が傾きを持つ場合、ＰＭＯＳトランジスタ
Ｔ2 のドレイン電圧Ｖ2 がＰＭＯＳトランジスタＴ1 の
ドレイン電圧Ｖ1 とは異なる値となると、各ＰＭＯＳト
ランジスタを流れる電流が等しくならなくなるという問
題があった。
発生回路において、カレントミラー回路２を構成する２
つのＰＭＯＳトランジスタＴ1 ，Ｔ2 の飽和領域での電
流・電圧特性が傾きを持つ場合、ＰＭＯＳトランジスタ
Ｔ2 のドレイン電圧Ｖ2 がＰＭＯＳトランジスタＴ1 の
ドレイン電圧Ｖ1 とは異なる値となると、各ＰＭＯＳト
ランジスタを流れる電流が等しくならなくなるという問
題があった。
【０００５】
【課題を解決するための手段】本発明の定電流発生回路
は、Ｐチャネル型ＭＯＳ電界効果トランジスタで構成し
たカレントミラー回路の入力端に定電流源を接続し、こ
のカレントミラー回路の出力端に定電流出力を供給する
型の定電流発生回路において、上記カレントミラー回路
の出力端をＰＮＰ型バイポーラトランジスタのエミッタ
に接続し、このＰＮＰ型バイポーラトランジスタのコレ
クタから定電流を出力することを特徴としている。
は、Ｐチャネル型ＭＯＳ電界効果トランジスタで構成し
たカレントミラー回路の入力端に定電流源を接続し、こ
のカレントミラー回路の出力端に定電流出力を供給する
型の定電流発生回路において、上記カレントミラー回路
の出力端をＰＮＰ型バイポーラトランジスタのエミッタ
に接続し、このＰＮＰ型バイポーラトランジスタのコレ
クタから定電流を出力することを特徴としている。
【０００６】
【作用】カレントミラー回路の出力端の電圧を、ＰＮＰ
型バイポーラトランジスタのベースに適当な電圧を印加
してカレントミラー回路の入力端の電圧と等しくするこ
とにより、電流伝達誤差を小さくする。
型バイポーラトランジスタのベースに適当な電圧を印加
してカレントミラー回路の入力端の電圧と等しくするこ
とにより、電流伝達誤差を小さくする。
【０００７】
【実施例】次に本発明の最適な実施例について図面を参
照して説明する。図１は、本発明の第１の実施例の回路
図である。図１を参照すると本実施例は定電流源１，カ
レントミラー回路２，３及びＰＮＰ型バイポーラトラン
ジスタとＭＯＳトランジスタとからなるバイアス回路４
から構成されている。
照して説明する。図１は、本発明の第１の実施例の回路
図である。図１を参照すると本実施例は定電流源１，カ
レントミラー回路２，３及びＰＮＰ型バイポーラトラン
ジスタとＭＯＳトランジスタとからなるバイアス回路４
から構成されている。
【０００８】以下に本実施例の動作説明を行う。定電流
源１で定電流Ｉ0 が発生すると、カレントミラー回路２
のダイオード接続されたＰＭＯＳトランジスタＴ2 のド
レイン電圧Ｖ2 がしきい値電圧近傍に設定される。この
ときＰＭＯＳトランジスタＴ1 のゲート電圧にもＰＭＯ
ＳトランジスタＴ2 のゲート電圧が印加される。ＰＭＯ
ＳトランジスタＴ1 のドレイン電圧はＰＮＰ型バイポー
ラトランジスタＱ7 のエミッタ電圧により設定される
が、このとき、ＰＮＰ型バイポーラトランジスタＱ7 の
ベース電圧をＶ2 ＋ＶBE（但し、ＶBEはＰＮＰ型バイポ
ーラトランジスタＱ7 のベース・エミッタ間電圧）に設
定する。これにより、ＰＭＯＳトランジスタＴ1 のドレ
イン電圧Ｖ1 はＰＭＯＳトランジスタＴ2 のドレイン電
圧Ｖ2 と等しくなり、ＰＭＯＳトランジスタＴ2 を流れ
る電流Ｉ0 とＰＭＯＳトランジスタＴ1 を流れる電流Ｉ
1 とを等しくすることができる。例えば、本実施例で
は、電源電圧ＶEE（＝−４．５Ｖ）が±１０％変動して
も、電流伝達誤差（Ｉ1 −Ｉ0）／Ｉ0 ×１００（％）
は、２％以下であった。
源１で定電流Ｉ0 が発生すると、カレントミラー回路２
のダイオード接続されたＰＭＯＳトランジスタＴ2 のド
レイン電圧Ｖ2 がしきい値電圧近傍に設定される。この
ときＰＭＯＳトランジスタＴ1 のゲート電圧にもＰＭＯ
ＳトランジスタＴ2 のゲート電圧が印加される。ＰＭＯ
ＳトランジスタＴ1 のドレイン電圧はＰＮＰ型バイポー
ラトランジスタＱ7 のエミッタ電圧により設定される
が、このとき、ＰＮＰ型バイポーラトランジスタＱ7 の
ベース電圧をＶ2 ＋ＶBE（但し、ＶBEはＰＮＰ型バイポ
ーラトランジスタＱ7 のベース・エミッタ間電圧）に設
定する。これにより、ＰＭＯＳトランジスタＴ1 のドレ
イン電圧Ｖ1 はＰＭＯＳトランジスタＴ2 のドレイン電
圧Ｖ2 と等しくなり、ＰＭＯＳトランジスタＴ2 を流れ
る電流Ｉ0 とＰＭＯＳトランジスタＴ1 を流れる電流Ｉ
1 とを等しくすることができる。例えば、本実施例で
は、電源電圧ＶEE（＝−４．５Ｖ）が±１０％変動して
も、電流伝達誤差（Ｉ1 −Ｉ0）／Ｉ0 ×１００（％）
は、２％以下であった。
【０００９】図２は本発明の第２の実施例の回路図であ
る。本実施例は第１の実施例におけるカレントミラー回
路３をＮＰＮ型バイポーラトランジスタで構成したもの
であって、第１の実施例と同様の効果が得られる。
る。本実施例は第１の実施例におけるカレントミラー回
路３をＮＰＮ型バイポーラトランジスタで構成したもの
であって、第１の実施例と同様の効果が得られる。
【００１０】図３（ａ）は、本発明の第３の実施例の回
路図である。本実施例は、図１に示す第１の実施例にお
いて、バイアス回路４の構成を変えてＰＮＰ型バイポー
ラトランジスタＱ7 のベースバイアスに固定バイアスＶ
B を与える構成にしたものである。ＶB ＝Ｖ2 ＋ＶBEと
することで、第１の実施例と同様の効果を得ることがで
きる。
路図である。本実施例は、図１に示す第１の実施例にお
いて、バイアス回路４の構成を変えてＰＮＰ型バイポー
ラトランジスタＱ7 のベースバイアスに固定バイアスＶ
B を与える構成にしたものである。ＶB ＝Ｖ2 ＋ＶBEと
することで、第１の実施例と同様の効果を得ることがで
きる。
【００１１】更に、図３（ｂ）は本発明の第４の実施例
の回路図である。本実施例は、図３（ａ）に示す第３の
実施例において、カレントミラー回路２をＰＮＰ型バイ
ポーラトランジスタＱ8 ，Ｑ9 で構成したものであって
第３の実施例と同様の効果を得ることができる。
の回路図である。本実施例は、図３（ａ）に示す第３の
実施例において、カレントミラー回路２をＰＮＰ型バイ
ポーラトランジスタＱ8 ，Ｑ9 で構成したものであって
第３の実施例と同様の効果を得ることができる。
【００１２】
【発明の効果】以上説明したように、本発明は、カレン
トミラー回路の出力を、ＰＮＰ型バイポーラトランジス
タを介して取り出すようにしたことにより、カレントミ
ラー回路を構成する２つのＭＯＳトランジスタのドレイ
ン電圧を、電源電圧の変動に関らず同じくすることがで
き、入力電流と出力電流とを常に等しくすることができ
るという効果を有する。
トミラー回路の出力を、ＰＮＰ型バイポーラトランジス
タを介して取り出すようにしたことにより、カレントミ
ラー回路を構成する２つのＭＯＳトランジスタのドレイ
ン電圧を、電源電圧の変動に関らず同じくすることがで
き、入力電流と出力電流とを常に等しくすることができ
るという効果を有する。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】分図（ａ）は、本発明の第３の実施例の回路図
である。分図（ｂ）は、本発明の第４の実施例の回路図
である。
である。分図（ｂ）は、本発明の第４の実施例の回路図
である。
【図４】従来の定電流発生回路の一例の回路図である。
１ 定電流源 ２，３ カレントミラー回路 ４ バイアス回路 ５ 低位電源端子
Claims (1)
- 【請求項１】 Ｐチャネル型ＭＯＳ電界効果トランジス
タで構成したカレントミラー回路の入力端に定電流源を
接続し、このカレントミラー回路の出力端に定電流出力
を供給する型の定電流発生回路において、 上記カレントミラー回路の出力端をＰＮＰ型バイポーラ
トランジスタのエミッタに接続し、このＰＮＰ型バイポ
ーラトランジスタのコレクタから定電流を出力すること
を特徴とする定電流発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031202A JP2830578B2 (ja) | 1992-02-19 | 1992-02-19 | 定電流発生回路 |
| US08/021,750 US5349307A (en) | 1992-02-19 | 1993-02-19 | Constant current generation circuit of current mirror type having equal input and output currents |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031202A JP2830578B2 (ja) | 1992-02-19 | 1992-02-19 | 定電流発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235662A true JPH05235662A (ja) | 1993-09-10 |
| JP2830578B2 JP2830578B2 (ja) | 1998-12-02 |
Family
ID=12324834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4031202A Expired - Lifetime JP2830578B2 (ja) | 1992-02-19 | 1992-02-19 | 定電流発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5349307A (ja) |
| JP (1) | JP2830578B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3026353A1 (de) * | 1979-07-24 | 1981-02-12 | Finike Italiana Marposs | Messinstrument zur ueberpruefung von linearen abmessungen |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2669389B2 (ja) * | 1995-03-24 | 1997-10-27 | 日本電気株式会社 | 電圧電流変換回路 |
| EP0760555B9 (en) * | 1995-08-31 | 2005-05-04 | STMicroelectronics S.r.l. | Current generator circuit having a wide frequency response |
| US5847556A (en) * | 1997-12-18 | 1998-12-08 | Lucent Technologies Inc. | Precision current source |
| EP3772822A1 (en) * | 2019-08-05 | 2021-02-10 | Alder Optomechanical Corp. | Constant current driver device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63169719U (ja) * | 1987-04-21 | 1988-11-04 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4237414A (en) * | 1978-12-08 | 1980-12-02 | Motorola, Inc. | High impedance output current source |
| JPS6369306A (ja) * | 1986-09-11 | 1988-03-29 | Seikosha Co Ltd | 電流ミラ−回路 |
| JP2740650B2 (ja) * | 1988-06-24 | 1998-04-15 | 日本電信電話株式会社 | 定電流発生回路 |
-
1992
- 1992-02-19 JP JP4031202A patent/JP2830578B2/ja not_active Expired - Lifetime
-
1993
- 1993-02-19 US US08/021,750 patent/US5349307A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63169719U (ja) * | 1987-04-21 | 1988-11-04 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3026353A1 (de) * | 1979-07-24 | 1981-02-12 | Finike Italiana Marposs | Messinstrument zur ueberpruefung von linearen abmessungen |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2830578B2 (ja) | 1998-12-02 |
| US5349307A (en) | 1994-09-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980825 |