JPH05241532A - 液晶表示用メモリ - Google Patents

Abstract

(57)【要約】 【目的】 ８ビットで構成した液晶表示用メモリにおい
て、１アドレス１セグメント方式におけるメモリの利用
率を上げると共に、１アドレス２セグメント方式の３時
分割におけるプログラム処理を容易にして、プログラム
容量を低減する。 【構成】 表示用メモリ３０は、同一メモリに偶数アド
レス及び奇数アドレスの２つのアドレスをマッピングし
たメモリであり、上位４ビットに次番地の奇数アドレス
をマッピングしてある。表示用メモリ３０へアクセスす
るアドレスが偶数のときは、セレクタ１１が表示用メモ
リ３０の下位ニブルを選択してデータバス３に接続し、
８ビット単位でアクセスする。表示用メモリ３０へアク
セスするアドレスが奇数のときは、セレクタ１１が表示
用メモリ３０の上位ニブルを選択してデータバス３に接
続し、表示用メモリ３０の上位ニブルをアクセスする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示用メモリに関
し、特に液晶表示コントローラ及びドライバに制御され
同一メモリに２つのアドレスをマッピングしたメモリで
構成する液晶表示用メモリに関する。

【０００２】

【従来の技術】従来の液晶表示用メモリとしては、図
５，図６及び図７の概念図に示すような液晶表示用メモ
リがある。近年、液晶表示パネル（以下ＬＣＤパネルと
記す）は、様々な分野で利用されている。特に家電製品
を中心とする民生分野においては、比較的表示が簡単で
ある“日．”形ＬＣＤパネルが数多くみられる。
“日．”形ＬＣＤパネルの表示は、表示データを格納す
る表示用メモリと、この表示用メモリに基づいた画素の
点灯／非点灯を制御するセグメント信号と、画素の表示
パターンを制御するコモン信号により制御される。そし
て、コモン信号の所定のタイミングで表示用メモリから
表示用データを自動的に読み出し、読み出したデータに
基づいたセグメント信号とコモン信号とにより画素の点
灯／非点灯を制御する。

【０００３】更に、表示方法は、表示パターンにより２
時分割，３時分割，４時分割及びスタティックがある。
スタティックは、表示用メモリの１領域に１画素分のデ
ータを格納し、“日．”形を８本のセグメント信号によ
り１回で表示する方法である。２時分割は、表示用メモ
リの１領域に２画素分のデータを格納し、“日．”形を
４本のセグメント信号により２回に分けて表示する方法
である。３時分割は、表示用メモリの１領域に３画素分
（１つは２画素分）のデータを格納し、“日．”形を３
本のセグメント信号により３回に分けて表示する方法で
ある。４時分割は、表示用メモリの１領域に４画素分の
データを格納し、“日．”形を２本のセグメント信号に
より４回に分けて表示する方法である。

【０００４】従来、マイコンを利用した“日．”形ＬＣ
Ｄパネルの制御は、４ビットマイコンが中心であった。
図５は、従来の１アドレス１セグメント方式において、
４時分割表示における４ビットマイコンを用いた表示用
メモリとＬＣＤパネルとの対応の一例を示す概念図であ
る。図６は、従来の１アドレス１セグメント方式におい
て、３時分割表示における４ビットマイコンを用いた表
示用メモリとＬＣＤパネルとの対応の一例を示す概念図
である。図７は、従来の１アドレス１セグメント方式に
おいて、２時分割表示における４ビットマイコンを用い
た表示用メモリとＬＣＤパネルとの対応の一例を示す概
念図である。図８は、従来の１アドレス１セグメント方
式において、スタティック表示における４ビットマイコ
ンを用いた表示用メモリとＬＣＤパネルとの対応の一例
を示す概念図である。図５，図６，図７及び図８におい
て、マイコンは、表示用メモリに設定されたデータに基
づいてセグメント信号を生成し、このセグメント信号と
選択した表示パターンのコモン信号とでＬＣＤパネルの
表示の制御をする。表示用メモリは、１領域に最大４画
素分のデータが格納できればよいので４ビット構成で十
分である。このため、メモリを４ビット構成としている
４ビットマイコンでは、表示用メモリのアドレスとセグ
メント信号とが１対１に対応するため（以下、１アドレ
スに１セグメント信号を対応させることを１アドレス１
セグメント方式と記す）、各表示方法におけるメモリの
無駄を最小限にすることができる。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た従来の液晶表示用メモリでは、最近における処理の高
速化及び大容量化からＬＣＤパネルを８ビットマイコン
で制御したいという要求に応じるため８ビットマイコン
で制御しようとすると、メモリが８ビット構成となるた
め、従来の１アドレス１セグメント方式では図９，図１
０，図１１及び図１２に示すように４時分割方式にして
も表示用メモリの上位４ビットが無駄になってしまうと
いう問題点がある。図９は、従来の１アドレス１セグメ
ント方式において、４時分割表示における８ビットマイ
コンを用いた表示用メモリとＬＣＤパネルとの対応の一
例を示す概念図である。図１０は、従来の１アドレス１
セグメント方式において、３時分割表示における８ビッ
トマイコンを用いた表示用メモリとＬＣＤパネルとの対
応の一例を示す概念図である。図１１は、従来の１アド
レス１セグメント方式において、２時分割表示における
８ビットマイコンを用いた表示用メモリとＬＣＤパネル
との対応の一例を示す概念図である。図１２は、従来の
１アドレス１セグメント方式において、スタティック表
示における８ビットマイコンを用いた表示用メモリとＬ
ＣＤパネルとの対応の一例を示す概念図である。

【０００６】一方、表示用メモリが８ビットになると、
１セグメント信号を対して４ビットのデータを割り当て
ることから、図１３，図１４，図１５及び図１６に示す
ように２セグメント分のデータをマッピングすることが
できる（以下、１アドレスに２セグメント信号を対応さ
せることを１アドレス２セグメント方式と記す）。図１
３は、従来の１アドレス２セグメント方式において、４
時分割表示における８ビットマイコンを用いた表示用メ
モリとＬＣＤパネルとの対応の一例を示す概念図であ
る。図１４は、従来の１アドレス２セグメント方式にお
いて、３時分割表示における８ビットマイコンを用いた
表示用メモリとＬＣＤパネルとの対応の一例を示す概念
図である。図１５は、従来の１アドレス２セグメント方
式において、２時分割表示における８ビットマイコンを
用いた表示用メモリとＬＣＤパネルとの対応の一例を示
す概念図である。図１６は、従来の１アドレス２セグメ
ント方式において、スタティック表示における８ビット
マイコンを用いた表示用メモリとＬＣＤパネルとの対応
の一例を示す概念図である。しかし、３時分割表示の場
合は、上位ニブルデータを設定するときは下位ニブルデ
ータを壊さないように、下位ニブルデータを設定すると
きは上位ニブルデータを壊さないように処理することが
必要となり、１アドレス１セグメント方式に比べてプロ
グラム処理が複雑になる上、プログラム容量も増えてし
まうという問題点がある。

【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、８ビット単位で構成した液晶表示用メモリ
において、１アドレス１セグメント方式におけるメモリ
の利用率を上げることができて、かつ、１アドレス２セ
グメント方式の３時分割におけるプログラム処理を容易
にすることができてプログラム容量を減らすことができ
る液晶表示用メモリを提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明に係る液晶表示用
メモリは、アドレスバスと、データバスと、アドレスデ
コーダと、入出力バッファと、表示データを記憶するた
めの８ビット単位で構成される表示用メモリとを有する
液晶表示用メモリにおいて、アドレスデータの最下位ビ
ットの値に基づいて前記入出力バッファの下位ニブルを
前記表示用メモリの上位ニブルに接続するか前記表示用
メモリの下位ニブルに接続するかを選択するセレクタを
有することを特徴とする。

【０００９】

【作用】本発明に係る液晶表示用メモリにおいては、表
示用メモリは、表示データを８ビット単位で記憶して、
１つのメモリ領域における上位ニブル及び下位ニブルに
対応させて偶数アドレス及び奇数アドレスの２つのアド
レスをマッピングしたメモリであり、上位４ビットに次
番地の奇数アドレスをマッピングしてある。セレクタ
は、表示用メモリへアクセスするアドレスが偶数のとき
は、表示用メモリの下位ニブルをデータバスに接続し、
表示用メモリへアクセスするアドレスが奇数のときは、
表示用メモリの上位ニブルをデータバスに接続する。こ
れらにより、本発明に係る液晶表示用メモリは、１アド
レス１セグメント方式において、表示用メモリの上位ニ
ブルも利用できるようになるため、従来の表示用メモリ
に比べメモリ利用率を約２倍することができる。また、
１アドレス２セグメント方式の３時分割においても表示
用メモリを４ビット単位でアクセスすることができるの
で、上位ニブルのデータ及び下位ニブルのデータを破壊
しないため、プログラム処理を容易にすることができて
プログラム容量も減らすことができる。

【００１０】

【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。

【００１１】図１は、本発明の第１の実施例に係る液晶
表示用メモリを示すブロック図である。図１において、
アドレスバス１は、表示用メモリ３０のアドレスデータ
を供給する１６ビット幅のバスである。デコーダ１０
は、上位１５ビットと最下位ビットを“０”にしたアド
レスをデコードして、表示用メモリ３０におけるアクセ
スアドレスを出力する。表示用メモリ３０は、８ビット
構成のＲＡＭである。データバス２は、表示用メモリ３
０に対してアクセスするデータの下位ニブルを供給する
バスである。制御線２５は、アドレスデータの最下位ビ
ットを供給される。セレクタ１１は、制御線２５が
“０”のとき表示用メモリ３０の下位ニブルと入出力バ
ッファ１３との接続を選択し、制御線２５が“１”のと
き表示用メモリ３０の上位ニブルと入出力バッファ１３
との接続を選択するセレクタである。ＯＲゲート１４
は、データライト時において、入出力バッファ１２の動
作を許可又は禁止するゲートである。ＯＲゲート１５
は、データリード時において、入出力バッファ１２の動
作を許可又は禁止するゲートである。入出力バッファ１
２は、制御線２５上の信号と負論理ライト信号ＷＲ’と
の論理和が“０”のとき、データバス２のデータを表示
用メモリ３０へ出力し、制御線２５上の信号と負論理リ
ード信号ＲＤ’との論理和が“０”のとき、表示用メモ
リ３０から入力したデータをデータバス２へ出力する。
入出力バッファ１３は、負論理ライト信号ＷＲ’が
“０”のとき、データバス３上のデータを表示用メモリ
３０へ出力し、負論理リード信号ＲＤ’が“０”のと
き、表示用メモリ３０から入力したデータをデータバス
３へ出力する。セグメント信号２６は、表示用メモリ３
０に格納されたデータから生成され、ＬＣＤパネル４０
へ供給される信号である。コモン信号２７は、コモン信
号発生回路５０から生成され、ＬＣＤパネル４０へ供給
される信号である。ＬＣＤパネル４０は、“日．”形Ｌ
ＣＤパネルであり、セグメント信号２６及びコモン信号
２７により表示を制御される。コモン信号発生回路５０
は、ＬＣＤパネル４０へ供給されるコモン信号２７を生
成する回路である。

【００１２】図２は、図１に示す本第１の実施例に係る
液晶表示用メモリとセグメント信号との対応を示す概念
図である。図２に示すように、８ビットの各メモリに
は、偶数アドレスをマッピングし、更に上位ニブルに次
番地の奇数アドレスをマッピングする。即ち、上位ニブ
ルには、偶数アドレス及び奇数アドレスの２つのアドレ
スをマッピングする。ここで、偶数アドレスであるｎ番
地をアクセスするときは、ｎ番地に対応したセグメント
信号Ｓｍ，Ｓｍ+1により出力されるデータがアクセスさ
れる。奇数アドレスであるｎ＋１番地をアクセスすると
きは、ｎ番地の上位ニブルに対応したセグメント信号Ｓ
ｍ+1により出力されるデータがアクセスされる。

【００１３】これらのように、本第１の実施例に係る液
晶表示用メモリは、同一メモリに偶数アドレス及び奇数
アドレスの２つのアドレスをマッピングしたメモリにお
いて、上位４ビットに次番地の奇数アドレスをマッピン
グして、偶数アドレスのアクセス時には８ビット単位で
アクセスをし、奇数アドレスのアクセス時には１番地前
の偶数アドレスの上位４ビットに、４ビット単位でアク
セスする構成となっている。

【００１４】次に、上述の如く構成された本第１の実施
例に係る液晶表示用メモリの動作について説明する。

【００１５】先ず、偶数アドレスへの書き込み動作につ
いて説明する。一例として、表示用メモリ３０の先頭ア
ドレスを００００Ｈ番地として、００００Ｈ番地に５Ａ
Ｈを書き込む動作について説明する。アドレスバス１が
表示用メモリ３０への書き込みアドレス００００Ｈを出
力する。デコーダ１０は、上位１５ビット及び最下位ビ
ットを“０”にされたアドレスデータをデコードして、
表示用メモリ３０への書き込みアドレスとして００００
Ｈを出力する。一方、アドレスデータの最下位ビットは
“０”なので制御線２５上の信号は“０”となる。従っ
て、セレクタ１１は、表示用メモリ３０における０００
０Ｈ番地の下位ニブルと入出力バッファ１３との接続を
選択する。更に、制御線２５上の信号が“０”なのでＯ
Ｒゲート１４の一方の入力は“０”となり、負論理ライ
ト信号ＷＲ’が“０”になるとＯＲゲート１４の出力が
“０”となるので入出力バッファ１２の動作が許可され
る。また、入出力バッファ１３も負論理ライト信号Ｗ
Ｒ’が“０”となるので動作を許可される。従って、表
示用メモリ３０では、データバス２からデータとしての
５Ｈを００００Ｈ番地の上位ニブルへ書き込まれ、デー
タバス３からデータとしてのＡＨを００００Ｈ番地の下
位ニブルへ書き込まれる。

【００１６】次に、奇数アドレスへの書き込み動作につ
いて説明する。一例として、表示用メモリ３０の０００
５Ｈ番地に６９Ｈを書き込む動作について説明する。ア
ドレスバス１が表示用メモリ３０への書き込みアドレス
０００５Ｈを出力する。デコーダ１０は、上位１５ビッ
トにおける所定のビットと最下位ビットを“１”にされ
たアドレスデータをデコードして、表示用メモリ３０へ
の書き込みアドレスとして０００４Ｈを出力する。一
方、アドレスデータの最下位ビットは“１”なので制御
線２５上の信号は“１”となる。従って、セレクタ１１
は、表示用メモリ３０における０００４Ｈ番地の上位ニ
ブルと入出力バッファ１３との接続を選択する。更に、
制御線２５上の信号が“１”なのでＯＲゲート１４の一
方の入力は“１”となり、負論理ライト信号ＷＲ’が
“０”になってもＯＲゲート１４の出は“１”となるの
で、入出力バッファ１２の動作が禁止される。しかし、
入出力バッファ１３は、負論理ライト信号ＷＲ’が
“０”になれば動作を許可される。従って、表示用メモ
リ３０では、データバス２上にある上位データ６Ｈを無
視し、データバス３からデータとして９Ｈを０００４Ｈ
番地の上位ニブルへ書き込まれる。

【００１７】表示用メモリ３０に書き込まれたデータ
は、コモン信号発生回路５０の生成するコモン信号２７
に基づく変換タイミングでセグメント信号２６に変換さ
れ、表示用メモリ３０のアドレスに対応するＬＣＤパネ
ル４０の画素へ供給されて、点灯または非点灯動作をさ
せる。

【００１８】次に、偶数アドレスからの読み出し動作に
ついて説明する。一例として、書き込み時と同様に００
００Ｈ番地からデータを読み出す。表示用メモリ３０に
おける読み出しアドレスの選択方法は書き込み時と同様
である。アドレスデータの最下位ビットは“０”なので
制御線２５上の信号は“０”となり、セレクタ１１は、
表示用メモリ３０における００００Ｈ番地の下位ニブル
と入出力バッファ１３との接続を選択する。更に、制御
線２５上の信号が“０”なのでＯＲゲート１４の一方の
入力は“０”となり、負論理リード信号ＲＤ’が“０”
になるとＯＲゲート１４の出力が“０”となるので入出
力バッファ１２の動作が許可される。また、入出力バッ
ファ１３も負論理リード信号ＲＤ’が“０”となるので
動作を許可される。従って、表示用メモリ３０では、０
０００Ｈ番地の上位ニブルのデータをデータバス２へ出
力し、００００Ｈ番地の下位ニブルのデータをデータバ
ス３へ出力する。

【００１９】次に、奇数アドレスからの読み出し動作に
ついて説明する。一例として、書き込み時と同様に００
０５Ｈ番地からデータを読み出す。表示用メモリ３０に
おける読み出しアドレスの選択方法は書き込み時と同様
である。アドレスデータの最下位ビットは“１”なので
制御線２５上の信号は“１”となり、セレクタ１１は、
表示用メモリ３０における０００４Ｈ番地の上位ニブル
と入出力バッファ１３との接続を選択する。更に、制御
線２５上の信号が“１”なのでＯＲゲート１４の一方の
入力は“１”となり、負論理リード信号ＲＤ’が“０”
になってもＯＲゲート１４の出力は“１”であるので入
出力バッファ１２の動作が禁止される。しかし、入出力
バッファ１３は負論理リード信号ＲＤ’が“０”になれ
ば動作を許可される。従って、表示用メモリ３０では、
０００４Ｈ番地の上位ニブルのデータをデータバス３へ
出力する。

【００２０】これらのように、本第１の実施例に係る液
晶表示用メモリでは、表示用メモリの下位４ビットを使
用してアクセスをする１アドレス１セグメント方式を用
いる場合は、奇数アドレスを併用することでメモリの利
用率を上げることができる。また、１バイトに２セグメ
ント信号分のデータを設定する１アドレス２セグメント
方式を用いる場合は、偶数アドレスをアクセスすること
により対応することができる。更に、４ビット単位でア
クセスすることができるので、３時分割表示の場合でも
上位ニブルのデータ及び下位ニブルのデータを破壊しな
いため、プログラム処理を容易にすることができてプロ
グラム容量も減らすことができる。

【００２１】次に、本発明の第２の実施例について説明
する。

【００２２】図３は、本発明の第２の実施例に係る液晶
表示用メモリを示すブロック図である。図３において、
図１に示す第１の実施例に係る液晶表示用メモリと同一
な構成部分は、同一符号を付して説明を省略する。ま
た、図３において、図１に示す液晶表示用メモリに対し
て異なる構成部分は、デコーダ１０をデコーダ１７に変
更し、シフタ１６、４／８ビット切替えフラグ２０及び
ＡＮＤゲート１９を追加した部分である。デコーダ１７
は、最下位ビットも含めて１６ビットをデコードする。
４／８ビット切替えフラグ２０は、“０”のとき８ビッ
ト単位でアクセスを、“１”のとき４ビット単位でアク
セスをする。シフタ１６は、アドレスデータを右に１ビ
ットシフトする回路であり、４／８ビット切替えフラグ
２０が“０”のときは右シフト動作をせず、“１”のと
き右シフト動作をする。

【００２３】図４は、図３に示す液晶表示用メモリとセ
グメント信号との対応を示す概念図である。図４に示す
ように、８ビットモード選択時には、液晶表示用メモリ
を８ビットごとに１つのアドレスとしてマッピングし、
１つのアドレスに対して２つのセグメント信号が対応す
る。４ビットモード選択時には、液晶表示用メモリを８
ビットの上位ニブル及び下位ニブルごとに夫々１つのア
ドレスとしてマッピングし、１つのアドレスに対して１
つのセグメント信号が対応する。

【００２４】これらのように、本第２の実施例に係る液
晶表示用メモリは、４ビット単位でアクセスするか、又
は８ビット単位でアクセスするかによって液晶表示用メ
モリにおける８ビットに対するアドレスのマッピング方
法を変化させる。そして、８ビット単位でアクセスする
ときは、液晶表示用メモリを８ビットごとに１つのアド
レスとしてマッピングし、４ビット単位でアクセスする
ときは、液晶表示用メモリを８ビットの上位ニブル及び
下位ニブルごとに夫々１つのアドレスとして２つのアド
レスをマッピングする。４ビット単位でアクセスする
か、又は８ビット単位でアクセスするかの選択は、切替
えフラグによって行い４ビット単位及び８ビット単位の
両方でのアクセスが可能な構成となっている。

【００２５】次に、上述の如く構成された本第２の実施
例に係る液晶表示用メモリの動作について説明する。

【００２６】先ず、４ビットモードの書き込み動作につ
いて説明する。一例として、表示用メモリ３０の先頭ア
ドレスを００００Ｈ番地として、００００Ｈ番地に５
Ｈ，０００１Ｈ番地にＡＨを書き込む動作について説明
する。先ず、４／８ビット切替えフラグ２０を“１”に
する。４／８ビット切替えフラグ２０が“１”であるの
で、シフタ１６は、右にシフトすることが許可され、Ｏ
Ｒゲート１４及びＡＮＤゲート１９の一方の入力は共に
“１”となる。シフタ１６は、アドレスバス１からアド
レスデータ００００Ｈを入力して、右に１ビットシフト
する。この結果、デコーダ１７からは、表示用メモリ３
０のアクセスアドレス００００Ｈが出力する。ここで、
アドレスデータの最下位ビットは“０”であるから制御
線２５上の信号は“０”となり、ＡＮＤゲート１９の一
方の入力は“０”となるので、ＡＮＤゲート１９の出力
は“０”となる。従って、セレクタ１１は、表示用メモ
リ３０における下位ニブルと入出力バッファ１３との接
続を選択する。また、４／８ビット切替えフラグ２０が
“１”であるので、ＯＲゲート１４の出力が“１”とな
り、入出力バッファ１２の動作が禁止される。従って、
表示用メモリ３０では、００００Ｈ番地の下位ニブルに
対してＡＨが書き込まれる。

【００２７】そして、シフタ１６は、アドレスバス１か
らアドレスデータ００００Ｈを入力して、右に１ビット
だけシフトする。この結果、デコーダ１７からは、表示
用メモリ３０のアクセスアドレス００００Ｈが出力す
る。ここで、アドレスデータの最下位ビットは“１”で
あるから制御線２５上の信号は“１”となり、ＡＮＤゲ
ート１９の一方の入力は“１”となるので、ＡＮＤゲー
ト１９の出力は“１”となる。従って、セレクタ１１
は、表示用メモリ３０における上位ニブルと入出力バッ
ファ１２との接続を選択する。このとき、４／８ビット
切替えフラグ２０は“１”であるので、ＯＲゲート１４
の出力が“１”となり、入出力バッファ１２の動作は禁
止される。これらにより、表示用メモリ３０では、００
００Ｈ番地の上位ニブルにデータとして５Ｈが書き込ま
れる。

【００２８】４ビットモードの読み出し動作について
は、データの流れが書き込み動作と逆になる以外は同一
なので説明を省略する。

【００２９】次に、８ビットモードの書き込み動作につ
いて説明する。一例として、表示用メモリ３０の先頭ア
ドレスを００００Ｈ番地として、０００２Ｈ番地に５Ａ
Ｈを書き込む動作について説明する。先ず、４／８ビッ
ト切替えフラグ２０を“０”にする。４／８ビット切替
えフラグ２０が“０”であるので、シフタ１６は、右に
シフトすることが禁止され、ＯＲゲート１５及びＡＮＤ
ゲート１９の一方の入力は共に“０”となる。シフタ１
６は、アドレスバス１からアドレスデータ０００２Ｈを
入力するが、右にシフトすることが禁止されているため
０００２Ｈをデコーダ１７へ出力する。この結果、デコ
ーダ１７からは、表示用メモリ３０のアクセスアドレス
０００２Ｈが出力する。ここで、アドレスデータの最下
位ビットは“０”であるから制御線２５上の信号は
“０”となり、ＡＮＤゲート１９の一方の入力は“０”
となるので、ＡＮＤゲート１９の出力は“０”となる。
従って、セレクタ１１は、表示用メモリ３０における下
位ニブルと入出力バッファ１３との接続を選択する。ま
た、入出力バッファ１２は、表示用メモリ３０における
上位ニブルと接続されているので、表示用メモリ３０で
は０００２Ｈ番地に５ＡＨが書き込まれる。

【００３０】８ビットモードの読み出し動作について
は、データの流れが書き込み動作と逆になる以外は同一
なので説明を省略する。

【００３１】これらのように、本第２の実施例に係る液
晶表示用メモリでは、第１の実施例に係る液晶表示用メ
モリと同様に、１アドレス１セグメント方式を用いる場
合においても４ビットアクセスを選択することで下位ニ
ブルと上位ニブルとの両方を利用することができるた
め、メモリの利用率を上げることができる。また、表示
用メモリに対して８ビットでアクセスすることができる
ため、１セグメント２アドレス方式に対応することもで
きる。更に、４ビット単位でアクセスすることができる
ので、３時分割表示の場合でも上位ニブルのデータ及び
下位ニブルのデータを破壊しないため、プログラム処理
を容易にすることができてプログラム容量も減らすこと
ができる。将来、８時分割にも対応できるという効果も
ある。

【００３２】

【発明の効果】以上説明したように本発明に係る液晶表
示用メモリによれば、表示用メモリにおける１つの領域
に対して２つのアドレスをマッピングし、データバス上
のデータを表示用メモリの上位ニブルに接続するか又は
下位ニブルに接続するかを選択するセレクタを有するこ
とにより、１アドレス１セグメント方式において、上位
ニブルも利用できるようになるため、従来の表示用メモ
リに比べメモリ利用率を約２倍することができる。ま
た、１アドレス２セグメント方式の３時分割においても
４ビット単位でアクセスすることができるので、上位ニ
ブルのデータ及び下位ニブルのデータを破壊することが
ないため、プログラム処理を容易にすることができてプ
ログラム容量も減らすことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る液晶表示用メモリ
を示すブロック図である。

【図２】図１に示す液晶表示用メモリとセグメント信号
との対応を示す概念図である。

【図３】本発明の第２の実施例に係る液晶表示用メモリ
を示すブロック図である。

【図４】図３に示す液晶表示用メモリとセグメント信号
との対応を示す概念図である。

【図５】従来の１アドレス１セグメント方式において、
４時分割表示における４ビットマイコンを用いた表示用
メモリとＬＣＤパネルとの対応の一例を示す概念図であ
る。

【図６】従来の１アドレス１セグメント方式において、
３時分割表示における４ビットマイコンを用いた表示用
メモリとＬＣＤパネルとの対応の一例を示す概念図であ
る。

【図７】従来の１アドレス１セグメント方式において、
２時分割表示における４ビットマイコンを用いた表示用
メモリとＬＣＤパネルとの対応の一例を示す概念図であ
る。

【図８】従来の１アドレス１セグメント方式において、
スタティック表示における４ビットマイコンを用いた表
示用メモリとＬＣＤパネルとの対応の一例を示す概念図
である。

【図９】従来の１アドレス１セグメント方式において、
４時分割表示における８ビットマイコンを用いた表示用
メモリとＬＣＤパネルとの対応の一例を示す概念図であ
る。

【図１０】従来の１アドレス１セグメント方式におい
て、３時分割表示における８ビットマイコンを用いた表
示用メモリとＬＣＤパネルとの対応の一例を示す概念図
である。

【図１１】従来の１アドレス１セグメント方式におい
て、２時分割表示における８ビットマイコンを用いた表
示用メモリとＬＣＤパネルとの対応の一例を示す概念図
である。

【図１２】従来の１アドレス１セグメント方式におい
て、スタティック表示における８ビットマイコンを用い
た表示用メモリとＬＣＤパネルとの対応の一例を示す概
念図である。

【図１３】従来の１アドレス２セグメント方式におい
て、４時分割表示における８ビットマイコンを用いた表
示用メモリとＬＣＤパネルとの対応の一例を示す概念図
である。

【図１４】従来の１アドレス２セグメント方式におい
て、３時分割表示における８ビットマイコンを用いた表
示用メモリとＬＣＤパネルとの対応の一例を示す概念図
である。

【図１５】従来の１アドレス２セグメント方式におい
て、２時分割表示における８ビットマイコンを用いた表
示用メモリとＬＣＤパネルとの対応の一例を示す概念図
である。

【図１６】従来の１アドレス２セグメント方式におい
て、スタティック表示における８ビットマイコンを用い
た表示用メモリとＬＣＤパネルとの対応の一例を示す概
念図である。

【符号の説明】

１ ；アドレスバス ２，３ ；データバス １０ ；デコーダ １１ ；セレクタ １２，１３ ；入出力バッファ ２５ ；制御線 ３０ ；表示用メモリ ４０ ；ＬＣＤパネル

Claims (2)

【特許請求の範囲】
1. 【請求項１】 アドレスバスと、データバスと、アドレ
   スデコーダと、入出力バッファと、表示データを記憶す
   るための８ビット単位で構成される表示用メモリとを有
   する液晶表示用メモリにおいて、アドレスデータの最下
   位ビットの値に基づいて前記入出力バッファの下位ニブ
   ルを前記表示用メモリの上位ニブルに接続するか前記表
   示用メモリの下位ニブルに接続するかを選択するセレク
   タを有することを特徴とする液晶表示用メモリ。
2. 【請求項２】 前記入出力バッファを用いて４ビット単
   位でアクセスするか８ビット単位でアクセスするかを指
   定する選択手段と、この選択手段の指定により４ビット
   単位でアクセスするときにおいて前記表示用メモリに対
   するアクセスアドレスデータを１ビット右にシフトさせ
   るシフタとを有することを特徴とする請求項１に記載の
   液晶表示用メモリ。