JPH0118430B2

JPH0118430B2 -

Info

Publication number: JPH0118430B2
Application number: JP58138260A
Authority: JP
Inventors: Kenkichi Kubo
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1983-07-28
Filing date: 1983-07-28
Publication date: 1989-04-05
Also published as: JPS6029786A

Description

【発明の詳細な説明】

(a) 発明の技術分野本発明はデイスプレイ用画像メモリへのアクセ
スを制御するメモリ制御方式に関する。 (b) 従来技術と問題点ビツトマツプデイスプレイ装置はイメージデー
タが格納された表示メモリのメモリ位置（アドレ
ス）と、そのアドレスに格納されたイメージデー
タによる表示位置とは１対１に対応する。単色表
示の場合、表示メモリ内の或メモリ位置の信号が
「１」のとき、画面上の該メモリ位置に対応する
位置が輝点として表示される。表示メモリ（イメ
ージメモリ）が、例えば（256×256）ビツトで構
成されている場合、表示モリへのアクセスはバイ
ト（８ビツト）単位で行われる。殊に表示メモリ
が複数のメモリチツプで構成されるときに、この
ようなアクセスが行われる。しかし、このような
アクセス方法は方向性を有することになり、例え
ば水平方向へは１回のアクセスで８ビツト分アク
セスできるから効率がよいが、垂直方向への８ビ
ツト分のアクセスの際には、水平方向のアクセス
を８回行なう必要があり、アクセス回数が多くな
る欠点を生ずる。これを第１図によつて説明す
る。第１図は（256×256）ビツトの表示メモリを
有し、アクセスはバイト（８ビツト）単位で行わ
れ、図示の例ではアクセス単位B₀，B₁…B₃₁の順
で水平方向にアクセスしたのち、次に第２行のア
クセス単位B₃₂から水平方向にアクセスしてデー
タの読出しを行う方式を採用している。このアク
セス方式ではアクセス単位B₁のように８ビツト
の全部が信号「１」のとき、すなわち横罫線表示
のときには、この８ビツトの信号「１」を読出す
のにアクセス単位B₁指定の１回のアクセスで済
み、アクセス効率がよい。これに対し縦罫線表示
の場合、例えば図示の如くアクセス単位B₀，
B₃₂，B₁₂₈，B₂₅₆，B₅₁₂，B_1K，B_2Kの左端の各ビ
ツトアドレスに、信号「１」が書込まれていた場
合、この８個の信号を読出すためには、メモリへ
のアクセスをアクセス単位B₀，B₃₂，B₆₄…B_2Kま
でをインクリメントしながら８回繰返さねばなら
ない欠点があつた。 (c) 発明の目的本発明は上記の欠点を解決するためになされた
もので、表示メモリへのアクセス効率を向上する
メモリ制御方式の提供を目的とする。 (d) 発明の構成 D₀〜D_o-1なるｎビツトのデータバスを有する
処理装置と、J₀〜J_o-1なるｎビツトのメモリバス
を有し、縦横の行列に配置されるメモリ素子で構
築すると共に前記メモリバスを行または列毎に循
環的に切替えて各メモリ素子に接続した記憶部
と、該処理装置から出力した上記記憶部のアドレ
ス指定信号Ｘ，Ｙ内のそれぞれの下位ビツト部分
からなるビツトデータX′，Y′が入力されると共
にこのビツトデータX′，Y′のそれぞれのビツト
数を前記ｎを指定可能なビツト数で構成し、この
入力されたビツトデータX′，Y′に応じた切替制
御データSHを出力する切替制御部と、を備え、
該D₀〜D_o-1のデータバスと該J₀〜J_o-1のメモリバ
スとの接続を、前記切替制御データSHに基づい
て循環的に切替え接続したことを特徴とするメモ
リ制御方式である。 (c) 発明の実施例以下、本発明を図面によつて説明するが、説明
の都合上プロセツサ２からのデータバス数は８ビ
ツトに統一して行なう。第２図はメモリアクセス
の問題点を説明するブロツク図であり、第３図は
この問題点を解決する本発明の原理的な説明ブロ
ツク図である。第２図ａに示す如く、表示用のメ
モリ１とプロセサ２とは０，１，２，…，６，７
で現わす８本のデータバス３によつて結ばれてい
る。なおメモリ１はｍ行、ｎ列のブロツクに分け
られ、１つのブロツクは８×８ビツトの枡目から
なり、アクセスは水平または垂直方向への８ビツ
ト単位で行なわれるものとする。このようなメモ
リ１の場合、８本のデータバス３（D₀，D₁，…，
D₇）は第２図ｂに示すように８×８ビツトの各
行毎に列（水平）方向へD₀，D₁，…，D₇の順で
結合されている。なお、8m＋０〜8m＋７はブロ
ツク内行アドレス、8n＋０〜8n＋７はブロツク
内の列アドレスである。この結合はメモリ内にお
いても同様である。このように結合されたメモリ
１に対して、プロセサ２から垂直方向の１「列」
分に８ビツト単位でアクセスすると、メモリ１の
同一「列」上の各アドレスにはデータバス３の同
一のビツトが割当てられている（例えば行アドレ
ス8m＋０〜8m＋７の「列」アドレス8n＋０に
は、データバス３のビツトD₀が割当てられてい
る）ので、アクセスする「列」を例えば第０ビツ
ト「列」とすると、第０ビツト「列」の８ビツト
全部にはデータバスのD₀から供給される同一の
信号が現れてしまう。そこで、第０ビツト「列」
の第１行目〜第８行目の各々に対してデータバス
のD₀乃至D₇によつて供給される信号を夫々表示
するためには、メモリ１の水平方向へ８ビツト単
位でアクセスを８回行ない、その都度バスD₀が
供給する信号をD₁，D₂，…D₇が供給していた信
号と入れ換えながら行アドレスをインクリメント
する手間暇を掛けざるを得ない。そこで本発明
は、第３図ａに示す如く、メモリ１とプロセサ２
との間にメモリ制御部４を設け、メモリ１の水平
方向にアクセスする場合には、データバス３側か
らみてメモリ１は第３図ｂに示すように水平方向
にデータバス３の各ビツトを順に結合となさし
め、これに対しメモリ１の垂直方向にアクセスす
る場合には、メモリ１は第３図ｃに示すように垂
直方向にデータバス３の各ビツトを順に結合とな
さしめれば、メモリ１に対する水平／垂直両方向
のアクセス効率が向上する。これは第３図ａにお
けるメモリ制御部４がデータバス３とメモリバス
６の接続切替を行なう事で実現できる。この切替
方法を説明するのが第４図であり、図中のアルフ
アベツト「Ａ」〜「Ｈ」はデータバス３のD₀，
D₁，…，D₇を切替えて接続されるメモリバス６
対応のビツトを示している。第４図で明らかなよ
うにブロツク内アドレスの第１行（横方向，8m
＋０）の各項は「A′」〜「Ｈ」であり、次の第
２行の8m＋１の各項は「Ｂ」〜「Ａ」というよ
うに、（8m＋０）行から（8m＋７）行までアル
フアベツトが１つシフトされた形となつている。
これはメモリバスが行毎に１つずつシフトされて
接続されることを示すものであるが、詳細は後述
する。第３図ａに示したメモリ１内の接続を第４
図に示す接続にしておくことにより、水平／垂
直、何れの方向にアクセスするときにも、メモリ
バスのビツト割当がダブルことがない。第３図ａ
におけるメモリ制御部４によるアクセス制御を、
第５図によつて説明する。第５図におけるメモリ１とシフト制御部５と
は、メモリバス６によつて結ばれ、シフト制御部
５とプロセサ２とは、データバス３によつて結ば
れている。シフト制御部５は第６図に示す如くセ
レクタS₁〜S₈で構成され、その出力端子Ａ〜Ｈは
メモモリバス６に結ばれている。そして各セレク
タS₁〜S₈には、第５図における加算回路７からの
シフト信号SHが供給される。またセレクタS₁の
各入力端子I₀〜I₇には図示のようにデータバス
D₀，D₇，D₆，D₅，D₄，D₃，D₂，D₁が接続され、
またセレクタS₂の入力端子I₀〜I₇にデータバス
D₁，D₀，D₇，D₆，D₅，D₄，D₃，D₂というよう
に１つズレた形で接続される。従つてセレクタS₈
の入力端子I₀〜I₇には、データバスD₇，D₆，D₅，
D₄，D₃，D₂，D₁，D₀が結ばれている。このよう
なセレクタS₁〜S₇にシフト信号SHが供給され、
その値が「０」のとき、セレクタS₁の出力端子Ａ
はデータバスD₀に接続され、セレクタS₂の出力
端子ＢはデータバスD₁に接続される。以下、セ
レクタS₈まで同様の選択接続が行われ、セレクタ
S₈においては、出力端子ＨはデータバスD₇に接
続される。シフト信号SHの値が「０」から「７」
までに変化したとき、セレクタS₁〜S₈の各出力端
子Ａ〜ＨとデータバスD₀〜D₇とは次表に示す対
応で選択接続される。

【表】シフト信号SHは加算回路７から出力されるが、
これはプロセサ２から発せられるメモリ１のビツ
ト位置を示す横軸座標データX₀〜X₇の下位３ビ
ツトX₀，X₁及びX₂と、同じくメモリ１のビツト
位置を示す縦軸座標データY₀〜Y₇の下位３ビツ
トY₀〜Y₁及びY₂のそれぞれを加算することより
得られる。第５図におけるメモリ部１の記憶容量は（256
×256）ビツト、すなわち65，536ビツトである
が、これを（１ビツト×1024語）のメモリチツプ
64個で構成せしめる。このメモリチツプ（64個）
は、第７図に示した如く（８×８）のマトリクス
状に配設し、この各メモリチツプには、第６図に
示す各セレクタS₁〜S₈の出力端子Ａ〜Ｈからの信
号が、第４図に示すような左上から右下へ掛かる
対角項に対称な接続関係で供給される。なおメモ
リチツプ（64個）に対しては、第７図に示すよう
にチツプ番号（「０」〜「63」）を付ける。このメ
モリチツプ（64個）は、第５図のチツプ選択回路
９及び選択バス１０によつて選択される。またア
ドレスデコーダ１１からのアドレス信号Ｑ及びタ
イミング発生回路１２からの読出／書込信号Ｒ／
Ｗは、64個のメモリチツプに共通に供給される。
アドレスデコーダ１１は、メモリチツプ（１ビツ
ト×1024語）の中から１語を選択する回路であ
る。このアドレスデコーダ１１は、プロセサ２か
らの横軸座標データX₃〜X₇及び縦軸座標データ
Y₃〜Y₇の値について、Y₃〜Y₇を上位５ビツトと
し、横軸座標データX₃〜X₇を下位５ビツトとす
る10ビツトによつて、各メモリチツプの1024語中
の１語を選択するアドレス信号Ｑを出力する。な
おこのアドレスデコーダ１１がメモリチツプに内
蔵されている場合には、上記の横軸座標データ
X₃〜X₇及び縦軸座標データY₃〜Y₇はメモリに対
するアドレス信号端子に供給される。第５図におけるタイミング発生回路１２は、プ
ロセサ２からの指令（読出／書込信号Ｒ／Ｗ）に
より作動し、タイミング信号Ｔを出力する。また
方向レジスタ１３はプロセサ２からの方向指定信
号Ｐを記憶するレジスタであり、方向指定信号Ｐ
は、メモリ１の横軸方向又は縦軸方向の選択を指
定する信号である。第５図におけるチツプ選択回路９は、64個のメ
モリチツプを個別に指定するチツプセレクト信号
CS₀〜CS₆₃を発生する回路であるが、これは第８
図に示すように、固定記憶部（64ビツト×128語）
14及びゲート回路１５で構成される。固定記憶部
１４には、第５図におけるプロセサ２からの横軸
座標データX₀〜X₂，縦軸座標データY₀〜Y₂及び
方向指定信号Ｐが入力され、ゲート回路１５はタ
イミング信号Ｔによりその出力（チツプセレクト
信号CS₀〜CS₆₃）の制御が行われる。固定記憶部
１４の内容は次の通りである。〔X₀〜X₂の値をｍ、Y₀〜Y₂の値をｎとする。但し、Ｏ≦ｍ≦７，Ｏ≦ｎ≦７〕また、その動作は次の通りである。 (1) 方向信号Ｐが水平（「０」）のとき縦軸座標データY₀〜Y₂によつて定まる（8n
＋ｉ）のチツプセレクト信号CSに対応するメ
モリ位置に信号「１」を記憶させる（但し、ｉ
＝０〜７）。例えば縦軸座標データのY₀〜Y₂の
値が「３」（すなわちｎ＝３）のとき、第７図
に示したメモリチツプ番号「24」〜「31」に対
応するメモリ（ビツト）位置を、信号「１」と
する。 (2) 方向信号Ｐが垂直（「１」）のとき横軸座標データX₀〜X₂の値によつて定まる
8i＋ｍのCS信号に対応するメモリ位置に信号
「１」を記憶させる（但し、ｉ＝０〜７）。例え
ば横軸座標データX₀〜X₂の値が「６」のとき、
第７図に示したメモリチツプ番号「６」，「14」，
「22」，「30」，「38」，「46」，「54」及び「62」に
対応する３メモリ（ビツト）位置に、信号
「１」を記憶させる。以上は第５図における各回路の詳細な説明であ
つたが、次に第５図の回動作を説明する。メモリ
１のビツトアドレスで横軸の値がビツトアドレス
「６」及び縦軸座標の値がビツトアドレス「８」
のモリ位置（メモリ１の第７列第９行目のビツト
位置）から垂直方向へ８ビツト分の書込みの場合
を例とする。横軸座標データX₀〜X₂による値が
「６」、またX₃〜X₇による値は「０」、一方縦軸座
標データY₀〜Y₂による値は「０」、またY₃〜Y₇
による値は「１」であり、方向信号Ｐの値は
「１」である（すなわち垂直）。加算回路７により
（X₀〜X₂）＋（Y₀〜Y₂）の加算が行われ、シフト
信号SHの値は「６」となる。従つてシフト制御
部５において６ビツト分のシフトが行われ、例え
ば第６図に示したセレクタS₁において、その出力
端子ＡにはデータバスD₂、またセレクタS₂の出
力端子ＢにはデータバスD₃というように接続が
行われる。一方、アドレスデコーダ１１による出
力Ｑは、X₃〜X₇（00000）の５ビツトを下位ビツ
トに、Y₃〜Y₇（00001）を上位ビツトとする10ビ
ツトパターン（0000100000）に構成し、この２進
数パターンは10進数表現で“32”となるから、
“33”番目のブロツク即ちメモリ１上の８×８＝
64ビツトを１ブロツクとして区画したときの第２
行第１列目に該当するブロツクが選択される。ま
た、チツプ選択回路９には方向指定信号Ｐとして
「垂直」が与えられ、又横軸座標データX₀〜X₂に
よる値は「６」且つ縦軸座標データY₀〜Y₂によ
る値は「０」なので、メモリ１のチツプ番号
「６」が指定されることになり、この位置から垂
直方向の「14」，「22」，「30」，「38」，「46」，「
54」
及び「62」なるメモリチツプが選択される。そし
て上記チツプ番号「６」乃至「62」に対応するメ
モリバスの「Ｇ」，「Ｈ」，「Ａ」，〜「Ｆ」にはデ
ータバスD₀，D₁，…，D₇がその順で接続されて
いるから、読出／書込信号Ｒ／Ｗによりデータの
書込動作が指定され、タイミング信号ＴがONと
なると同時に上記番号のメモリチツプへの書込み
が一度のタイミングで行われる。第９図はメモリチツプにおけるメモリバス６
（Ａ，Ｂ，Ｃ…，Ｈ）の接続状態を示している。
チツプセレクト端子には第５図に図示のチツプ選
択回路９からの選択信号が入力され、第５図に図
示のアドレスデコーダ１１からのアドレス信号Ｑ
およびタイミング発生回路１２からの「Ｒ／Ｗ」
信号はすべてのメモリチツプに対し同じ信号が入
力される。 (f) 発明の効果以上のように本発明は、画像データが格納され
た表示メモリにおいて、該画像データの読出／書
込時において、そのアクセスを縦または横いずれ
の方向に行なつても、アクセスされるメモリのア
ドレス位置に対応してデータバスの接続が行われ
るので、表示メモリへのアクセス効率を向上しう
る利点を有する。

【図面の簡単な説明】

第１図は表示メモリの構成図、第２図はメモリ
アクセスを説明するブロツク図、第３図は本発明
の原理を説明するブロツク図、第４図は表示メモ
リの接続構成図、第５図は本発明の一実施例を説
明するブロツク図、第６図は第５図におけるシフ
ト制御部５の詳細なブロツク図、第７図は第５図
におけるメモリ１のメモリチツプの番地割当てを
示すブロツク図、第８図は第５図におけるチツプ
選択回路９の詳細なブロツク図、第９図はメモリ
チツプ間の接続を示すブロツク図であり、図中に
用いた符号は次の通りである。１は表示メモリ、２はプロセツサ、３はデータ
バス、４はメモリ制御部、５はシフト制御部、６
はメモリバス、７は加算回路、８はアドレスバ
ス、９はチツプ選択回路、１０は選択バス、１１
はアドレスデコーダ、１２はタイミング発生回
路、１３は方向レジスタ、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，
Ｆ，Ｇ，Ｈはセレクタの出力端子、B₀，B₁，
B₃₁，B₃₂，B₆₄，B₁₂₈，B₂₅₆，B₅₁₂，B_1K，B_2Kは
アクセス単位、CS₀，CS₆₃はチツプセレクト信
号、D₀，D₁，D₂，D₃，D₄，D₅，D₆，D₇はデー
タバス、I₀，I₁，I₂，I₃，I₄，I₅，I₆，I₇はセレク
タの入力端子、Ｐは方向指定信号、Ｑはアドレス
信号、Ｒ／Ｗは読出／書込信号、SHはシフト信
号、Ｔはタイミング信号、X₀，X₂，X₃，X₇は横
軸座標データ、Y₀，Y₂，Y₃，Y₇は縦軸座標デー
タを示す。

Claims

【特許請求の範囲】１ D₀〜D_o-1なるｎビツトのデータバスを有す
る処理装置と、 J₀〜J_o-1なるｎビツトのメモリバスを有し、縦
横の行列に配置されるメモリ素子で構築すると共
に前記メモリバスを行または列毎に循環的に切替
えて各メモリ素子に接続した記憶部と、該処理装置から出力した上記記憶部のアドレス
指定信号Ｘ，Ｙ内のそれぞれの下位ビツト部分か
らなるビツトデータX′，Y′が入力されると共に
このビツトデータX′，Y′のそれぞれのビツト数
を前記ｎを指定可能なビツト数で構成し、この入
力されたビツトデータX′，Y′に応じた切替制御
データSHを出力する切替制御部と、を備え、前記D₀〜D_o-1のデータバスと前記J₀〜J_o-1のメ
モリバスとの接続を、前記切替制御データSHに
基づいて循環的に切替え接続したことを特徴とす
るメモリ制御方式。