JPH04342294A - ダブルバッファ制御方式 - Google Patents

ダブルバッファ制御方式

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Publication number
JPH04342294A
JPH04342294A JP3114232A JP11423291A JPH04342294A JP H04342294 A JPH04342294 A JP H04342294A JP 3114232 A JP3114232 A JP 3114232A JP 11423291 A JP11423291 A JP 11423291A JP H04342294 A JPH04342294 A JP H04342294A
Authority
JP
Japan
Prior art keywords
display
memory
display memory
double buffer
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3114232A
Other languages
English (en)
Inventor
Shinji Aihara
相原　真二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH04342294A publication Critical patent/JPH04342294A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ダブルバッファ制御方
式に関し、特にダブルバッファ表示可能なビットマップ
ディスプレイ装置のダブルバッファ制御方式に関する。
【０００２】
【従来の技術】従来のダブルバッファ制御方式は、２つ
の表示メモリを使用したダブルバッファ表示時において
、片一方の表示メモリを使用して表示装置に表示してい
る場合、もう片方の表示メモリに描画データを入力する
ことが可能である。
【０００３】
【発明が解決しようとする課題】上述した従来のダブル
バッファ制御方式は、表示中の表示メモリと描画可能な
表示メモリのアドレスが異っているので、上位のソフト
ウェアが現在どちらの表示メモリが表示されており、ど
ちらへの描画が可能かを意識して描画を行わなければな
らないので、この制御のためにプログラムが複雑化し、
またオーバーヘッドのために性能が低下するという問題
点がある。
【０００４】
【課題を解決するための手段】本発明のダブルバッファ
制御方式は、２つの表示メモリと、描画する前記表示メ
モリを選択する値を設定するダブルバッファ切替手段と
、前記ダブルバッファ切替手段の出力と表示メモリアド
レスとからアクセスする前記表示メモリを決定するアド
レスデコード手段と、前記表示する表示メモリと描画デ
ータを格納する描画メモリとのアドレスを同一として前
記アドレスデコード手段の出力によりアクセスする表示
メモリを決定するメモリ制御手段とを有している。
【０００５】
【実施例】本発明について図面を参照して説明する。図
１は、本発明の一実施例のブロック図である。同実施例
は、ＣＰＵ１と、ＣＰＵ１と接続しているバス９と、２
つの表示メモリ７，８と、表示メモリ７，８の入出力デ
ータを保持してバス９に入出力するデータレジスタ６と
、ＣＰＵ１がバス９を介して出力したアドレスを保持し
て表示メモリ７，８に出力するアドレスレジスタ５と、
描画する表示メモリ７，８を選択する値を保持するダブ
ルバッファ切替レジスタ２と、ダブルバッファ切替レジ
スタ２の出力とＣＰＵ１によりアクセスされた表示メモ
リアドレスとからアクセスする表示メモリ７，８を決定
するアドレスデコーダ部３と、表示する表示メモリと描
画データを格納する描画メモリとのアドレスを同一とし
てアドレスデコーダ部３の出力によりアクセスする表示
メモリ７，８を決定するメモリ制御部４とから構成され
ている。メモリ制御部４は、表示メモリ７，８を同一メ
モリアドレス空間にマッピングしている。
【０００６】次に、同実施例の動作を説明する。表示メ
モリ７に格納されている描画データが表示装置（図示せ
ず）に表示されている場合、ダブルバッファ切替レジス
タ２に「表示メモリ８への描画データの格納」を示す値
を設定する。アドレスデコーダ部３は、ダブルバッファ
切替レジスタ２の出力とＣＰＵ１によりアクセスされた
表示メモリアドレスとをデコードしメモリ制御部４に出
力する。メモリ制御部４は、非表示状態の表示メモリ８
の表示メモリ７と同じアドレスに描画データを格納する
。
【０００７】なお、ダブルバッファ切替レジスタ２に設
定する値を変更することにより、表示メモリ８の描画デ
ータが表示されている時に、表示メモリ７に描画データ
を格納することが可能である。
【０００８】また、表示メモリ７，８のどちらかに格納
されている描画データが表示装置に表示されている時に
、表示メモリ７，８の両方に描画データを格納すること
も可能である。
【０００９】
【発明の効果】以上説明したように本発明は、ダブルバ
ッファ切替レジスタを設定して複数の表示メモリのどれ
が表示中であっても同一アドレスで非表示中の表示メモ
リにアクセス可能とすることにより、上位のソフトウェ
アが現在どちらの表示メモリが表示されており、どちら
への描画が可能か意識して描画を行う必要がなく、プロ
グラムが単純化し、またオーバーヘッドもなくなり性能
が向上できるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック図である。
【符号の説明】
１　　　　ＣＰＵ ２　　　　ダブルバッファ切替レジスタ３　　　　アド
レスデコーダ部 ４　　　　メモリ制御部 ５　　　　アドレスレジスタ ６　　　　データレジスタ ７，８　　　　表示メモリ ９　　　　バス

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】　　２つの表示メモリと、描画する前記表
    示メモリを選択する値を設定するダブルバッファ切替手
    段と、前記ダブルバッファ切替手段の出力と表示メモリ
    アドレスとからアクセスする前記表示メモリを決定する
    アドレスデコード手段と、前記表示する表示メモリと描
    画データを格納する描画メモリとのアドレスを同一とし
    て前記アドレスデコード手段の出力によりアクセスする
    表示メモリを決定するメモリ制御手段とを有することを
    特徴とするダブルバッファ制御方式。
  2. 【請求項２】　　前記メモリ制御手段は、前記表示メモ
    リを同一メモリアドレス空間にマッピングし、前記表示
    メモリへのアクセスの際に、前記表示メモリのどちらか
    一方または両方同時にアクセスすることが可能なことを
    特徴とする請求項１記載のダブルバッファ制御方式。
  3. 【請求項３】　　ダブルバッファ切替手段が、ダブルバ
    ッファ切替レジスタであることを特徴とする請求項１ま
    たは２記載のダブルバッファ制御方式。
JP3114232A 1991-05-20 1991-05-20 ダブルバッファ制御方式 Pending JPH04342294A (ja)

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JP3114232A JPH04342294A (ja) 1991-05-20 1991-05-20 ダブルバッファ制御方式

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JPH04342294A true JPH04342294A (ja) 1992-11-27

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008048763A (ja) * 2006-08-22 2008-03-06 Daiman:Kk 遊技機
JP2008079753A (ja) * 2006-09-27 2008-04-10 Daiman:Kk 遊技機

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008048763A (ja) * 2006-08-22 2008-03-06 Daiman:Kk 遊技機
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