JPH05241555A - 文字表示装置 - Google Patents
文字表示装置Info
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- JPH05241555A JPH05241555A JP4043927A JP4392792A JPH05241555A JP H05241555 A JPH05241555 A JP H05241555A JP 4043927 A JP4043927 A JP 4043927A JP 4392792 A JP4392792 A JP 4392792A JP H05241555 A JPH05241555 A JP H05241555A
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- Japan
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- address
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】 文字ＲＯＭからＶＲＡＭへの文字データの転
送を高速に行う文字表示装置の提供を目的とする。 【構成】 上記目的はＣＰＵ処理とハードウェア処理に
より達成される。即ち、ＣＰＵ処理では、ハードウェア
レジスタに対して、ＶＲＡＭアドレスデータと文字コー
ドを出力して処理を終了する（ステップＳ２，Ｓ３）。
ハードウェアレジスタは前記情報をＣＰＵから受信する
と、タイミング信号発生回路を起動し（ステップＳ１
１）、アドレス変換部で文字コードを文字ＲＯＭ上のア
ドレスに変換（ステップ１２）した後、タイミング発生
回路の管理下でＶＲＡＭアドレスバスとＶＲＡＭデータ
バスに夫々所定時間アドレスと文字データを出力する
（ステップＳ１３，Ｓ１４）。上記動作を１文字分繰り
返してハードウェア処理を終了する。
送を高速に行う文字表示装置の提供を目的とする。 【構成】 上記目的はＣＰＵ処理とハードウェア処理に
より達成される。即ち、ＣＰＵ処理では、ハードウェア
レジスタに対して、ＶＲＡＭアドレスデータと文字コー
ドを出力して処理を終了する（ステップＳ２，Ｓ３）。
ハードウェアレジスタは前記情報をＣＰＵから受信する
と、タイミング信号発生回路を起動し（ステップＳ１
１）、アドレス変換部で文字コードを文字ＲＯＭ上のア
ドレスに変換（ステップ１２）した後、タイミング発生
回路の管理下でＶＲＡＭアドレスバスとＶＲＡＭデータ
バスに夫々所定時間アドレスと文字データを出力する
（ステップＳ１３，Ｓ１４）。上記動作を１文字分繰り
返してハードウェア処理を終了する。
Description
【０００１】
【産業上の利用分野】本発明は、文字データの高速描画
を可能にする文字表示装置に関する。
を可能にする文字表示装置に関する。
【０００２】
【従来の技術】従来の、例えば仮名・漢字変換を行うワ
ープロ等においては、キーボード１により順次入力され
ていく仮名入力を、文節変換，複文節変換等により漢字
まじり文に変換し、これを表示するようにしている。す
なわち、図４に示すようにキーボード１により入力さ
れ、処理装置（以下、ＣＰＵと称する）内部で仮名・漢
字変換された漢字まじり文の、１文字分毎のデータをＣ
ＰＵ２内の判定部で判定し、該判定部からの指示にした
がって、文字コードによりアドレス変換部３をアクセス
し、アドレス変換部３において文字ＲＯＭ４内の指定の
文字の列アドレスと行アドレスに変換し、アドレス変換
部３において文字ＲＯＭ４の行アドレスをカウントアッ
プする毎に列アドレスの行データがＣＰＵ２に読み込ま
れる。従って例えば文字が１６×１６ドットで表されて
いる場合には、アドレス変換部３は１６回文字ＲＯＭ４
をアクセスし、ＣＰＵ２には１６回分のデータが読み込
まれ、データが読み込まれる都度ＣＰＵ２は表示する表
示器上の位置に対応したビデオＲＡＭ（以下、ＶＲＡＭ
と称する）５の所定位置をアクセスし、該データをＶＲ
ＡＭ５上に送出する。
ープロ等においては、キーボード１により順次入力され
ていく仮名入力を、文節変換，複文節変換等により漢字
まじり文に変換し、これを表示するようにしている。す
なわち、図４に示すようにキーボード１により入力さ
れ、処理装置（以下、ＣＰＵと称する）内部で仮名・漢
字変換された漢字まじり文の、１文字分毎のデータをＣ
ＰＵ２内の判定部で判定し、該判定部からの指示にした
がって、文字コードによりアドレス変換部３をアクセス
し、アドレス変換部３において文字ＲＯＭ４内の指定の
文字の列アドレスと行アドレスに変換し、アドレス変換
部３において文字ＲＯＭ４の行アドレスをカウントアッ
プする毎に列アドレスの行データがＣＰＵ２に読み込ま
れる。従って例えば文字が１６×１６ドットで表されて
いる場合には、アドレス変換部３は１６回文字ＲＯＭ４
をアクセスし、ＣＰＵ２には１６回分のデータが読み込
まれ、データが読み込まれる都度ＣＰＵ２は表示する表
示器上の位置に対応したビデオＲＡＭ（以下、ＶＲＡＭ
と称する）５の所定位置をアクセスし、該データをＶＲ
ＡＭ５上に送出する。
【０００３】したがって、図５に示すように、ＣＰＵ２
は例えば１６×１６ドットで表される文字をＶＲＡＭ５
へ転送するのにリード／ライトで少なくとも３２回転送
を行うことになる。
は例えば１６×１６ドットで表される文字をＶＲＡＭ５
へ転送するのにリード／ライトで少なくとも３２回転送
を行うことになる。
【０００４】
【発明が解決しようとする課題】しかしながら、最近は
ＣＲＴディスプレイ等の表示装置の画面は高精細とな
り、一画面に表示する文字の数も以前に比べ大量となっ
てきている。このため、上記従来技術のように、データ
転送をすべてＣＰＵを介する方法ではＣＰＵ処理に時間
をとられ、文字の表示が遅くなるという未解決の課題が
あった。
ＣＲＴディスプレイ等の表示装置の画面は高精細とな
り、一画面に表示する文字の数も以前に比べ大量となっ
てきている。このため、上記従来技術のように、データ
転送をすべてＣＰＵを介する方法ではＣＰＵ処理に時間
をとられ、文字の表示が遅くなるという未解決の課題が
あった。
【０００５】そこで、この発明は、上記従来の未解決の
課題に着目してなされたものであり、ＣＰＵは一度、文
字コードとＶＲＡＭのアドレスを送出すれば、以降該文
字については、ＣＰＵは関与することなく、ハードウェ
ア処理で文字ＲＯＭからＶＲＡＭへデータを転送する文
字表示装置を提供することを目的としている。
課題に着目してなされたものであり、ＣＰＵは一度、文
字コードとＶＲＡＭのアドレスを送出すれば、以降該文
字については、ＣＰＵは関与することなく、ハードウェ
ア処理で文字ＲＯＭからＶＲＡＭへデータを転送する文
字表示装置を提供することを目的としている。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る文字表示装置は、処理装置で文字コー
ド及びビデオＲＡＭ上の指定アドレスを指定することに
より、ｎ×ｍドット構成の文字データを格納する文字Ｒ
ＯＭから行毎にドットデータを読出して、ビデオＲＡＭ
上の指定アドレスに文字表示を行う文字表示装置におい
て、前記処理装置からの文字コードを前記文字ＲＯＭ上
の指定アドレスに変換して前記文字ＲＯＭをアクセスす
るアドレス変換手段と、前記処理装置からのビデオＲＡ
Ｍ上の指定アドレスを保持し、これに基づき前記ビデオ
ＲＡＭの行アドレスを指定するアドレス指定手段と、前
記文字ＲＯＭから読出された行データを直接ビデオＲＡ
Ｍに送出するデータバスと、前記アドレス変換手段及び
アドレス指定手段の行アドレスを所定時間毎に最終行ま
で順次更新するアドレス更新手段とを備えたことを特徴
としている。
に、本発明に係る文字表示装置は、処理装置で文字コー
ド及びビデオＲＡＭ上の指定アドレスを指定することに
より、ｎ×ｍドット構成の文字データを格納する文字Ｒ
ＯＭから行毎にドットデータを読出して、ビデオＲＡＭ
上の指定アドレスに文字表示を行う文字表示装置におい
て、前記処理装置からの文字コードを前記文字ＲＯＭ上
の指定アドレスに変換して前記文字ＲＯＭをアクセスす
るアドレス変換手段と、前記処理装置からのビデオＲＡ
Ｍ上の指定アドレスを保持し、これに基づき前記ビデオ
ＲＡＭの行アドレスを指定するアドレス指定手段と、前
記文字ＲＯＭから読出された行データを直接ビデオＲＡ
Ｍに送出するデータバスと、前記アドレス変換手段及び
アドレス指定手段の行アドレスを所定時間毎に最終行ま
で順次更新するアドレス更新手段とを備えたことを特徴
としている。
【０００７】
【作用】本発明においては、ＣＰＵは、ＶＲＡＭ上の指
定アドレスと文字ＲＯＭ上の文字コードの情報をハード
ウェアレジスタに出力するだけであり、以降はＣＰＵ処
理とは関係なく、アドレス変換手段がＣＰＵから受信し
た文字コードを文字ＲＯＭ上の指定文字アドレスに変換
し、アドレス更新手段が文字ＲＯＭ内の指定された文字
をＶＲＡＭ上の指定位置に構成するので、１文字につき
すべての行アドレスの文字データをＣＰＵを介すること
なく、前記ＶＲＡＭ上の指定アドレスに直接構成するこ
とができる。
定アドレスと文字ＲＯＭ上の文字コードの情報をハード
ウェアレジスタに出力するだけであり、以降はＣＰＵ処
理とは関係なく、アドレス変換手段がＣＰＵから受信し
た文字コードを文字ＲＯＭ上の指定文字アドレスに変換
し、アドレス更新手段が文字ＲＯＭ内の指定された文字
をＶＲＡＭ上の指定位置に構成するので、１文字につき
すべての行アドレスの文字データをＣＰＵを介すること
なく、前記ＶＲＡＭ上の指定アドレスに直接構成するこ
とができる。
【０００８】
【実施例】以下に、本発明の実施例を図面に基づいて説
明する。図１は、本発明の一実施例を示す概略構成図で
ある。図１において、キーボード１により入力され、Ｃ
ＰＵ内部で仮名・漢字変換された漢字まじり文の、１文
字分毎のデータをＣＰＵ２内の判定部で判定し、該判定
部からの指示にしたがって、ＣＰＵ２はＶＲＡＭ５上の
所定先頭アドレスと所定文字コードの情報をハードウェ
アレジスタ６ａ，６ｂに出力する。以上がＣＰＵ２の処
理であり、該情報をハードウェアレジスタ６ａ，６ｂが
受信すると、ハードウェアレジスタ６ａ，６ｂはＣＰＵ
２の処理と関係無く、タイミング信号発生回路７を起動
し、以降の１文字分の情報転送の所要時間管理と情報転
送数の管理を行う。
明する。図１は、本発明の一実施例を示す概略構成図で
ある。図１において、キーボード１により入力され、Ｃ
ＰＵ内部で仮名・漢字変換された漢字まじり文の、１文
字分毎のデータをＣＰＵ２内の判定部で判定し、該判定
部からの指示にしたがって、ＣＰＵ２はＶＲＡＭ５上の
所定先頭アドレスと所定文字コードの情報をハードウェ
アレジスタ６ａ，６ｂに出力する。以上がＣＰＵ２の処
理であり、該情報をハードウェアレジスタ６ａ，６ｂが
受信すると、ハードウェアレジスタ６ａ，６ｂはＣＰＵ
２の処理と関係無く、タイミング信号発生回路７を起動
し、以降の１文字分の情報転送の所要時間管理と情報転
送数の管理を行う。
【０００９】次に、ハードウェアレジスタ６ｂがＣＰＵ
から受信する文字コードは、ＪＥＦコードのためアドレ
ス変換部８で文字ＲＯＭ上の所定文字のアドレスに変換
する。次いで、タイミング信号発生回路７はハードウェ
アレジスタ６ａ及びアドレス変換部８に対して、１デー
タ転送に必要なタイミング（約１５０ｎｓ）毎にＶＲＡ
Ｍアドレスと文字ＲＯＭアドレスを＋１ずつ更新する。
その結果、ＶＲＡＭアドレスバスにはＡ2 ＋ｉのアドレ
ス情報が出力され、また、アドレス変換部８でアドレス
指定された文字ＲＯＭは、指定文字の行アドレスに対応
する文字データＤ02＋ｉが、文字のデータバス（以下、
ＶＲＡＭデータバスと称する）に出力される。ＶＲＡＭ
５はアドレス指定された所定位置に前記指定文字の文字
データを書き込む。タイミング信号発生回路７は、以上
の操作を繰り返すことにより１文字分転送終了すると回
路動作を停止し、ＣＰＵに対して転送完了信号を出力す
る。
から受信する文字コードは、ＪＥＦコードのためアドレ
ス変換部８で文字ＲＯＭ上の所定文字のアドレスに変換
する。次いで、タイミング信号発生回路７はハードウェ
アレジスタ６ａ及びアドレス変換部８に対して、１デー
タ転送に必要なタイミング（約１５０ｎｓ）毎にＶＲＡ
Ｍアドレスと文字ＲＯＭアドレスを＋１ずつ更新する。
その結果、ＶＲＡＭアドレスバスにはＡ2 ＋ｉのアドレ
ス情報が出力され、また、アドレス変換部８でアドレス
指定された文字ＲＯＭは、指定文字の行アドレスに対応
する文字データＤ02＋ｉが、文字のデータバス（以下、
ＶＲＡＭデータバスと称する）に出力される。ＶＲＡＭ
５はアドレス指定された所定位置に前記指定文字の文字
データを書き込む。タイミング信号発生回路７は、以上
の操作を繰り返すことにより１文字分転送終了すると回
路動作を停止し、ＣＰＵに対して転送完了信号を出力す
る。
【００１０】次に、上記実施例の動作を図２のフローチ
ャートを伴って説明する。図２のフローチャートは、Ｃ
ＰＵ処理の部分とハードウェア処理の部分に分かれてい
る。ＣＰＵ処理フローチャートでは、先ず、ステップＳ
１でハードウェアの転送完了信号が返送されているか否
かを判断し、返送されていなければ再びステップＳ１に
戻る。返送されていればステップＳ２へ移行し、ＶＲＡ
Ｍアドレスデータをハードウェアレジスタ６ａに出力
し、次いで、ステップＳ３において文字コードデータを
ハードウェアレジスタ６ｂに出力し、メインプログラム
にリターンする。ここで、ステップＳ１の転送完了ステ
ータスチェックは、ＣＰＵ２内の判定部の処理等に比
べ、ハードウェア処理による文字転送の方が速いため、
本来不要であるが万一該ハードウェア回路に障害が発生
した場合の判断のため挿入されている。
ャートを伴って説明する。図２のフローチャートは、Ｃ
ＰＵ処理の部分とハードウェア処理の部分に分かれてい
る。ＣＰＵ処理フローチャートでは、先ず、ステップＳ
１でハードウェアの転送完了信号が返送されているか否
かを判断し、返送されていなければ再びステップＳ１に
戻る。返送されていればステップＳ２へ移行し、ＶＲＡ
Ｍアドレスデータをハードウェアレジスタ６ａに出力
し、次いで、ステップＳ３において文字コードデータを
ハードウェアレジスタ６ｂに出力し、メインプログラム
にリターンする。ここで、ステップＳ１の転送完了ステ
ータスチェックは、ＣＰＵ２内の判定部の処理等に比
べ、ハードウェア処理による文字転送の方が速いため、
本来不要であるが万一該ハードウェア回路に障害が発生
した場合の判断のため挿入されている。
【００１１】次いで、ハードウェア処理フローチャート
では、先ず、ステップＳ１１でハードウェアレジスタが
ＣＰＵ２からのＶＲＡＭアドレスデータと文字コードデ
ータを受信すると、タイミング信号発生回路を起動さ
せ、文字転送態勢にはいる。ステップＳ１２では、ハー
ドウェアレジスタ６ｂで受信した文字コードによりアド
レス変換部８において、文字ＲＯＭ上の指定文字の先頭
アドレスに変換する。
では、先ず、ステップＳ１１でハードウェアレジスタが
ＣＰＵ２からのＶＲＡＭアドレスデータと文字コードデ
ータを受信すると、タイミング信号発生回路を起動さ
せ、文字転送態勢にはいる。ステップＳ１２では、ハー
ドウェアレジスタ６ｂで受信した文字コードによりアド
レス変換部８において、文字ＲＯＭ上の指定文字の先頭
アドレスに変換する。
【００１２】次に、タイミング信号発生回路７の指令に
より、ステップＳ１３ではＶＲＡＭアドレスレジスタ６
ａからアドレスＡ2 ＋ｉを所定時間ＶＲＡＭアドレスバ
スに出力し、ステップＳ１４ではアドレス変換部８から
所定時間文字ＲＯＭをアドレッシングすることにより指
定文字データＤ02＋ｉをＶＲＡＭデータバスに出力す
る。
より、ステップＳ１３ではＶＲＡＭアドレスレジスタ６
ａからアドレスＡ2 ＋ｉを所定時間ＶＲＡＭアドレスバ
スに出力し、ステップＳ１４ではアドレス変換部８から
所定時間文字ＲＯＭをアドレッシングすることにより指
定文字データＤ02＋ｉをＶＲＡＭデータバスに出力す
る。
【００１３】次いで、ステップＳ１５では１文字分、例
えば１６×１６ドットの文字であれば１６回転送終了し
たか否かを判断し、未終了であれば、ステップＳ１６で
タイミング信号発生回路７において、夫々のアドレスを
＋１更新してステップＳ１３に戻り、ＶＲＡＭアドレス
とデータの所定時間送出を繰り返す。転送終了であれば
ステップＳ１７に移行し、タイミング信号発生回路７を
リセットし、次の文字転送に備えて転送完了信号をセッ
トしてＣＰＵ２に通知してハードウェア処理を終了す
る。
えば１６×１６ドットの文字であれば１６回転送終了し
たか否かを判断し、未終了であれば、ステップＳ１６で
タイミング信号発生回路７において、夫々のアドレスを
＋１更新してステップＳ１３に戻り、ＶＲＡＭアドレス
とデータの所定時間送出を繰り返す。転送終了であれば
ステップＳ１７に移行し、タイミング信号発生回路７を
リセットし、次の文字転送に備えて転送完了信号をセッ
トしてＣＰＵ２に通知してハードウェア処理を終了す
る。
【００１４】ここで、ステップＳ１１，Ｓ１２とアドレ
ス変換部８がアドレス変換手段に対応し、ＶＲＡＭアド
レスレジスタ６ａとタイミング信号発生回路７がアドレ
ス指定手段に対応し、ステップＳ１３〜Ｓ１７とタイミ
ング信号発生回路７がアドレス更新手段に対応する。図
３に、図２における処理フローチャートの転送のタイミ
ングチャートを示す。また，図５には従来技術における
文字の１転送分（１／１６文字分）のタイミングチャー
トを示す。実施例における図３のタイミングチャートと
従来技術における図５のタイミングチャートを比較した
場合、実施例の図３においては、ＣＰＵ２は文字転送の
最初にハードウェアレジスタと３回のデータの入／出力
を行えば、以降の文字ＲＯＭからＶＲＡＭへの転送はハ
ードウェア処理で実施するため、ＣＰＵ２としては、ハ
ードウェア回路が転送している時間は他の処理を行うこ
とができる。さらに、ハードウェア処理の１文字転送は
短時間（約150ns ×16＝約2.4 μs ）で終了するため、
見掛け上ＣＰＵ２からＶＲＡＭへの文字転送は高速で順
次行われることになる。
ス変換部８がアドレス変換手段に対応し、ＶＲＡＭアド
レスレジスタ６ａとタイミング信号発生回路７がアドレ
ス指定手段に対応し、ステップＳ１３〜Ｓ１７とタイミ
ング信号発生回路７がアドレス更新手段に対応する。図
３に、図２における処理フローチャートの転送のタイミ
ングチャートを示す。また，図５には従来技術における
文字の１転送分（１／１６文字分）のタイミングチャー
トを示す。実施例における図３のタイミングチャートと
従来技術における図５のタイミングチャートを比較した
場合、実施例の図３においては、ＣＰＵ２は文字転送の
最初にハードウェアレジスタと３回のデータの入／出力
を行えば、以降の文字ＲＯＭからＶＲＡＭへの転送はハ
ードウェア処理で実施するため、ＣＰＵ２としては、ハ
ードウェア回路が転送している時間は他の処理を行うこ
とができる。さらに、ハードウェア処理の１文字転送は
短時間（約150ns ×16＝約2.4 μs ）で終了するため、
見掛け上ＣＰＵ２からＶＲＡＭへの文字転送は高速で順
次行われることになる。
【００１５】これに対し従来技術の図５においては、文
字の各行データの転送はＣＰＵ２が行い、更にその転送
の途中の処理時間Ｔ１とアイドルサイクルＴ２内に数ス
テップのプログラム実行が含まれるため、１つの行デー
タを転送するのに最低でも約２０μｓは要することにな
り、１文字転送時間は約３２０μｓ程度を要することに
なる。一方、本実施例においては１文字転送の最初で３
回のデータ転送を行い、その転送の途中に処理時間Ｔ
３，Ｔ４が数ステップ含まれるため、これらの所要時間
を約２０μｓと仮定しても、単純計算では、本実施例の
方が従来技術における転送時間に比べ、１文字が１６×
１６ドットの場合は約１６倍の転送速度の向上が見込め
ることになる。
字の各行データの転送はＣＰＵ２が行い、更にその転送
の途中の処理時間Ｔ１とアイドルサイクルＴ２内に数ス
テップのプログラム実行が含まれるため、１つの行デー
タを転送するのに最低でも約２０μｓは要することにな
り、１文字転送時間は約３２０μｓ程度を要することに
なる。一方、本実施例においては１文字転送の最初で３
回のデータ転送を行い、その転送の途中に処理時間Ｔ
３，Ｔ４が数ステップ含まれるため、これらの所要時間
を約２０μｓと仮定しても、単純計算では、本実施例の
方が従来技術における転送時間に比べ、１文字が１６×
１６ドットの場合は約１６倍の転送速度の向上が見込め
ることになる。
【００１６】以上のように、本実施例によれば、単に文
字転送の速度向上だけでなく、ＣＰＵ２の負荷の軽減を
も図ることができる。なお、上記実施例においては、文
字入力装置をキーボード１としたが、これに限るもので
はなく、他のＯＣＲ等の文字読取り装置であってもよ
い。また、上記実施例中に使用した転送時間及びＣＰＵ
処理時間は、あくまで参考例であって使用ハードウェア
及びプログラム構成により変わり得るものであるが、本
実施例の方が従来技術に比べ、文字転送速度の向上が図
れることには変わりはない。
字転送の速度向上だけでなく、ＣＰＵ２の負荷の軽減を
も図ることができる。なお、上記実施例においては、文
字入力装置をキーボード１としたが、これに限るもので
はなく、他のＯＣＲ等の文字読取り装置であってもよ
い。また、上記実施例中に使用した転送時間及びＣＰＵ
処理時間は、あくまで参考例であって使用ハードウェア
及びプログラム構成により変わり得るものであるが、本
実施例の方が従来技術に比べ、文字転送速度の向上が図
れることには変わりはない。
【００１７】
【発明の効果】以上説明したように、本発明に係る文字
表示装置によれば、ＣＰＵは、ＶＲＡＭ上の指定アドレ
スと文字ＲＯＭ上の文字コードの情報とをハードウェア
レジスタに出力するだけであり、以降はＣＰＵ処理とは
関係なく、アドレス変換手段が受信した文字コードを文
字ＲＯＭ上の指定文字アドレスに変換し、アドレス更新
手段が文字ＲＯＭ内の指定された文字をＶＲＡＭ上の指
定アドレスに直接構成するので、ＣＰＵの処理能力の向
上が図れると共に、ＶＲＡＭ上への文字の描画が速くな
るという効果がある。
表示装置によれば、ＣＰＵは、ＶＲＡＭ上の指定アドレ
スと文字ＲＯＭ上の文字コードの情報とをハードウェア
レジスタに出力するだけであり、以降はＣＰＵ処理とは
関係なく、アドレス変換手段が受信した文字コードを文
字ＲＯＭ上の指定文字アドレスに変換し、アドレス更新
手段が文字ＲＯＭ内の指定された文字をＶＲＡＭ上の指
定アドレスに直接構成するので、ＣＰＵの処理能力の向
上が図れると共に、ＶＲＡＭ上への文字の描画が速くな
るという効果がある。
【図１】実施例の概略構成図である。
【図２】実施例のＣＰＵ及びハードウェアの処理フロー
チャートである。
チャートである。
【図３】実施例のタイムチャートである。
【図４】従来例の概略構成図である。
【図５】従来例のタイムチャートである。
１ キーボード ２ 処理装置（ＣＰＵ） ３，８ アドレス変換部 ４ 文字ＲＯＭ ５ ビデオＲＡＭ（ＶＲＡＭ） ６ａ ハードウェアレジスタ（ＶＲＡＭアドレスレジス
タ） ６ｂ ハードウェアレジスタ（文字コードレジスタ） ７ タイミング信号発生回路
タ） ６ｂ ハードウェアレジスタ（文字コードレジスタ） ７ タイミング信号発生回路
Claims (1)
- 【請求項１】 処理装置で文字コード及びビデオＲＡＭ
上の指定アドレスを指定することにより、ｎ×ｍドット
構成の文字データを格納する文字ＲＯＭから行毎にドッ
トデータを読出して、ビデオＲＡＭ上の指定アドレスに
文字表示を行う文字表示装置において、前記処理装置か
らの文字コードを前記文字ＲＯＭ上の指定アドレスに変
換して前記文字ＲＯＭをアクセスするアドレス変換手段
と、前記処理装置からのビデオＲＡＭ上の指定アドレス
を保持し、これに基づき前記ビデオＲＡＭの行アドレス
を指定するアドレス指定手段と、前記文字ＲＯＭから読
出された行データを直接ビデオＲＡＭに送出するデータ
バスと、前記アドレス変換手段及びアドレス指定手段の
行アドレスを所定時間毎に最終行まで順次更新するアド
レス更新手段とを備えたことを特徴とする文字表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4043927A JPH05241555A (ja) | 1992-02-28 | 1992-02-28 | 文字表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4043927A JPH05241555A (ja) | 1992-02-28 | 1992-02-28 | 文字表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05241555A true JPH05241555A (ja) | 1993-09-21 |
Family
ID=12677333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4043927A Pending JPH05241555A (ja) | 1992-02-28 | 1992-02-28 | 文字表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05241555A (ja) |
-
1992
- 1992-02-28 JP JP4043927A patent/JPH05241555A/ja active Pending
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