JPH05241985A - 入出力制御装置 - Google Patents
入出力制御装置Info
- Publication number
- JPH05241985A JPH05241985A JP4045387A JP4538792A JPH05241985A JP H05241985 A JPH05241985 A JP H05241985A JP 4045387 A JP4045387 A JP 4045387A JP 4538792 A JP4538792 A JP 4538792A JP H05241985 A JPH05241985 A JP H05241985A
- Authority
- JP
- Japan
- Prior art keywords
- error
- data
- input
- fifo memory
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】 複数台の入出力装置を制御する入出力制御装
置において、エラーの発生したブロックデータだけの破
棄が行える装置とする。 【構成】 受信時のエラーを検出する誤り検出回路と、
受信したデータおよび誤り検出回路からの出力ビットを
同時にバッファするＦＩＦＯメモリと、このＦＩＦＯメ
モリからデータを読み出す際には各出力ビットの値で各
データの有効無効を判定する手段とを設けた。 【効果】 これにより、１つのＦＩＦＯメモリに複数の
ブロックデータを格納しても、エラーが発生したブロッ
クデータだけを破棄し、その他のブロックデータは処理
でき、１つのエラーが他に影響しないで済む。
置において、エラーの発生したブロックデータだけの破
棄が行える装置とする。 【構成】 受信時のエラーを検出する誤り検出回路と、
受信したデータおよび誤り検出回路からの出力ビットを
同時にバッファするＦＩＦＯメモリと、このＦＩＦＯメ
モリからデータを読み出す際には各出力ビットの値で各
データの有効無効を判定する手段とを設けた。 【効果】 これにより、１つのＦＩＦＯメモリに複数の
ブロックデータを格納しても、エラーが発生したブロッ
クデータだけを破棄し、その他のブロックデータは処理
でき、１つのエラーが他に影響しないで済む。
Description
【０００１】
【産業上の利用分野】この発明は、パケットのようなブ
ロックデータを用いて入出力装置を制御する入出力制御
装置に関する。
ロックデータを用いて入出力装置を制御する入出力制御
装置に関する。
【０００２】
【従来の技術】図３は従来の入出力制御装置を示すブロ
ック図であり、図において、１は入出力制御装置全体を
示す。２は入出力制御装置１が制御する入出力装置（複
数台がバスで接続されるが、図では１台のみを示す）、
３は入出力バス、４ａは入出力装置２から受信するデー
タを格納するＦＩＦＯ（ファースト・イン・ファースト
・アウト）メモリ、５は受信データの流れ、６は受信デ
ータ５の書き込み信号、７は受信データ５のエラーチェ
ックを行う誤り検出回路、８ａは誤り検出回路７でエラ
ーが検出されると出力されるエラー信号、９はＦＩＦＯ
メモリ４ａのＥｍｐｔｙ信号、１０はＦＩＦＯメモリ４
ａから読み出されたデータ、１１はＦＩＦＯメモリ４ａ
へのデータ読み出し信号、１２は全体を制御するマイク
ロプロセッサである。
ック図であり、図において、１は入出力制御装置全体を
示す。２は入出力制御装置１が制御する入出力装置（複
数台がバスで接続されるが、図では１台のみを示す）、
３は入出力バス、４ａは入出力装置２から受信するデー
タを格納するＦＩＦＯ（ファースト・イン・ファースト
・アウト）メモリ、５は受信データの流れ、６は受信デ
ータ５の書き込み信号、７は受信データ５のエラーチェ
ックを行う誤り検出回路、８ａは誤り検出回路７でエラ
ーが検出されると出力されるエラー信号、９はＦＩＦＯ
メモリ４ａのＥｍｐｔｙ信号、１０はＦＩＦＯメモリ４
ａから読み出されたデータ、１１はＦＩＦＯメモリ４ａ
へのデータ読み出し信号、１２は全体を制御するマイク
ロプロセッサである。
【０００３】次に動作について説明する。入出力装置２
は任意のタイミングでパケットの転送を開始する。この
パケットの転送は、書き込み信号６に単位データ５を同
期させて入出力バス３へ送出することによりパケットの
容量分行う。一方、入出力制御装置１内のＦＩＦＯメモ
リ４ａは、書き込み信号６が出力されると無条件にその
時のデータ５を書き込む。また、これと同時に、誤り検
出回路７はその時のデータ５の正当性をチェックする。
そして、誤りが検出されるとエラー信号８ａを出力す
る。
は任意のタイミングでパケットの転送を開始する。この
パケットの転送は、書き込み信号６に単位データ５を同
期させて入出力バス３へ送出することによりパケットの
容量分行う。一方、入出力制御装置１内のＦＩＦＯメモ
リ４ａは、書き込み信号６が出力されると無条件にその
時のデータ５を書き込む。また、これと同時に、誤り検
出回路７はその時のデータ５の正当性をチェックする。
そして、誤りが検出されるとエラー信号８ａを出力す
る。
【０００４】然しながら、入出力装置２はバースト的に
データを転送するので、エラー信号８ａが出力されても
引続きＦＩＦＯメモリ４ａへの書き込みが継続される。
そして１つのパケットの送出を終えると、入出力装置２
は任意のタイミングで新たなパケットを転送する。従っ
て、ＦＩＦＯメモリ４ａには複数のパケットが格納され
得る。これにより、ＦＩＦＯメモリ４ａの中には正常受
信したパケットとエラーが発生したパケットが混在して
格納されることになる。
データを転送するので、エラー信号８ａが出力されても
引続きＦＩＦＯメモリ４ａへの書き込みが継続される。
そして１つのパケットの送出を終えると、入出力装置２
は任意のタイミングで新たなパケットを転送する。従っ
て、ＦＩＦＯメモリ４ａには複数のパケットが格納され
得る。これにより、ＦＩＦＯメモリ４ａの中には正常受
信したパケットとエラーが発生したパケットが混在して
格納されることになる。
【０００５】一方、マイクロプロセッサ１２は、定期的
にＦＩＦＯメモリ４ａの状態を監視し、ＦＩＦＯメモリ
４ａに１つ以上のパケットが受信されていることが分か
ると、１パケットづつ読み出してその処理を行う。然し
ながら、誤り検出回路７からエラー信号８ａが出力され
ている場合、ＦＩＦＯメモリ４ａからの読み出しを行わ
ず、ＦＩＦＯメモリ４ａに格納されたデータを全て破棄
する。この理由は、ＦＩＦＯメモリ４ａに格納されたデ
ータのうち、どこまでが正常受信されたデータであるか
否かが判断できないからである。
にＦＩＦＯメモリ４ａの状態を監視し、ＦＩＦＯメモリ
４ａに１つ以上のパケットが受信されていることが分か
ると、１パケットづつ読み出してその処理を行う。然し
ながら、誤り検出回路７からエラー信号８ａが出力され
ている場合、ＦＩＦＯメモリ４ａからの読み出しを行わ
ず、ＦＩＦＯメモリ４ａに格納されたデータを全て破棄
する。この理由は、ＦＩＦＯメモリ４ａに格納されたデ
ータのうち、どこまでが正常受信されたデータであるか
否かが判断できないからである。
【０００６】
【発明が解決しようとする課題】上記のような従来の入
出力制御装置は以上のように構成され動作するので、１
つのパケットの受信にエラーが発生するとＦＩＦＯメモ
リ内の全てのパケットを破棄しなければならず、複数の
パケットでエラー処理をすることが必要で、また、１つ
のパケットに関するエラーが他のパケットのエラーを引
き起こす原因になる等の問題点があった。
出力制御装置は以上のように構成され動作するので、１
つのパケットの受信にエラーが発生するとＦＩＦＯメモ
リ内の全てのパケットを破棄しなければならず、複数の
パケットでエラー処理をすることが必要で、また、１つ
のパケットに関するエラーが他のパケットのエラーを引
き起こす原因になる等の問題点があった。
【０００７】この発明はかかる問題点を解決するために
なされたものであり、エラーの発生したパケットだけを
破棄し、エラーの発生していないパケットは正常に処理
できる入出力制御装置を提供することを目的としてい
る。
なされたものであり、エラーの発生したパケットだけを
破棄し、エラーの発生していないパケットは正常に処理
できる入出力制御装置を提供することを目的としてい
る。
【０００８】
【課題を解決するための手段】この発明に係る入出力制
御装置は、パケットを受信しＦＩＦＯメモリに書き込む
際、誤り検出回路からのエラー信号も同時にＦＩＦＯメ
モリに書き込むこととした。なお、本願発明に多少関連
ある先行技術としては、特開昭６２−２０６６５７号公
報「プロセッサ間データ転送方式」がある。
御装置は、パケットを受信しＦＩＦＯメモリに書き込む
際、誤り検出回路からのエラー信号も同時にＦＩＦＯメ
モリに書き込むこととした。なお、本願発明に多少関連
ある先行技術としては、特開昭６２−２０６６５７号公
報「プロセッサ間データ転送方式」がある。
【０００９】
【作用】この発明においては、受信したパケットをＦＩ
ＦＯメモリから読み出し、エラー信号に相当するビット
をチェックすることにより、データの正当性を判断で
き、パケットの有効，無効の区別が行える。
ＦＯメモリから読み出し、エラー信号に相当するビット
をチェックすることにより、データの正当性を判断で
き、パケットの有効，無効の区別が行える。
【００１０】
実施例１．以下、この発明の一実施例を図面について説
明する。図１はこの発明の一実施例を示すブロック図で
あり、図において、１は入出力制御装置全体を示す。２
は入出力制御装置１が制御する入出力装置（複数台がバ
スで接続されるが、図では１台のみを示す）、３は入出
力制御装置１と入出力装置２とを接続している入出力バ
ス、４は入出力装置２から受信するデータを格納するＦ
ＩＦＯ（ファースト・イン・ファースト・アウト）メモ
リ、５は受信データの流れ、６は受信データ５の書き込
み信号、７は受信データ５のエラーチェックを行う誤り
検出回路、８は誤り検出回路７でエラーが検出されると
出力されるエラー信号、９はＦＩＦＯメモリ４の状態を
示すＥｍｐｔｙ信号、１０はＦＩＦＯメモリ４から読み
出されたデータ、１１はＦＩＦＯメモリ４へのデータ読
み出し信号、１２は全体を制御するマイクロプロセッサ
である。
明する。図１はこの発明の一実施例を示すブロック図で
あり、図において、１は入出力制御装置全体を示す。２
は入出力制御装置１が制御する入出力装置（複数台がバ
スで接続されるが、図では１台のみを示す）、３は入出
力制御装置１と入出力装置２とを接続している入出力バ
ス、４は入出力装置２から受信するデータを格納するＦ
ＩＦＯ（ファースト・イン・ファースト・アウト）メモ
リ、５は受信データの流れ、６は受信データ５の書き込
み信号、７は受信データ５のエラーチェックを行う誤り
検出回路、８は誤り検出回路７でエラーが検出されると
出力されるエラー信号、９はＦＩＦＯメモリ４の状態を
示すＥｍｐｔｙ信号、１０はＦＩＦＯメモリ４から読み
出されたデータ、１１はＦＩＦＯメモリ４へのデータ読
み出し信号、１２は全体を制御するマイクロプロセッサ
である。
【００１１】図２は、図１に示すＦＩＦＯメモリ４のパ
ケット格納状態を示す図で、図において、４１は格納さ
れたパケットのエラー発生の有無を表すエラーチェック
・ビットである。
ケット格納状態を示す図で、図において、４１は格納さ
れたパケットのエラー発生の有無を表すエラーチェック
・ビットである。
【００１２】次に動作について説明する。入出力装置２
は任意のタイミングでパケットの転送を開始する。この
パケットの転送は、書き込み信号６に単位データ５を同
期させて入出力バス３へ送出することによりパケットの
容量分行う。一方、入出力制御装置１内のＦＩＦＯメモ
リ４は、書き込み信号６が出力されると無条件にその時
のデータ５を書き込む。また、これと同時に、誤り検出
回路７はその時のデータ５の正当性をチェックする。そ
して、誤りが検出されるとエラー信号８を出力する。
は任意のタイミングでパケットの転送を開始する。この
パケットの転送は、書き込み信号６に単位データ５を同
期させて入出力バス３へ送出することによりパケットの
容量分行う。一方、入出力制御装置１内のＦＩＦＯメモ
リ４は、書き込み信号６が出力されると無条件にその時
のデータ５を書き込む。また、これと同時に、誤り検出
回路７はその時のデータ５の正当性をチェックする。そ
して、誤りが検出されるとエラー信号８を出力する。
【００１３】このエラー信号８は、ＦＩＦＯメモリ４の
入力データに接続されており、書き込み信号６により上
述のデータ５と同様にしてＦＩＦＯメモリ４のエラーチ
ェック・ビット４１へ書き込まれる。また、入出力装置
２はバースト的にデータを転送するので、エラーが発生
してもＦＩＦＯメモリ４への書き込みはエラー信号８の
書き込みと共に継続して行われる。
入力データに接続されており、書き込み信号６により上
述のデータ５と同様にしてＦＩＦＯメモリ４のエラーチ
ェック・ビット４１へ書き込まれる。また、入出力装置
２はバースト的にデータを転送するので、エラーが発生
してもＦＩＦＯメモリ４への書き込みはエラー信号８の
書き込みと共に継続して行われる。
【００１４】そして、１つのパケットを送出を終える
と、入出力装置２は任意のタイミングで新たなパケット
を転送する。従って、ＦＩＦＯメモリ４には複数のパケ
ットとその時のエラー信号８とが格納され得る。これに
より、ＦＩＦＯメモリ４の中には正常受信したパケット
とエラーが発生したパケットとが混在して格納されるこ
とになる。
と、入出力装置２は任意のタイミングで新たなパケット
を転送する。従って、ＦＩＦＯメモリ４には複数のパケ
ットとその時のエラー信号８とが格納され得る。これに
より、ＦＩＦＯメモリ４の中には正常受信したパケット
とエラーが発生したパケットとが混在して格納されるこ
とになる。
【００１５】一方、マイクロプロセッサ１２は、定期的
にＦＩＦＯメモリ４のＥｍｐｔｙ信号９を監視し、ＦＩ
ＦＯメモリ４に１つ以上のパケットが格納されているこ
とが分かると、１パケットづつ読み出してその処理を行
う。然しながら、読み出したデータ１０のエラーチェッ
ク・ビット４１が有意になっている場合、そのパケット
分のデータは破棄する。そして、ＦＩＦＯメモリ４内に
まだパケットが有れば、順次読み出して、データのエラ
ー信号に相当するエラーチェック・ビット４１をチェッ
クし、これが有意でなければ正常パケットとして順次処
理する。
にＦＩＦＯメモリ４のＥｍｐｔｙ信号９を監視し、ＦＩ
ＦＯメモリ４に１つ以上のパケットが格納されているこ
とが分かると、１パケットづつ読み出してその処理を行
う。然しながら、読み出したデータ１０のエラーチェッ
ク・ビット４１が有意になっている場合、そのパケット
分のデータは破棄する。そして、ＦＩＦＯメモリ４内に
まだパケットが有れば、順次読み出して、データのエラ
ー信号に相当するエラーチェック・ビット４１をチェッ
クし、これが有意でなければ正常パケットとして順次処
理する。
【００１６】
【発明の効果】この発明は以上説明したように、エラー
が発生したパケットと正常なパケットを区別して処理で
き、エラーの及ぼす範囲を最小限にとどめることが可能
で、信頼性の高い装置が得られるという効果がある。
が発生したパケットと正常なパケットを区別して処理で
き、エラーの及ぼす範囲を最小限にとどめることが可能
で、信頼性の高い装置が得られるという効果がある。
【図１】この発明の一実施例を示すブロック図である。
【図２】図１に示すＦＩＦＯメモリ４のパケット格納状
態を示す図である。
態を示す図である。
【図３】従来の装置を示すブロック図である。
１ 入出力制御装置 ２ 入出力装置 ３ 入出力バス ４ ＦＩＦＯメモリ ７ 誤り検出回路 ８ エラー信号 ４１ エラーチェック・ビット
Claims (1)
- 【請求項１】 複数台の入出力装置を制御する入出力制
御装置において、 上記入出力装置から送信されるデータを受信する受信回
路、 受信時のエラーを検出する誤り検出回路、 受信したデータおよび上記誤り検出回路からの出力ビッ
トを同時にバッファするＦＩＦＯ（ファースト・イン・
ファースト・アウト）メモリ、 このＦＩＦＯメモリからデータを読み出す際には上記各
出力ビットの値で上記各データの有効無効を判定する手
段、 を備えた入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4045387A JPH05241985A (ja) | 1992-03-03 | 1992-03-03 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4045387A JPH05241985A (ja) | 1992-03-03 | 1992-03-03 | 入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05241985A true JPH05241985A (ja) | 1993-09-21 |
Family
ID=12717862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4045387A Pending JPH05241985A (ja) | 1992-03-03 | 1992-03-03 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05241985A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001237864A (ja) * | 2000-02-25 | 2001-08-31 | Toyo Commun Equip Co Ltd | データ伝送装置及び方法 |
| JP2003524225A (ja) * | 1999-09-30 | 2003-08-12 | シリコン グラフィックス インコーポレイテッド | コンピュータシステムのエラーを処理する方法及び装置 |
-
1992
- 1992-03-03 JP JP4045387A patent/JPH05241985A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003524225A (ja) * | 1999-09-30 | 2003-08-12 | シリコン グラフィックス インコーポレイテッド | コンピュータシステムのエラーを処理する方法及び装置 |
| JP2001237864A (ja) * | 2000-02-25 | 2001-08-31 | Toyo Commun Equip Co Ltd | データ伝送装置及び方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4494190A (en) | FIFO buffer to cache memory | |
| US6021450A (en) | Combining plural data lines and clock lines into set of parallel lines and set of serial lines | |
| US5228129A (en) | Synchronous communication interface for reducing the effect of data processor latency | |
| JPH05241985A (ja) | 入出力制御装置 | |
| JPH0744567B2 (ja) | 通信インタ−フエイス装置 | |
| JP3190214B2 (ja) | データ送受信システム | |
| US6282203B1 (en) | Packet data transmitting apparatus, and method therefor | |
| JP3190895B2 (ja) | 通信エラー自動修復システム | |
| KR100405847B1 (ko) | 에이티엠 시스템의 가입자 보드 트래픽 제어 장치 및 방법 | |
| US6229866B1 (en) | Apparatus for detecting errors in asynchronous data receiver and transmitter | |
| JP2630077B2 (ja) | クロック同期式シリアルインターフェース | |
| JP2933039B2 (ja) | 通信用コントローラ | |
| JP3164996B2 (ja) | シリアルデータ受信装置 | |
| JP2002007312A (ja) | 情報入出力装置 | |
| JPH0934831A (ja) | バスアダプタのデータ転送方式 | |
| JPS6180350A (ja) | 受信処理装置 | |
| JP3075273B2 (ja) | セルバッファ制御回路 | |
| JPH06110653A (ja) | メモリシステム及びそれを用いたメモリ制御方法 | |
| JPH04369756A (ja) | データ転送方法 | |
| JP2511697B2 (ja) | デ―タ受信装置 | |
| JP2677895B2 (ja) | 多重伝送方式 | |
| JPH04170126A (ja) | 回線制御アダプタ | |
| JPS6379439A (ja) | シリアル通信装置 | |
| JP2002082843A (ja) | バースト転送制御回路及びバースト転送制御方法 | |
| JPS63219248A (ja) | パケツト中継・転送装置 |