JPH06110653A - メモリシステム及びそれを用いたメモリ制御方法 - Google Patents

Abstract

(57)【要約】 【目的】 ＦＩＦＯメモリ内に格納されているデータ容
量あるいは空きエリアの容量を緻密に検出することので
きるメモリシステムを提供すること。 【構成】 先入れ先出し動作に従ってデータの読み書き
を行うＦＩＦＯメモリ２６内にデータが格納されている
容量は、入力，出力カウンタ４６，４８の各カウント値
を減算器４９にて減算することで得られる。この減算器
４９の出力を入力するメモリ容量判定装置２８は、比較
器５０およびレジスタ５２を有する。レジスタ５２内に
は、あらかじめＣＰＵにて設定されたしきい値が格納さ
れ、比較器５０にて減算器４９からの現メモリ容量デー
タとしきい値とを比較し、この比較結果をＣＰＵ２２に
出力することで、ＣＰＵ２２がＦＩＦＯメモリ２６内の
メモリ容量を認識することができる。レジスタ５２内の
しきい値は、ＣＰＵ２２によって書き換え可能であり、
しきい値を所望に設定することで、メモリ容量のより緻
密な判定が可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、先入れ先出し動作ある
いは先入れ後出し動作を行うメモリシステムおよびその
メモリ制御方法に関する。

【０００２】

【従来の技術】先入れ先出し（ファーストイン・ファー
ストアウト、以下「ＦＩＦＯ」と称する）メモリは、デ
ータを入力順に出力するメモリであり、各種システム間
のデータの転送に用いられる。入出力するデータとして
は、画像データ，音声データ，制御データなどの各種デ
ータが考えられる。プロセッサ間のデータ転送や各種シ
ステム間のデータ通信など、動作速度の異なる非同期シ
ステム間のデータの受け渡しに汎用されている。

【０００３】例えば受信システム内にＦＩＦＯメモリを
用いた場合、送信システム側からの入力データが順次Ｆ
ＩＦＯメモリに蓄積されることになる。そして、この受
信システム内のＣＰＵがあるタイミングで、ＦＩＦＯメ
モリに対して読み出し指令を出し、ＦＩＦＯメモリから
入力順にデータが読出されることになる。ここで、ＣＰ
ＵがＦＩＦＯメモリに対して読出し指令を行うタイミン
グとしては、ＦＩＦＯメモリ内のデータ格納容量がある
値に達したとき、あるいはＣＰＵにてあらかじめ設定さ
れた時間に到達した場合である。また、受信システム内
のＣＰＵは、送信システム側に対して、ＦＩＦＯメモリ
内の空きエリアが存在すればデータ転送を許可するＸＯ
Ｎを、空きエリアが存在しなければデータ転送を不許可
とするＸＯＦＦを出力するようにしている。

【０００４】ＣＰＵはＦＩＦＯメモリの読み書き制御を
行う上で、ＦＩＦＯメモリ内のデータ格納容量を知る必
要があり、従来はデータ格納容量がＦＵＬＬ，ＨＡＬ
Ｆ，ＥＭＰＴＹの３つの状態のいずれかであるかを検出
していた。これら３種の状態のいずれかが検出された
ら、ＣＰＵに対して例えば割り込み信号が入力され、Ｆ
ＩＦＯメモリに対するデータの読み書きが制御されるこ
とになる。

【０００５】

【発明が解決しようとする課題】ところで、この種のメ
モリは各種の非同期システム間にて汎用的に用いられる
ことが必要である。この場合、ＦＩＦＯメモリへの書込
み速度は送信側システムに依存し、読み出し速度はＦＩ
ＦＯメモリが配置される側のデータ処理に依存してい
る。このようにＦＩＦＯメモリの読み書き速度は、ＦＩ
ＦＯメモリが用いられるシステムに依存しており、従来
のように固定のメモリ容量情報しか得られない場合に
は、読み書き速度の差を考慮した緻密なメモリ制御が不
可能である。

【０００６】また、従来はメモリ容量に関して上述した
３種の状態しか検出できないため、メモリの読み書き制
御上、個別的に関心となるある特定のメモリ容量に達し
ているか否かを検出することは不能であり、このことに
よっても緻密なメモリ制御が不可能であった。

【０００７】このように、従来装置ではメモリ容量に関
するデータ不足に起因して、ＣＰＵの関与を最少限に止
どめながらＦＩＦＯメモリ内のメモリエリアを有効に利
用するためのより緻密なデータ処理制御ができず、この
種の問題は、先入れ後出し（ファーストイン・ラストア
ウト、以下、「ＦＩＬＯ」と称する）メモリの場合も同
様に生じていた。

【０００８】そこで、本発明の目的とするころは上述し
た従来の課題を解決し、先入れ先出し動作あるいは先入
れ後出し動作に従ってデータの読み書きを行うメモリの
データ格納容量あるいは空きエリアの残容量をシステム
の用途などに応じて認識でき、さらには個別的に関心と
なるメモリ容量との比較を可能とすることで、より緻密
なデータ読み書き制御が可能なメモリシステム及びそれ
を用いたメモリ制御方法を提供することにある。

【０００９】

【課題を解決するための手段】本発明に係るメモリシス
テムは、先入れ先出し動作あるいは先入れ後出し動作に
従ってデータの書込み及び読み出しを行うメモリと、前
記メモリ内のデータが格納された容量あるいは空きエリ
アの残容量をメモリ容量として検出するメモリ容量検出
手段と、前記メモリ容量と比較すべき任意のしきい値を
書き替え可能に格納する格納手段と、前記メモリ容量と
しきい値とを比較し、その比較結果を出力する比較手段
と、を有することを特徴とする。

【００１０】本発明に係るメモリ制御方法は、上記メモ
リシステムのメモリに対するデータの読み書きを制御す
る制御手段を有し、前記制御手段は、予め前記格納手段
に前記しきい値を格納しておき、その後の前記メモリに
対するデータの読み書きと並行して前記比較手段にて比
較を行い、前記比較手段より通知を受けることで前記メ
モリのデータ格納容量あるいは空きエリア容量を判定す
ることを特徴とする。

【００１１】本発明に係る他のメモリ制御方法は、上記
メモリシステムのメモリに対するデータの読み書きを制
御する制御手段を有し、前記制御手段は、データの読み
書きが行われた前記メモリ容量を監視すべきタイミング
で、前記格納手段に関心となるメモリ容量に相当するし
きい値を格納し、その後の前記比較手段からの比較結果
に基づいて、前記メモリに対する読み書きが可能か否か
を判断することを特徴とする。

【００１２】

【作用】本発明に係るメモリシステムでは、ＦＩＦＯ動
作あるいはＦＩＬＯ動作に従ってデータの書込み及び読
み出しを行うメモリのメモリ容量検出手段より、データ
が格納された容量あるいは空きエリアの残容量がメモリ
容量として検出され出力される。一方、この検出された
メモリ容量と比較すべき任意のしきい値が格納手段され
ており、このメモリ容量としきい値とは比較手段にて比
較され、所望のしきい値と比較された結果から、従来の
固定のメモリ容量情報よりも、適用されるシステムに応
じた幅の広いメモリ容量の判定が可能となる。

【００１３】このメモリシステムを用いたメモリ制御方
法では、制御手段が予め前記格納手段にしきい値を格納
しておき、その後メモリに対するデータの読み書きと並
行して比較手段にて比較を行う。制御手段は、比較手段
からの通知を受けるまでは他の処理に着手することも可
能となる。そして、比較手段からの通知を受けること
で、前記メモリのデータ格納容量あるいは空きエリア容
量をしきい値との関係で認識でき、メモリに対する処理
を決定できる。

【００１４】本発明に係る他のメモリ制御方法よにれ
ば、制御手段はデータの読み書きが行われたメモリのメ
モリ容量を監視すべきタイミングで、格納手段に関心と
なるメモリ容量に相当するしきい値を格納する。そし
て、その直後の比較手段からの比較結果に基づいて、メ
モリをに対する読み書きが可能か否かを判断し、例えば
データ読み出しを開始するか、あるいはデータ転送先に
ＸＯＮ，ＸＯＦＦを出力できる。

【００１５】

【実施例】以下、本発明を適用した一実施例について、
図面を参照して具体的に説明する。

【００１６】本実施例装置は、図２に示すように、送信
システム１０と受信システム２０とからなり、受信シス
テム２０内に、ＦＩＦＯメモリに対するデータの読み書
きと並行して、そのＦＩＦＯメモリのメモリ容量（デー
タが格納された容量あるいは空きエリアの残容量）を認
識できるメモリシステムが設けられている。

【００１７】図２において、送信システム１０は、デー
タ送信部１２を介してデータを受信システム２０側に送
信するものである。受信システム２０には、このシステ
ム２０の制御を司どるＣＰＵ２２と、前記データ送信部
１２からのデータを受信するデータ受信部２４とが設け
られ、さらに、ＣＰＵ２２のバスラインには、ＦＩＦＯ
メモリ２６，メモリ容量判定装置２８，メモリ３０，入
出力装置（Ｉ／Ｏ）３２，データ送信部３４が接続され
ている。

【００１８】ＦＩＦＯメモリ２６は、ＦＩＦＯ専用メモ
リで構成するか、あるいは、ＳＲＡＭまたはＤＲＡＭと
ＦＩＦＯコントローラとの組み合わせで構成することが
できる。ＦＩＦＯメモリ２６をソフトウェアで構成して
も良い。いずれの場合も、ＦＩＦＯメモリ２６は、デー
タ受信部２４からのデータを書込み信号に従ってメモリ
領域に書込む。また、ＣＰＵ２２からの読み出し指令に
基づき、ＦＩＦＯメモリ２６内のデータは、読み出し信
号に従って入力順に読出し可能である。なお、ＦＩＦＯ
メモリ２６の詳細については後述する。

【００１９】メモリ容量判定装置２８は、ＦＩＦＯメモ
リ２６から出力される現在のメモリ容量を入力し、ＣＰ
Ｕ２２によって予め設定されたしきい値と比較してメモ
リ容量の判定を行うものである。メモリ容量判定装置２
８での比較結果をＣＰＵ２２に割り込み信号として出力
できる。このメモリ容量判定装置２８の詳細についても
後述する。

【００２０】メモリ３０は、例えばＣＰＵ２２の動作プ
ログラムを記憶した記憶エリアと、ＣＰＵ２２の各種処
理を実行するためのワーキングエリアを有している。入
出力装置３２は、例えばプリンタなどであり、ＦＩＦＯ
メモリ２６からの読出しデータを出力可能である。

【００２１】データ送信部３４は、ＣＰＵ２２から出力
されるコードデータ等を、送信システム１０側に送信す
るものである。このコードデータとしては、「データの
送信を禁止する」を意味するＸＯＦＦと、「データの送
信を許可する」を意味するＸＯＮとがある。ＣＰＵ２２
は、メモリ容量判定装置２８からの判定結果に基づき、
上記ＸＯＦＦおよびＸＯＮを出力している。

【００２２】次に、ＦＩＦＯメモリ２６と、メモリ容量
判定装置２８との詳細について、図１を参照して説明す
る。ＦＩＦＯメモリ２６は、本実施例では、デュアルポ
ートＲＡＭ４０と、ＦＩＦＯコントロール部とから構成
されている。このＦＩＦＯコントロール部としては、Ｒ
ＡＭ４２に対するデータの読出しおよび書込みを制御す
る入力制御ロジック４２及び出力制御ロジック４４を有
する。また、ＦＩＦＯコントロール部内には入力カウン
タ４６，出力カウンタ４８および減算器４９が設けら
れ、これらでメモリ容量検出手段を構成している。入力
制御ロジック４２は、ＦＩＦＯメモリ２６内のメモリ容
量がＦＵＬＬに達した時と、ＣＰＵ２２からのリセット
信号が入力された時に書込みが禁止される。出力制御ロ
ジック４４は、ＦＩＦＯメモリ２６内のメモリ容量がＥ
ＭＰＴＹに達した時と、リセット信号が入力された時に
データ読出しが禁止される。

【００２３】減算器４９は、入力カウンタ４６及び出力
カウンタ５８の出力を入力することで、（入力カウント
値−出力カウント値）の減算を行い、ＦＩＦＯメモリ２
６内の現在のデータ格納容量を演算している。ここで、
本実施例ではＦＩＦＯメモリ２６の全メモリ容量を１Ｋ
バイトとし、アドレスに１０ビットが割り当てられるも
のとする。そして、入力カウンタ４６および出力カウン
タ４８は、例えば１０ビットのバイナリカウンタにて構
成され、ＣＰＵ２２からのリセット信号によりオール
“０”にリセットされる。１０ビットの入力，出力カウ
ント値を入力する減算器４９の出力も１０ビットであ
り、符号および１１ビット目の値は出力されない。

【００２４】メモリ判定装置２８は、比較手段である比
較器５０と格納手段であるレジスタ５２とを有する。比
較器５０の一方の入力端には減算器４９の出力が入力さ
れ、他方の入力端にはレジスタ５２の出力が入力され
る。レジスタ５２に格納されるデータは、メモリ容量と
比較するためにＣＰＵ２２にて設定された１０ビットの
任意のしきい値である。本実施例では、レジスタ５２内
のしきい値をＣＰＵ２２によって書換え可能である。比
較器５０は、減算器４９の出力とレジスタ５２内とのし
きい値の比較演算として、例えば両者が一致するかある
いは両者の大小関係を判定しており、比較器５０の出力
はＣＰＵ２２への割り込み信号として用いることもでき
る。

【００２５】次に、メモリ容量判定装置２８の具体的な
動作内容と、その出力に基づくＣＰＵ２２の動作内容に
ついて図３以降を参照して説明する。

【００２６】図３は、レジスタ５２に書き込まれるしき
い値の各種設定態様について示している。同図（Ａ）の
場合には、ＦＩＦＯメモリ２６内のデータがほぼＥＭＰ
ＴＹになったことをＣＰＵが認識するための下限のしき
い値（例えば格納データ容量が３バイト）と、ＦＩＦＯ
メモリ２６内のデータがほぼＦＵＬＬになったことをＣ
ＰＵ２２が認識するための上限のしきい値（例えば格納
データ容量が１０２１バイト）と、その中間のしきい値
Ｍを設定可能としている。同図（Ａ）に示す上限のおよ
び下限のしきい値は固定としてもよく、この点について
は従来装置と同様になるが、本実施例の特徴的なこと
は、その中間のしきい値Ｍを任意に設定可能したことで
ある。この中間しきい値Ｍは、送信システム１０，受信
システム２０のデータ処理を考慮して決定できる。例え
ば、ＣＰＵ２２が書込み速度と読出し速度との大小関係
に基づいて任意に設定できる。

【００２７】図３（Ａ）の動作を実現するためのメモリ
容量判定装置２８の構成は、図４に示す通りとなる。こ
の場合には、３種類のしきい値が必要となるため、第１
〜第３の比較器５０ａ〜５０ｃと、これに対応する第１
〜第３のレジスタ５２ａ〜５２ｃを設けている。減算器
４９からの現容量データをＡとし、各レジスタ５２ａ〜
５２ｃに格納されるしきい値をＢとした場合には、比較
器５０ａ〜５０ｃはＡ＝Ｂの比較を行う比較器として構
成できる。この場合の比較器５０ａ〜５０ｃの構成を図
５に示している。

【００２８】同図において、現容量データＡおよびしき
い値Ｂは共に例えば１０ビットデータであり、現容量デ
ータＡは加算器６０の一方の入力端子に、しきい値Ｂは
インバータ６２を介して加算器６０の他方の入力端子に
入力される。この加算器６０およびインバータ６２によ
って、（Ａ−Ｂ）の減算を実現している。すなわち、加
算器６０は、しきい値Ｂの各ビットを反転した信号と現
容量データＡとを加算し、かつ、加算器６０の有する桁
上げ機能により、最下位ビット（ＬＳＢ）に“１”を加
算することで、しきい値Ｂの補数と現容量データＡとを
加算して、（Ａ−Ｂ）の減算を実現するものである。こ
の加算器６０の出力としては、最下位ビット（ＬＳＢ）
となるＤ0 出力から、最上位ビット（ＭＳＢ）となるＤ
9 までの１0 ビットの出力が得られ、この各ビット出力
Ｄ0 〜Ｄ9 はオア論理ゲート６４に入力し、そのオア論
理結果はインバータ６６を介してＣＰＵ２２に入力され
るようになっている。

【００２９】現容量データＡとしきい値Ｂとが一致した
場合には、加算器４０の各ビット出力は全て“０”とな
るため、オア論理ゲート４６の出力が“０”となり、そ
の信号がインバータ４６にて反転されて“１”となり、
これによりＣＰＵ２２に割り込みがかけられることにな
る。一方、現容量データＡとしきい値Ｂとが不一致の場
合は、加算器６０の各ビット出力Ｄ0 〜Ｄ9 のいずれか
１つが必ず“１”となるため、オア論理ゲート６４の出
力も“１”となり、インバータ６６の出力が“０”とな
ってＣＰＵ２２に割り込みがかからない。

【００３０】図３（Ａ）に示す動作の場合には、ＦＩＦ
Ｏメモリ２６に対するデータ読み書きが行われる前に、
ＣＰＵ２２が各レジスタ５２ａ〜５２ｃにしきい値を設
定した後、ＦＩＦＯメモリ２６に対する動作以外の動作
に着手し、その後のＦＩＦＯメモリ２６に対するデータ
読み書きと並行して比較器５０ａ〜５０ｃにて比較を行
い、比較器５０ａ〜５０ｃからの信号を割り込み信号と
して入力する場合に有効である。特に、従来はメモリ容
量が全メモリ容量の二分の一になった際にＣＰＵ２２に
割り込みがかけられ、ＣＰＵ２２はＦＩＦＯメモリ２６
からの読出し処理に着手しなければならなかったが、図
３（Ａ）の中間のしきい値Ｍを例えばそれよりも高い値
に設定しておくことで、ＣＰＵ２２の稼動効率を向上さ
せ、システム全体の処理効率の向上を図ることができ
る。

【００３１】次に、ＣＰＵ２２が、データの読み書きが
行われた（読み書き中を含む）ＦＩＦＯメモリ２６のメ
モリ容量を監視したい任意の時に、レジスタ５２に関心
となるメモリ容量に相当するしきい値を格納しておき、
比較器５０からの比較結果を待ってＦＩＦＯメモリ２６
に対するデータ処理、例えばデータ読み出し指令をする
か否かの決定、あるいはＸＯＮまたはＸＯＦＦのデータ
コード出力をするか否かの決定を行う場合の好適な実施
例について、図３（Ｂ）〜（Ｅ）および図６以降を参照
して説明する。

【００３２】図３（Ｂ）の場合は、関心となるメモリ容
量に相当するしきい値が、比較的メモリ容量の少ない値
Ｌの場合であり、同図（Ｃ）の場合は、そのしきい値が
比較的メモリ容量の大きい値Ｈの場合である。

【００３３】図３（Ｂ）に示す場合は、例えば送信シス
テム１０側から転送される予定のデータ量が比較的多い
場合であり、その要求があった際に、ＣＰＵ２２は比較
的少ないメモリ容量Ｌをレジスタ５２に個別的に設定し
て、メモリ容量がしきい値Ｌよりも大きいか否かを即座
に判定したい時に有効である。図３（Ｃ）の場合は、メ
モリエリアを有効に使いながら、かつ、メモリ容量がＦ
ＵＬＬに達しない状態になって初めて、ＦＩＦＯメモリ
２６からのデータ読み出しを行いたい場合である。同図
（Ｂ），（Ｃ）のいずれの場合も、比較器５０は減算器
４９からの現容量データが、しきい値ＬまたはＨよりも
大きいか小さいかのいずれか一方の状態を検出しなけれ
ばならない。図６および図７は、図３（Ｂ），（Ｃ）の
場合の比較器５０の構成例を示している。

【００３４】図６は、比較器５０がＡ＞Ｂの判定をする
場合の構成例を示している。この場合には、図５に示す
加算器６０の出力を１１ビットとし、その最下位ビット
に“１”を加算しないように構成している。しきい値Ｂ
をインバータ４２にて反転させたデータと入力データＡ
とを加算すると、Ａ＞Ｂの場合に加算器４０の最上位ビ
ットＤ10が必ず“１”となる。従って、この最上位ビッ
トの出力Ｄ10自体をＣＰＵ２２への信号として利用でき
る。なお、一般に加算器を用いて減算を実現する場合は
補数を求めて最下位ビットを桁上げしているが、桁上げ
をしないで最上位ビットの出力Ｄ10によってＡ＞Ｂの判
定が可能となり、回路が簡略化できる。

【００３５】図７は、比較器５０がＡ＜Ｂの場合を判定
する構成例を示している。この場合には、図５に示す加
算器６０およびインバータ６２を用い、加算器６０の出
力を１１ビットとしてその最上位ビットの出力Ｄ10をイ
ンバータ７０で反転させてＣＰＵ２２へ入力させれば良
い。すなわち、Ａ＜Ｂの場合とは、Ａ−Ｂの減算結果が
マイナスの場合であり、この場合には加算器６０の最上
位ビットＤ10の出力が必ず“０”となる。従って、この
最上位ビットＤ10の出力を反転させてＣＰＵ２２への信
号として利用すれば良い。

【００３６】比較器５０を図６または図７のいずれかタ
イプにて構成した場合にも、ＣＰＵ２２はレジスタ５２
に関心となるメモリ容量に相当するしきい値を設定した
後、比較器５０からの出力を待機している。そして、Ｃ
ＰＵ２２が比較器５０からの比較結果を入力した後、直
ちに、ＦＩＦＯメモリ２６に対するデータ処理、例えば
読み出し指令、ＸＯＮまたはＸＯＦＦの出力をするか否
かを決定を行うことができる。

【００３７】図３（Ｄ）は、関心となるメモリ容量が上
限側のしきい値Ｈと下限側のしきい値Ｌとの間にあるか
否かを判別する例を示している。上限および下限のしき
い値Ｈ，Ｌの値を所望に設定することで、関心となるメ
モリ容量の範囲を狭くすることも広くすることも可能で
あるが、ＣＰＵ２２はこの関心範囲に現在のメモリ容量
が入っている場合に、ＦＩＦＯメモリ２６に対するデー
タの書込みまたはデータの読出しを行うように制御でき
る。

【００３８】この場合のメモリ容量判定装置２８は、図
８に示す通りである。すなわち、２つの比較器５０ａ，
５０ｂが設けられ、それぞれに対応して上限のしきい値
Ｈを格納する第１のレジスタ５２ａと、下限のしきい値
Ｌを格納する第２のレジスタ５２ｂが設けられている。
さらに、２つの比較器５０ａ，５０ｂの出力を２入力す
るアンド論理ゲート８０が設けられ、このゲート８０の
出力がＣＰＵ２２に入力される。減算器４９より出力さ
れる現容量データをＡとした場合、比較器５０ａはＡ＜
Ｈの判定を行うことになり、比較器５０ｂはＡ＞Ｌを判
定することになる。従って、比較器５０ａは図７に示す
構成を有し、一方、比較器５０ｂは図６に示す構成を有
する。

【００３９】このように構成すれば、一方の比較器５０
ａではＡ＜Ｈの場合にのみ“１”が出力され、他方の比
較器５０ｂではＡ＞Ｌの場合にのみ“１”が出力され
る。従って、各比較器５０ａ，５０ｂの出力を２入力す
るアンド論理ゲート８０は、両比較器５０ａ，５０ｂの
出力が共に“１”の場合、すなわちＬ＜Ａ＜Ｈの場合に
のみ成立する。ＣＰＵ２２は、アンド論理ゲート８０の
出力が“１”の場合に、図３（Ｄ）に示す関心範囲内に
データ容量が存在することを認識でき、それに基づいて
ＦＩＦＯメモリ２６に対するデータ処理の決定を行うこ
とができる。

【００４０】なお、図７において、第１のレジスタ５０
ａにしきい値Ｌを、第２のレジスタ５０ｂにしきい値Ｈ
を格納し、アンド論理ゲート８０に代えてオア論理ゲー
トを接続すれば、図３（Ｄ）の関心範囲の外側、すなわ
ちＡ＜Ｌ、又はＡ＞Ｈを判定することができる。

【００４１】図３（Ｅ）は、ＦＩＦＯメモリ２６の空き
エリアのデータ容量が関心となるメモリ容量に相当する
しきい値Ｓよりも大きいか否かを判定する場合を示して
いる。この場合には、比較器５０に入力される一方のデ
ータを、減算器４９の出力である現メモリ容量データで
なく、ＦＩＦＯメモリ２６の全メモリ容量から現メモリ
容量を減じた値としなければならない。そこで、図３
（Ｅ）に示す動作を実現するために、図９に示すような
減算器９０およびレジスタ９２を追加している。レジス
タ９２にはＦＩＦＯメモリ２６の全メモリエリアのトー
タル容量が１０ビットのデータとして記憶される。そし
て、減算器９０は、減算器４９からの現メモリ容量デー
タと、レジスタ９２からの全容量データとを減算し、そ
の出力を比較器５０の一方の入力端子に出力している。

【００４２】図３（Ｅ）に示す実施例においては、送信
システム１０から転送されてくるデータ量がＣＰＵ２２
にてあらかじめわかっている場合には、レジスタ５２に
格納されるしきい値としてそのデータ量に相当する１０
ビットのデータを格納しておき、このデータと空きエリ
アのメモリ容量とを比較器５０にて比較することで、Ｘ
ＯＮを送信システム１０側に送信できるか否かの決定を
即座に行うことができる。

【００４３】なお、本発明ではメモリ容量判定装置２８
をＦＩＦＯメモリに２６に付加することで緻密なメモリ
容量の判定を可能としているが、配線を少なくして回路
基板への実装を容易とするために、メモリ容量判定装置
２８及びＦＩＦＯメモリ２６とを１チップで作製する
か、あるいはＦＩＦＯメモリ２６のうちのＦＩＦＯコン
トロール部のみとメモリ容量判定装置２８とを１チップ
化すると好ましい。また、比較器５０にてメモリ容量の
１バイト単位の細かい比較が不要な場合には、レジスタ
５０の下位数ビットを“０”固定しておけば良い。

【００４４】また、本発明は上記実施例に限定されるも
のではなく、本発明の要旨の範囲内で種々の変形実施が
可能である。上記実施例では、メモリ容量判定装置２８
と組み合わされるメモリをＦＩＦＯメモリ２６とした
が、これに限らず、読み出し順序が定められた先入れ後
出し（ＦＩＬＯ）メモリにも適用することが可能であ
る。

【００４５】

【発明の効果】以上説明したように本発明によれば、先
入れ先出し動作あるいは先入れ後出し動作を行うメモリ
のデータが格納された容量あるいは空きエリアの残容量
を緻密に判定することができる。従って、このメモリの
制御を司どる制御手段の割り込みを少なくすることでシ
ステムの稼動効率を向上させることができ、かつ、メモ
リエリアの有効活用を実現することができる。

【図面の簡単な説明】

【図１】本発明を適用した実施例装置の要部を示すブロ
ック図である。

【図２】実施例装置の全体構成を示すブロック図であ
る。

【図３】（Ａ）〜（Ｅ）は、それぞれ図２に示すレジス
タに格納されるしきい値の設定を説明するための概略説
明図である。

【図４】図３（Ａ）に示すしきい値を設定してメモリ容
量の判定を行うメモリ容量判定装置の構成図である。

【図５】ＦＩＦＯメモリからのメモリ容量データとしき
い値とが一致するか否かを判定するメモリ容量判定装置
の構成例を示すブロック図である。

【図６】ＦＩＦＯメモリから出力されるメモリ容量デー
タがしきい値よりも大きいことを判定するメモリ容量判
定装置の構成例を示すブロック図である。

【図７】ＦＩＦＯメモリから出力されるメモリ容量デー
タがしきい値よりも小さいことを判定するメモリ容量判
定装置の構成例を示すブロック図である。

【図８】ＦＩＦＯメモリより出力されるメモリ容量デー
タが上限および下限のしきい値の間にあることを判定す
るメモリ容量判定装置の構成例を示すブロック図であ
る。

【図９】ＦＩＦＯメモリの空きエリアのメモリ容量がし
きい値よりも大きいか否かを判定するメモリ容量判定装
置の構成例を示すブロック図である。

【符号の説明】

１０ 送信システム ２０ 受信システム ２２ ＣＰＵ ２６ ＦＩＦＯメモリ ２８ メモリ容量判定装置 ３４ データ送信部 ４０ デュアルポートＲＡＭ ４６ 入力カウンタ ４８ 出力カウンタ ４９ 減算器 ５０ 比較器 ５２ レジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 先入れ先出し動作あるいは先入れ後出し
   動作に従ってデータの書込み及び読み出しを行うメモリ
   と、 前記メモリ内のデータが格納された容量あるいは空きエ
   リアの残容量をメモリ容量として検出するメモリ容量検
   出手段と、 前記メモリ容量と比較すべき任意のしきい値を書き替え
   可能に格納する格納手段と、 前記メモリ容量としきい値とを比較し、その比較結果を
   出力する比較手段と、を有することを特徴とするメモリ
   システム。
2. 【請求項２】 請求項１記載のメモリシステムを用いた
   メモリ制御方法であって、 前記メモリに対するデータの読み書きを制御する制御手
   段を有し、 前記制御手段は、予め前記格納手段に前記しきい値を格
   納しておき、その後の前記メモリに対するデータの読み
   書きと並行して前記比較手段にて比較を行い、前記比較
   手段より通知を受けることで前記メモリのデータ格納容
   量あるいは空きエリア容量を判定することを特徴とする
   請求項１記載のメモリシステムを用いたメモリ制御方
   法。
3. 【請求項３】 請求項１記載のメモリシステムを用いた
   メモリ制御方法であって、 前記メモリに対するデータの読み書きを制御する制御手
   段を有し、 前記制御手段は、データの読み書きが行われた前記メモ
   リ容量を監視すべきタイミングで、前記格納手段に関心
   となるメモリ容量に相当するしきい値を格納し、その後
   の前記比較手段からの比較結果に基づいて、前記メモリ
   に対する読み書きが可能か否かを判断することを特徴と
   する請求項１記載のメモリシステムを用いたメモリ制御
   方法。