JPH0524226Y2 - - Google Patents
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- JPH0524226Y2 JPH0524226Y2 JP4669985U JP4669985U JPH0524226Y2 JP H0524226 Y2 JPH0524226 Y2 JP H0524226Y2 JP 4669985 U JP4669985 U JP 4669985U JP 4669985 U JP4669985 U JP 4669985U JP H0524226 Y2 JPH0524226 Y2 JP H0524226Y2
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- 238000010586 diagram Methods 0.000 description 11
- 239000000872 buffer Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
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- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【考案の詳細な説明】
（産業上の利用分野）
本考案は、例えば半導体集積回路のテストに用
いられるデジタル信号発生装置に関するものであ
る。
いられるデジタル信号発生装置に関するものであ
る。
（従来の技術）
例えば、デジタル半導体集積回路のテストに用
いるデジタル信号発生装置としては、ハイレベル
及びローレベルが自由に設定できること、ハイレ
ベル出力、ローレベル出力及びハイインピーダン
ス出力が得られるトライステート動作が可能なこ
と、高速出力が得られること、出力が保護できる
ことなどが必要である。
いるデジタル信号発生装置としては、ハイレベル
及びローレベルが自由に設定できること、ハイレ
ベル出力、ローレベル出力及びハイインピーダン
ス出力が得られるトライステート動作が可能なこ
と、高速出力が得られること、出力が保護できる
ことなどが必要である。
第４図は、このような従来の装置の一例を示す
ブロツク図である。第４図において、VHはハイ
レベル電源端子、VLはローレベル電源端子であ
り、これら電源端子VH，VL間にはスイツチ回路
SWaとSWbが直列に接続されている。Taは
“１”，“０”で表わされるデジタルパターン信号
の入力端子、Tbはトライステート動作を制御す
るための制御信号の入力端子である。入力端子
TaはインバータINVを介してゲートGaの一方の
入力端子に接続されると共に直接ゲートGbの一
方の入力端子に接続され、入力端子Tbは直接ゲ
ートGaの他方の入力端子に接続されると共にゲ
ートGbの他方の入力端子に接続されている。こ
れらゲートGa，Gbの出力信号はスイツチ回路
SWa，SWbの開閉制御信号として用いられるも
のであり、ゲートGaの出力信号はスイツチ回路
SWaに加えられ、ゲートGbの出力信号はスイツ
チ回路SWaに加えられている。スイツチ回路
SWaとSWbの接続点には出力抵抗Roを介して装
置のデジタル信号の出力端子Toが接続されてい
る。
ブロツク図である。第４図において、VHはハイ
レベル電源端子、VLはローレベル電源端子であ
り、これら電源端子VH，VL間にはスイツチ回路
SWaとSWbが直列に接続されている。Taは
“１”，“０”で表わされるデジタルパターン信号
の入力端子、Tbはトライステート動作を制御す
るための制御信号の入力端子である。入力端子
TaはインバータINVを介してゲートGaの一方の
入力端子に接続されると共に直接ゲートGbの一
方の入力端子に接続され、入力端子Tbは直接ゲ
ートGaの他方の入力端子に接続されると共にゲ
ートGbの他方の入力端子に接続されている。こ
れらゲートGa，Gbの出力信号はスイツチ回路
SWa，SWbの開閉制御信号として用いられるも
のであり、ゲートGaの出力信号はスイツチ回路
SWaに加えられ、ゲートGbの出力信号はスイツ
チ回路SWaに加えられている。スイツチ回路
SWaとSWbの接続点には出力抵抗Roを介して装
置のデジタル信号の出力端子Toが接続されてい
る。
このような構成において、スイツチ回路SWa
がオンでSWbがオフの状態ではハイレベルの信
号が出力され、スイツチ回路SWaがオフでSWb
がオンの状態ではローレベルの信号が出力され、
スイツチ回路SWa及びSWbが何れもオフの状態
では出力はハイインピーダンスになる。
がオンでSWbがオフの状態ではハイレベルの信
号が出力され、スイツチ回路SWaがオフでSWb
がオンの状態ではローレベルの信号が出力され、
スイツチ回路SWa及びSWbが何れもオフの状態
では出力はハイインピーダンスになる。
ところが、第４図の構成によれば、スイツチ回
路SWa及びSWbとして比較的耐圧が高く高速の
素子を用いなければならず、コストが高くなつて
しまう。又、出力回路を保護するためには別途保
護回路を設けなければならず、更にコストを高め
ることになる。
路SWa及びSWbとして比較的耐圧が高く高速の
素子を用いなければならず、コストが高くなつて
しまう。又、出力回路を保護するためには別途保
護回路を設けなければならず、更にコストを高め
ることになる。
そこで、このような欠点を解決する装置とし
て、デジタル信号の出力端子を介して直列接続さ
れたカレントスイツチを出力レベル制御信号に応
じて駆動すると共にこれらカレントスイツチの接
続点にダイオードを介して出力レベル設定信号を
加えるように構成されたものがある。
て、デジタル信号の出力端子を介して直列接続さ
れたカレントスイツチを出力レベル制御信号に応
じて駆動すると共にこれらカレントスイツチの接
続点にダイオードを介して出力レベル設定信号を
加えるように構成されたものがある。
第５図は、このような装置の一例を示すブロツ
ク図である。第５図において、HLは端子VHにハ
イレベルの信号を直流レベルに与えるハイレベル
設定電源、IS1は制御回路CL1から加えられる制
御信号に応じて、０，Ｉ，2Iの３状態の電流を出
力するカレントスイツチで構成された第１の電流
源、IS2は制御回路CL2から加えられる制御信号
に応じて０，−Ｉ，−2Iの３状態の電流を出力する
カレントスイツチで構成された第２の電流源、
LLは端子VLにローレベルの信号を直流レベルで
与えるローレベル設定電源である。D1はアノー
ドが第１の電流源IS1の出力端子に接続されカソ
ードがハイレベル設定電源HLの出力端子に出力
された第１のダイオード、D2はアノードが第１
の電流源IS1の出力端子に接続されカソードが装
置のデジタル信号の出力端子Toに接続された第
２のダイオード、D3はカソードが装置のデジタ
ル信号の出力端子Toに接続されカソードが第２
の電流源IS2の出力端子に接続された第３のダイ
オード、D4はアノードがローレベル設定電源LL
に接続されカソードが第２の電流源IS2に接続さ
れた第４のダイオードである。尚、ダイオード
D1とD2及びD3とD4はそれぞれペアダイオードを
用いる。
ク図である。第５図において、HLは端子VHにハ
イレベルの信号を直流レベルに与えるハイレベル
設定電源、IS1は制御回路CL1から加えられる制
御信号に応じて、０，Ｉ，2Iの３状態の電流を出
力するカレントスイツチで構成された第１の電流
源、IS2は制御回路CL2から加えられる制御信号
に応じて０，−Ｉ，−2Iの３状態の電流を出力する
カレントスイツチで構成された第２の電流源、
LLは端子VLにローレベルの信号を直流レベルで
与えるローレベル設定電源である。D1はアノー
ドが第１の電流源IS1の出力端子に接続されカソ
ードがハイレベル設定電源HLの出力端子に出力
された第１のダイオード、D2はアノードが第１
の電流源IS1の出力端子に接続されカソードが装
置のデジタル信号の出力端子Toに接続された第
２のダイオード、D3はカソードが装置のデジタ
ル信号の出力端子Toに接続されカソードが第２
の電流源IS2の出力端子に接続された第３のダイ
オード、D4はアノードがローレベル設定電源LL
に接続されカソードが第２の電流源IS2に接続さ
れた第４のダイオードである。尚、ダイオード
D1とD2及びD3とD4はそれぞれペアダイオードを
用いる。
第６図は、第５図の要部の具体例を示す回路図
である。第１の電流源IS1は、トランジスタQ1，
Q2で構成され制御回路CL1から加えられる制御信
号によりオン、オフ制御される第１のカレントス
イツチCSaと、トランジスタQ3，Q4で構成され
制御回路CL1から加えられる制御信号によりオ
ン、オフ制御される第２のカレントスイツチCSb
及びカスコードトランジスタQ5とで構成されて
いる。一方、第２の電流源IS2は、トランジスタ
Q6，Q7で構成された制御回路CL2から加えられ
る制御信号によりオン、オフ制御される第３のカ
レントスイツチCScと、トランジスタQ8，Q9で
構成された制御回路CL2から加えられる制御信号
によりオン、オフ制御される第４のカレントスイ
ツチCSd及びカスコードトランジスタQ10で構成
されている。尚、各カレントスイツチCSa〜CSd
からは、それぞれ等しい電流値Ｉの電流Ia〜Idが
出力されるように構成されている。
である。第１の電流源IS1は、トランジスタQ1，
Q2で構成され制御回路CL1から加えられる制御信
号によりオン、オフ制御される第１のカレントス
イツチCSaと、トランジスタQ3，Q4で構成され
制御回路CL1から加えられる制御信号によりオ
ン、オフ制御される第２のカレントスイツチCSb
及びカスコードトランジスタQ5とで構成されて
いる。一方、第２の電流源IS2は、トランジスタ
Q6，Q7で構成された制御回路CL2から加えられ
る制御信号によりオン、オフ制御される第３のカ
レントスイツチCScと、トランジスタQ8，Q9で
構成された制御回路CL2から加えられる制御信号
によりオン、オフ制御される第４のカレントスイ
ツチCSd及びカスコードトランジスタQ10で構成
されている。尚、各カレントスイツチCSa〜CSd
からは、それぞれ等しい電流値Ｉの電流Ia〜Idが
出力されるように構成されている。
このような構成において、各制御回路CL1，
CL2は、出力の状態に応じて各カレントスイツチ
CSa〜CSdが第７図のオン、オフ状態になるよう
に制御する制御信号を出力する。出力がハイレベ
ルの状態では、カレントスイツチCSa及びCSbが
オンになることから吐出側電流は2Iになり、カレ
ントスイツチCScがオフになつてCSdがオンにな
ることから吸入側電流はＩになり、出力レベルは
これらの差Ｉにより上昇する。そして、出力レベ
ルがVHに近づくとダイオードD1はオンになり、
差分はダイオードのD1を介してハイレベル設定
電源HLに流れ込む。負荷が無い場合には、ダイ
オードD1，D2に流れる電流は等しくなつてダイ
オードD1，D2の特性が等しいことから出力レベ
ルVoはVHになる。出力がローレベルの状態で
は、カレントスイツチCSaがオフになつてCSbが
オンになることから吐出側電流はＩになり、カレ
ントスイツチCSc及びCSdがオンになることから
吸入側電流は2Iになり、出力レベルはこれらの差
Ｉにより低下する。そして、出力レベルがVLに
近づくとダイオードD4はオンになり、差分はダ
イオードD4を介してローレベル設定電源LLから
出力される。負荷が無い場合には、ダイオード
D3，D4に流れる電流は等しくなつてダイオード
D3，D4の特性が等しいことから出力レベルVoは
VLになり、出力レベルはダイオードD4によりVL
のレベルにクランプされることになる。ハイイン
ピーダンス状態ではカレントスイツチCSa〜CSd
は何れもオフになり、出力はハイインピーダンス
になる。
CL2は、出力の状態に応じて各カレントスイツチ
CSa〜CSdが第７図のオン、オフ状態になるよう
に制御する制御信号を出力する。出力がハイレベ
ルの状態では、カレントスイツチCSa及びCSbが
オンになることから吐出側電流は2Iになり、カレ
ントスイツチCScがオフになつてCSdがオンにな
ることから吸入側電流はＩになり、出力レベルは
これらの差Ｉにより上昇する。そして、出力レベ
ルがVHに近づくとダイオードD1はオンになり、
差分はダイオードのD1を介してハイレベル設定
電源HLに流れ込む。負荷が無い場合には、ダイ
オードD1，D2に流れる電流は等しくなつてダイ
オードD1，D2の特性が等しいことから出力レベ
ルVoはVHになる。出力がローレベルの状態で
は、カレントスイツチCSaがオフになつてCSbが
オンになることから吐出側電流はＩになり、カレ
ントスイツチCSc及びCSdがオンになることから
吸入側電流は2Iになり、出力レベルはこれらの差
Ｉにより低下する。そして、出力レベルがVLに
近づくとダイオードD4はオンになり、差分はダ
イオードD4を介してローレベル設定電源LLから
出力される。負荷が無い場合には、ダイオード
D3，D4に流れる電流は等しくなつてダイオード
D3，D4の特性が等しいことから出力レベルVoは
VLになり、出力レベルはダイオードD4によりVL
のレベルにクランプされることになる。ハイイン
ピーダンス状態ではカレントスイツチCSa〜CSd
は何れもオフになり、出力はハイインピーダンス
になる。
このように構成することにより、高速性を有
し、出力のオフセツトが小さく、大振幅で良好な
直線性が得られ、本質的に電流リミツタ機能を有
する低コストの装置が得られる。
し、出力のオフセツトが小さく、大振幅で良好な
直線性が得られ、本質的に電流リミツタ機能を有
する低コストの装置が得られる。
（考案が解決しようとする問題点）
しかし、このような構成によれば、ハイレベル
信号VHとローレベル信号VLの差が小さくなると、
本来カツトオフにならなければならないダイオー
ドD1或いはD4にも電流が流れて振幅が小さくな
るのに従つてオフセツトが大きくなり、小さい振
幅（例えば0.5Vpp以下）のパルス信号が得られ
ないという問題点がある。このようなオフセツト
はダイオードの寄生抵抗が小さければ小さくする
ことができるが、完全にはなくならない。
信号VHとローレベル信号VLの差が小さくなると、
本来カツトオフにならなければならないダイオー
ドD1或いはD4にも電流が流れて振幅が小さくな
るのに従つてオフセツトが大きくなり、小さい振
幅（例えば0.5Vpp以下）のパルス信号が得られ
ないという問題点がある。このようなオフセツト
はダイオードの寄生抵抗が小さければ小さくする
ことができるが、完全にはなくならない。
本考案は、このような点に着目してなされたも
のであつて、その目的は、ハイレベル設定電圧及
びローレベル設定電圧に出力状態に応じて微小振
幅電圧を加算することによつてカツトオフ側のダ
イオードに流れる電流の影響を除去し、小さい振
幅のパルス信号が得られるデジタル信号発生装置
を提供することにある。
のであつて、その目的は、ハイレベル設定電圧及
びローレベル設定電圧に出力状態に応じて微小振
幅電圧を加算することによつてカツトオフ側のダ
イオードに流れる電流の影響を除去し、小さい振
幅のパルス信号が得られるデジタル信号発生装置
を提供することにある。
（問題点を解決するための手段）
前記した問題点を解決する本考案は、ハイレベ
ル設定電源と、出力電流の状態として３状態がと
れる第１、第２の電流源と、ローレベル設定電源
と、前記ハイレベル設定電源と前記第１の電流源
との間に接続された第１のダイオードと、前記第
１の電流源と装置の出力端子間に接続された第２
のダイオードと、前記第２の電流源と装置の出力
端子間に接続された第３のダイオードと、前記ロ
ーレベル設定電源と前記第２の電流源との間に接
続された第４のダイオードと、前記ハイレベル設
定電源と前記第１のダイオード間に接続されロー
レベル出力時に前記ハイレベル設定電源からの出
力電圧に微小振幅電圧＋ΔVを加算する第１の加
算手段と、前記ローレベル設定電源と前記第４の
ダイオード間に接続されハイレベル出力時に前記
ローレベル設定電源からの出力電圧に微小振幅電
圧−ΔVを加算する第２の加算手段とにより構成
されてなることを特徴とするものである。
ル設定電源と、出力電流の状態として３状態がと
れる第１、第２の電流源と、ローレベル設定電源
と、前記ハイレベル設定電源と前記第１の電流源
との間に接続された第１のダイオードと、前記第
１の電流源と装置の出力端子間に接続された第２
のダイオードと、前記第２の電流源と装置の出力
端子間に接続された第３のダイオードと、前記ロ
ーレベル設定電源と前記第２の電流源との間に接
続された第４のダイオードと、前記ハイレベル設
定電源と前記第１のダイオード間に接続されロー
レベル出力時に前記ハイレベル設定電源からの出
力電圧に微小振幅電圧＋ΔVを加算する第１の加
算手段と、前記ローレベル設定電源と前記第４の
ダイオード間に接続されハイレベル出力時に前記
ローレベル設定電源からの出力電圧に微小振幅電
圧−ΔVを加算する第２の加算手段とにより構成
されてなることを特徴とするものである。
（実施例）
以下、図面を参照して本考案の実施例を詳細に
説明する。
説明する。
第１図は、本考案の一実施例を示す構成ブロツ
ク図である。この図において、第４図と同一部分
には同一符号を付けて示し、その説明を省略す
る。
ク図である。この図において、第４図と同一部分
には同一符号を付けて示し、その説明を省略す
る。
本考案の装置においては、ハイレベル設定電源
HLと、第１のダイオードD1との間に第１の加算
手段AD1を接続すると共に、ローレベル設定電源
LLと、第４のダイオードD4との間に第２の加算
手段AD2を接続したものである。
HLと、第１のダイオードD1との間に第１の加算
手段AD1を接続すると共に、ローレベル設定電源
LLと、第４のダイオードD4との間に第２の加算
手段AD2を接続したものである。
第１の加算手段AD1は、ローレベル出力状態に
おいて出力される0.5Vpp程度の微小振幅電圧ΔV
と、ハイレベル設定電源HLからの出力電圧VHと
を加算する。又、第２の加算手段AD2は、ハイレ
ベル出力状態において出力される−0.5Vpp程度
の微小振幅電圧−ΔVと、ローレベル設定電源LL
からの出力電圧VLとを加算する。
おいて出力される0.5Vpp程度の微小振幅電圧ΔV
と、ハイレベル設定電源HLからの出力電圧VHと
を加算する。又、第２の加算手段AD2は、ハイレ
ベル出力状態において出力される−0.5Vpp程度
の微小振幅電圧−ΔVと、ローレベル設定電源LL
からの出力電圧VLとを加算する。
このように構成した装置の動作を説明すれば、
以下の通りである。先ず、ハイレベル出力状態の
動作を例にとる。この状態では、微小振幅電圧
ΔVがハイレベル設定電圧VHには加算されておら
ず、第１、第２、第３のダイオードD1，D2，D3
が導通（第７図参照）しており、第１、第２のダ
イオードD1，D2を流れる電流が共に等しいもの
とすれば、出力端子Toの出力レベルはVHに等し
くなつている。
以下の通りである。先ず、ハイレベル出力状態の
動作を例にとる。この状態では、微小振幅電圧
ΔVがハイレベル設定電圧VHには加算されておら
ず、第１、第２、第３のダイオードD1，D2，D3
が導通（第７図参照）しており、第１、第２のダ
イオードD1，D2を流れる電流が共に等しいもの
とすれば、出力端子Toの出力レベルはVHに等し
くなつている。
ここで、ハイレベル設定電圧VHと、ローレベ
ル設定電圧VLの差が、例えば0.5V以下と小さく
なると、カツトオフ状態にあつた第４のダイオー
ドD4が導通し始め、そのために第１、第２のダ
イオードD1，D2を流れる電流が等しくなくなる。
本考案の装置においては、この状態において、第
２の加算手段AD2は、ローレベル設定電源LLの
出力電圧VLに微小振幅電圧−ΔVを加算した電圧
（VL−ΔV）を出力しており、第４のダイオード
D4のアノード電位をΔVだけ下げており、この第
４のダイオードD4が導通し始めるのを阻止して
いる。
ル設定電圧VLの差が、例えば0.5V以下と小さく
なると、カツトオフ状態にあつた第４のダイオー
ドD4が導通し始め、そのために第１、第２のダ
イオードD1，D2を流れる電流が等しくなくなる。
本考案の装置においては、この状態において、第
２の加算手段AD2は、ローレベル設定電源LLの
出力電圧VLに微小振幅電圧−ΔVを加算した電圧
（VL−ΔV）を出力しており、第４のダイオード
D4のアノード電位をΔVだけ下げており、この第
４のダイオードD4が導通し始めるのを阻止して
いる。
ローレベル出力状態では、微小振幅電圧−ΔV
がローレベル設定電圧VLには加算されておらず、
第２、第３、第４のダイオードD2，D3，D4が導
通しており（第７図参照）、第３、第４のダイオ
ードD3，D4を流れる電流が共に等しいものとす
れば、出力端子Toの出力レベルはVLに等しくな
つている。
がローレベル設定電圧VLには加算されておらず、
第２、第３、第４のダイオードD2，D3，D4が導
通しており（第７図参照）、第３、第４のダイオ
ードD3，D4を流れる電流が共に等しいものとす
れば、出力端子Toの出力レベルはVLに等しくな
つている。
ここで、ハイレベル設定電圧VHと、ローレベ
ル設定電圧VLの差が、例えば0.5V以下と小さく
なると、カツトオフ状態にあつた第１のダイオー
ドD1が導通し始めようとする。しかしながら、
この状態では、第１の加算手段AD1は、ハイレベ
ル設定電源HLの出力電圧VHに、微小振幅電圧
ΔVを加算した電圧（VH＋ΔV）を出力している。
従つて、第１のダイオードD1のカソード電位は
ΔVだけ上がつており、第１のダイオードD1が導
通し始めよるのを阻止している。
ル設定電圧VLの差が、例えば0.5V以下と小さく
なると、カツトオフ状態にあつた第１のダイオー
ドD1が導通し始めようとする。しかしながら、
この状態では、第１の加算手段AD1は、ハイレベ
ル設定電源HLの出力電圧VHに、微小振幅電圧
ΔVを加算した電圧（VH＋ΔV）を出力している。
従つて、第１のダイオードD1のカソード電位は
ΔVだけ上がつており、第１のダイオードD1が導
通し始めよるのを阻止している。
このような動作によつて、カツトオフ側のダイ
オードに流れる電流の影響が除外され、小さな振
幅のパルス信号を出力することができるようにな
る。
オードに流れる電流の影響が除外され、小さな振
幅のパルス信号を出力することができるようにな
る。
第２図は、第１図装置における加算手段AD1，
AD2の具体例を示す回路図である。微小振幅電圧
±ΔVは、高速にハイレベル設定電圧VH、ローレ
ベル設定電圧VLに加算されなければならないが、
加算手段は必ずしも高速のものである必要はな
い。その理由は、設定電圧に加算する振幅電圧
は、設定電圧に比べて小さいからで、ここでは、
公知の定速バツフアを組合せて構成してある。第
２図において、Ａはバツフアアンプ、Ｒ，R1は
抵抗、Ｃはコンデンサである。コンデンサＣは、
バイパス回路を構成し、微小振幅電圧ΔV（−
ΔV）の高周波成分を直接出力端T1に加えてい
る。これにより、微小振幅電圧ΔV（−ΔV）に関
して高速動作を実現している。抵抗R1は、コン
デンサＣと共に、ローパスフイルタを構成してお
り、バツフアアンプＡからは、低周波成分のみ供
給し、又、コンデンサＣによる高周波成分がバツ
フアアンプＡの出力に入らないようにしている。
AD2の具体例を示す回路図である。微小振幅電圧
±ΔVは、高速にハイレベル設定電圧VH、ローレ
ベル設定電圧VLに加算されなければならないが、
加算手段は必ずしも高速のものである必要はな
い。その理由は、設定電圧に加算する振幅電圧
は、設定電圧に比べて小さいからで、ここでは、
公知の定速バツフアを組合せて構成してある。第
２図において、Ａはバツフアアンプ、Ｒ，R1は
抵抗、Ｃはコンデンサである。コンデンサＣは、
バイパス回路を構成し、微小振幅電圧ΔV（−
ΔV）の高周波成分を直接出力端T1に加えてい
る。これにより、微小振幅電圧ΔV（−ΔV）に関
して高速動作を実現している。抵抗R1は、コン
デンサＣと共に、ローパスフイルタを構成してお
り、バツフアアンプＡからは、低周波成分のみ供
給し、又、コンデンサＣによる高周波成分がバツ
フアアンプＡの出力に入らないようにしている。
第３図は、第１図装置において、加算手段
AD1，AD2の入力端に与える微小振幅電圧±ΔV
の発生回路の具体例を示す回路図である。この回
路において、トランジスタQ11，Q12のベースに、
ハイレベル、ローレベル状態に応じて変化する信
号を与えることによつて、これらのトランジスタ
Q11，Q12をオン、オフし、各ダイオードD11，
D12を通して微小振幅電圧＋ΔV及び−ΔVを交互
に得るようになつている。尚、抵抗R11は、充分
小さくして、出力インピーダンスを下げるように
している。
AD1，AD2の入力端に与える微小振幅電圧±ΔV
の発生回路の具体例を示す回路図である。この回
路において、トランジスタQ11，Q12のベースに、
ハイレベル、ローレベル状態に応じて変化する信
号を与えることによつて、これらのトランジスタ
Q11，Q12をオン、オフし、各ダイオードD11，
D12を通して微小振幅電圧＋ΔV及び−ΔVを交互
に得るようになつている。尚、抵抗R11は、充分
小さくして、出力インピーダンスを下げるように
している。
（考案の効果）
以上説明したように、本考案は、第５図に示し
た回路において、ハイレベル設定電圧及びローレ
ベル設定電圧に、出力状態に応じて微小振幅電圧
を＋ΔV又は−ΔVを加算するようにし、カツト
オフ側のダイオードに流れる電流の影響をなくし
たもので、比較的簡単な構成で、デジタル半導体
集積回路のテテストに必要な特性を有すると共
に、小さい振幅のパルス信号をリニアリテイ良く
出力できるデジタル信号発生装置が実現できる。
た回路において、ハイレベル設定電圧及びローレ
ベル設定電圧に、出力状態に応じて微小振幅電圧
を＋ΔV又は−ΔVを加算するようにし、カツト
オフ側のダイオードに流れる電流の影響をなくし
たもので、比較的簡単な構成で、デジタル半導体
集積回路のテテストに必要な特性を有すると共
に、小さい振幅のパルス信号をリニアリテイ良く
出力できるデジタル信号発生装置が実現できる。
第１図は本考案装置の一例を示す構成ブロツク
図、第２図は第１図装置に用いられる加算手段の
具体例を示す回路図、第３図は微小振幅電圧±
ΔVの発生回路の具体例を示す回路図、第４図及
び第５図は従来装置の一例を示すブロツク図、第
６図は第５図の要部の具体例を示す回路図、第７
図は第６図の動作状態説明図である。 HL……ハイレベル設定電源、LL……ローレベ
ル設定電源、D1〜D4……第１〜第４のダイオー
ド、IS1，IS2……定電流源、To……出力端子、
AD1，AD2……第１、第２の加算手段。
図、第２図は第１図装置に用いられる加算手段の
具体例を示す回路図、第３図は微小振幅電圧±
ΔVの発生回路の具体例を示す回路図、第４図及
び第５図は従来装置の一例を示すブロツク図、第
６図は第５図の要部の具体例を示す回路図、第７
図は第６図の動作状態説明図である。 HL……ハイレベル設定電源、LL……ローレベ
ル設定電源、D1〜D4……第１〜第４のダイオー
ド、IS1，IS2……定電流源、To……出力端子、
AD1，AD2……第１、第２の加算手段。
Claims (1)
- ハイレベル設定電源と、出力電流の状態として
３状態がとれる第１、第２の電流源と、ローレベ
ル設定電源と、前記ハイレベル設定電源と前記第
１の電流源との間に接続された第１のダイオード
と、前記第１の電流源と装置の出力端子間に接続
された第２のダイオードと、前記第２の電流源と
装置の出力端子間に接続された第３のダイオード
と、前記ローレベル設定電源と前記第２の電流源
との間に接続された第４のダイオードと、前記ハ
イレベル設定電源と前記第１のダイオード間に接
続されローレベル出力時に前記ハイレベル設定電
源からの出力電圧に微小振幅電圧＋ΔVを加算す
る第１の加算手段と、前記ローレベル設定電源と
前記第４のダイオード間に接続されハイレベル出
力時に前記ローレベル設定電源からの出力電圧に
微小振幅電圧−ΔVを加算する第２の加算手段と
により構成されてなるデジタル信号発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4669985U JPH0524226Y2 (ja) | 1985-03-29 | 1985-03-29 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4669985U JPH0524226Y2 (ja) | 1985-03-29 | 1985-03-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61161778U JPS61161778U (ja) | 1986-10-07 |
| JPH0524226Y2 true JPH0524226Y2 (ja) | 1993-06-21 |
Family
ID=30561344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4669985U Expired - Lifetime JPH0524226Y2 (ja) | 1985-03-29 | 1985-03-29 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0524226Y2 (ja) |
-
1985
- 1985-03-29 JP JP4669985U patent/JPH0524226Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61161778U (ja) | 1986-10-07 |
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