JPH05243250A - トランジスタ装置 - Google Patents

Abstract

(57)【要約】 【目的】 ベースキャパシタを削減してスイッチングス
ピードを改善したトランジスタ装置を提供する。 【構成】 第１のトランジスタ（３０）に第２のトラン
ジスタ（３４）を直列に接続し、これら第１及び第２の
トランジスタのベース間に前記第２のトランジスタのベ
ースから前記第１のトランジスタのベースに向かって順
方向を成す第３のトランジスタ（３２）を接続するとと
もに、前記第２のトランジスタのベースと前記第１のト
ランジスタの非接地側の端子とを共通化し、前記第３の
トランジスタのベースを前記第１及び第２のトランジス
タの中間接続点に接続したものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、トランジスタ装置に
係り、特に、不飽和型ＰＮＰ型トランジスタ素子に関す
る。

【従来の技術】

【０００２】従来のパイポーラ集積回路に用いられるＰ
ＮＰ型トランジスタ素子には、ベースキャパシタが大き
い、ベース幅が厚く広い、飽和領域に入るとストレージ
タイムが大きくなる等からスイッチングスピードが遅い
という欠点がある。

【０００３】従来のパイポーラ集積回路には、ラテラル
ＰＮＰトランジスタと、ＳｕＢ（サブストレート）ＰＮ
Ｐトランジスタが用いられている。ラテラルＰＮＰトラ
ンジスタは、ｈ_{F E} が２０〜８０、トランジション周波
数ｆ_T が４ＭＨｚであり、また、ＳｕＢＰＮＰトランジ
スタは、ｈ_{F E} が５０〜２００、トランジション周波数
ｆ_T が４０ＭＨｚである。そのため、高利得及び高周波
特性が要求される場合には、ＳｕＢＰＮＰトランジスタ
が有利であり、そのコレクタが基板電位にクランプされ
てしまうという欠点がある。

【０００４】

【発明が解決しようとする課題】このような欠点を除い
たトランジスタ装置として、近年、ＳｕＢＰＮＰトラン
ジスタが提案されている。このトランジスタでは、コレ
クタと基板との間の降伏電圧が低く、キャパシタンスが
大きい等の問題点がある。

【０００５】そこで、この発明は、ベースキャパシタを
削減してスイッチングスピードを改善したトランジスタ
装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】この発明のトランジスタ
装置は、図１に例示されるように、第１のトランジスタ
（３０）に第２のトランジスタ（３４）を直列に接続
し、これら第１及び第２のトランジスタのベース間に前
記第２のトランジスタのベースから前記第１のトランジ
スタのベースに向かって順方向を成す第３のトランジス
タ（３２）を接続するとともに、前記第２のトランジス
タのベースと前記第１のトランジスタの非接地側の端子
とを共通化し、前記第３のトランジスタのベースを前記
第１及び第２のトランジスタの中間接続点に接続したこ
とを特徴とする。

【０００７】

【作用】このトランジスタ装置では、直列に接続された
第１及び第２のトランジスタのベース間に第２のトラン
ジスタのベースから第１のトランジスタのベース側に順
方向を成す第３のトランジスタが接続され、第２のトラ
ンジスタのベースと第１のトランジスタの非接地側の端
子との間が共通に接続されたことにより、ベースキャパ
シタの削減が行われる。その結果、スイッチングスピー
ドの改善が図られる。

【０００８】

【実施例】以下、この発明を図面に示した実施例を参照
して詳細に説明する。

【０００９】図１及び図２はこの発明のトランジスタ装
置の実施例を示し、図１はその等価回路、図２はその構
成を示している。このトランジスタ装置には、図１に示
すように、ＰＮＰ型トランジスタからなる第１のトラン
ジスタ３０、第２のトランジスタ３４及び第３のトラン
ジスタ３２が設置されており、トランジスタ３０、３４
は直列に接続され、各トランジスタ３０、３４のベース
間には、トランジスタ３４のベース側からトランジスタ
３０のベース側に向かって順方向を成すトランジスタ３
２が接続され、このトランジスタ３２のベースがトラン
ジスタ３０、３４の中間接続点に共通に接続されてい
る。また、トランジスタ３４のベースは、トランジスタ
３０の非接地側の端子であるエミッタと共通に接続され
ている。そして、トランジスタ３０にはエミッタ電極２
０、トランジスタ３０のベースにはベース電極２２、ト
ランジスタ３０、３４の中間接続点にはコレクタ電極２
４、トランジスタ３４のベースにはベース電極２６、ま
た、トランジスタ３４のコレクタにはコレクタ電極２８
が形成されている。この実施例では、コレクタ電極２８
は接地されている。

【００１０】そして、このような等価回路を実現したト
ランジスタ装置は、図２に示すように、Ｐ型の半導体基
板２の表面層にはＮ⁺ 型の埋込み層４を形成した後、Ｎ
型のエピタキシャル層が形成され、このエピタキシャル
層は分離領域６で区画分離され、第１のＮ型半導体領域
８が形成されている。このＮ型半導体領域８の内部には
第１のＰ型半導体領域１０が形成され、このＰ型半導体
領域１０には第２のＮ型半導体領域１２が形成され、こ
のＮ型半導体領域１２の内部には不純物濃度の高い（Ｐ
⁺ ）第２のＰ型半導体領域１４が形成されている。ま
た、第１及び第２のＮ型半導体領域８、１２には電極を
取り出すためにＮ⁺ 領域１６、１８が個別に形成されて
いる。

【００１１】そして、第２のＰ型半導体領域１４にはエ
ミッタ電極２０、第２のＮ型半導体領域１２にはベース
電極２２、第１のＰ型半導体領域１０にはコレクタ電極
２４、第１のＮ型半導体領域８には電極２６及び分離領
域６には基準電位点（ＧＮＤ）電極２８がそれぞれ形成
され、エミッタ電極２０と電極２６とは電気的に短絡さ
れている。

【００１２】したがって、このトランジスタ装置には、
Ｐ型半導体領域１４、Ｎ型半導体領域１２及び第１のＰ
型半導体領域１０から成るＰＮＰ接合によってＰＮＰ型
のトランジスタ３０が形成され、Ｎ型半導体領域１２、
Ｐ型半導体領域１０及びＮ型半導体領域８から成るＮＰ
Ｎ接合によってＮＰＮ型のトランジスタ３２が形成され
ている。また、Ｐ型半導体領域１０、Ｎ型半導体領域８
及びＰ型半導体領域の分離領域６から成るＰＮＰ接合に
よってＰＮＰ型のトランジスタ３４が形成されている。
そして、エミッタ電極２０及び電極２６間は短絡され、
電極２８は基準電位点即ち接地等によって最も低い電位
に接続されている。

【００１３】このような構成によれば、Ｐ型半導体領域
１０で形成されるコレクタ領域で、Ｐ型半導体領域１４
から成るエミッタ領域の周辺及び底部を完全に包囲する
ことができる。この結果、ベースキャパシタの低減化と
ともに、ベース幅を薄くでき、トランジション周波数ｆ
_T を改善することができる。即ち、従来素子のようなベ
ースキャパシタの充放電に伴うスイッチング速度の低下
を防止することができる。

【００１４】また、エミッタ電極２０と電極２６が短絡
されているため、トランジスタ３０が飽和領域に入ると
き、トランジスタ３２が導通し、そのコレクタからエミ
ッタに電流が流れることから、トランジスタ３０の飽和
領域への突入を阻止し、トランジスタ３０は常に飽和領
域への移行を防止することができる。この結果、過剰な
キャリアの注入を抑えることができ、ストレージタイム
を短縮し、スイッチングスピードを改善することができ
る。

【００１５】さらに、トランジスタ３０のコレクタに接
続されたトランジスタ３４は、そのベースが高電位側に
接続され、トランジスタ３０が動作状態にあるとき、常
に不導通状態となるため、トランジスタ３０のコレクタ
は常に基準電位（ＧＮＤ）から浮いた状態に維持され
る。このようにコレクタ電位が基準電位より浮いた状態
にあるため、従来のようにクランプされることがなく、
回路使用上の制約が無くなる利点がある。

【００１６】しかも、このような構成によれば、高い電
流増幅率を得ることができ、スイッチング素子の他、高
利得の増幅素子としても用いることができる。

【００１７】

【発明の効果】以上説明したように、この発明によれ
ば、ベースキャパシタを削減して飽和領域への突入を防
止でき、スイッチングスピードを改善することができ
る。

【図面の簡単な説明】

【図１】この発明のトランジスタ装置の実施例を示す回
路図である。

【図２】図１に示したトランジスタ装置の断面図であ
る。

【符合の説明】

３０ 第１のトランジスタ ３２ 第３のトランジスタ ３４ 第２のトランジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１のトランジスタに第２のトランジス
   タを直列に接続し、これら第１及び第２のトランジスタ
   のベース間に前記第２のトランジスタのベースから前記
   第１のトランジスタのベースに向かって順方向を成す第
   ３のトランジスタを接続するとともに、前記第２のトラ
   ンジスタのベースと前記第１のトランジスタの非接地側
   の端子とを共通化し、前記第３のトランジスタのベース
   を前記第１及び第２のトランジスタの中間接続点に接続
   したことを特徴とするトランジスタ装置。