JPH0245330B2 - - Google Patents
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- Publication number
- JPH0245330B2 JPH0245330B2 JP58131175A JP13117583A JPH0245330B2 JP H0245330 B2 JPH0245330 B2 JP H0245330B2 JP 58131175 A JP58131175 A JP 58131175A JP 13117583 A JP13117583 A JP 13117583A JP H0245330 B2 JPH0245330 B2 JP H0245330B2
- Authority
- JP
- Japan
- Prior art keywords
- type semiconductor
- semiconductor region
- transistor
- region
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 48
- 239000000758 substrate Substances 0.000 claims description 9
- 239000003990 capacitor Substances 0.000 description 5
- 239000010410 layer Substances 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
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- 238000007599 discharging Methods 0.000 description 1
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- 239000007924 injection Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
この発明はトランジスタ装置に係り、特に、不
飽和型PNP型トランジスタ素子に関する。
飽和型PNP型トランジスタ素子に関する。
従来のパイポーラ集積回路に用いられるPNP
型トランジスタ素子には、ベースキヤパシタが大
きい、ベース幅が厚く広い、飽和領域に入るとス
トレージタイムが大きくなる等からスイツチング
スピードが遅い欠点がある。
型トランジスタ素子には、ベースキヤパシタが大
きい、ベース幅が厚く広い、飽和領域に入るとス
トレージタイムが大きくなる等からスイツチング
スピードが遅い欠点がある。
従来のパイポーラ集積回路にはラテラルPNP
トランジスタと、SuB（サブストレート）PNPト
ランジスタとがある。ラテラルPNPトランジス
タではhFEが20〜80、トランジシヨン周波数fTは
4MHz、SuBPNPトランジスタではhFEが50〜200、
トランジシヨン周波数fTは40MHzであるため、高
利得及び高周波特性を要求された場合、
SuBPNPトランジスタが有利であるが、
SuBPNPトランジスタにはコレクタが基板電位
にクランプされてしまう欠点がある。最近、この
欠点を除いたSuBPNPトランジスタが提案され
ているが、このものはコレクタと基板との間の降
伏電圧が低く、キヤパシタンスが大きい等の問題
がある。
トランジスタと、SuB（サブストレート）PNPト
ランジスタとがある。ラテラルPNPトランジス
タではhFEが20〜80、トランジシヨン周波数fTは
4MHz、SuBPNPトランジスタではhFEが50〜200、
トランジシヨン周波数fTは40MHzであるため、高
利得及び高周波特性を要求された場合、
SuBPNPトランジスタが有利であるが、
SuBPNPトランジスタにはコレクタが基板電位
にクランプされてしまう欠点がある。最近、この
欠点を除いたSuBPNPトランジスタが提案され
ているが、このものはコレクタと基板との間の降
伏電圧が低く、キヤパシタンスが大きい等の問題
がある。
この発明は、縦型のPNP型トランジスタを形
成し、そのベースキヤパシタとともに、その幅を
削減し、スイツチングスピードを改善したトラン
ジスタ装置の提供を目的とする。
成し、そのベースキヤパシタとともに、その幅を
削減し、スイツチングスピードを改善したトラン
ジスタ装置の提供を目的とする。
この発明は、半導体領域に形成した第１のＮ型
半導体領域内に第１のＰ型半導体領域を形成し、
このＰ型半導体領域内に第２のＮ型半導体領域を
形成し、このＮ型半導体領域内に第２のＰ型半導
体領域を形成し、この第２のＰ型半導体領域と前
記第１のＮ型半導体領域を電気的に短絡したこと
を特徴とする。
半導体領域内に第１のＰ型半導体領域を形成し、
このＰ型半導体領域内に第２のＮ型半導体領域を
形成し、このＮ型半導体領域内に第２のＰ型半導
体領域を形成し、この第２のＰ型半導体領域と前
記第１のＮ型半導体領域を電気的に短絡したこと
を特徴とする。
以下、この発明を図面に示した実施例を参照し
て詳細に説明する。
て詳細に説明する。
第１図及び第２図はこの発明のトランジスタ装
置の実施例を示し、第１図はその構成、第２図は
その等価回路を示している。図において、Ｐ型の
半導体基板２の表面層にはN+型の埋込み層４を
形成した後、Ｎ型のエピタキシヤル層が形成さ
れ、このエピタキシヤル層は分離領域６で区画分
離され、第１のＮ型半導体領域８が形成されてい
る。このＮ型半導体領域８の内部には第１のＰ型
半導体領域１０が形成され、このＰ型半導体領域
１０には第２のＮ型半導体領域１２が形成され、
このＮ型半導体領域１２の内部には不純物濃度の
高い（P+）第２のＰ型半導体領域１４が形成さ
れている。また、第１及び第２のＮ型半導体領域
８，１２には電極を取出すためにN+領域１６，
１８が個別に形成されている。
置の実施例を示し、第１図はその構成、第２図は
その等価回路を示している。図において、Ｐ型の
半導体基板２の表面層にはN+型の埋込み層４を
形成した後、Ｎ型のエピタキシヤル層が形成さ
れ、このエピタキシヤル層は分離領域６で区画分
離され、第１のＮ型半導体領域８が形成されてい
る。このＮ型半導体領域８の内部には第１のＰ型
半導体領域１０が形成され、このＰ型半導体領域
１０には第２のＮ型半導体領域１２が形成され、
このＮ型半導体領域１２の内部には不純物濃度の
高い（P+）第２のＰ型半導体領域１４が形成さ
れている。また、第１及び第２のＮ型半導体領域
８，１２には電極を取出すためにN+領域１６，
１８が個別に形成されている。
そして、第２のＰ型半導体領域１４にはエミツ
タ電極２０、第２のＮ型半導体領域１２にはベー
ス電極２２、第１のＰ型半導体領域１０にはコレ
クタ電極２４、第１のＮ型半導体領域８には電極
２６及び分離領域６には基準電位点（GND）電
極２８がそれぞれ形成され、エミツタ電極２０と
電極２６とは電気的に短絡されている。
タ電極２０、第２のＮ型半導体領域１２にはベー
ス電極２２、第１のＰ型半導体領域１０にはコレ
クタ電極２４、第１のＮ型半導体領域８には電極
２６及び分離領域６には基準電位点（GND）電
極２８がそれぞれ形成され、エミツタ電極２０と
電極２６とは電気的に短絡されている。
第２図に示すように、このトランジスタ装置に
は、第２のＰ型半導体領域１４、第２のＮ型半導
体領域１２及び第１のＰ型半導体領域１０から成
るPNP接合によつてPNP型の第１のトランジス
タ３０が形成され、第２のＮ型半導体領域１２、
第１のＰ型半導体領域１０及び第１のＮ型半導体
領域８から成るNPN接合によつてNPN型の第２
のトランジスタ３２が形成されている。また、第
１のＰ型半導体領域１０、第１のＮ型半導体領域
８及びＰ型半導体領域の分離領域６から成る
PNP接合によつてPNP型の第３のトランジスタ
３４が形成されている。そして、エミツタ電極２
０及び電極２６間は短絡され、電極２８は基準電
位点即ち接地等によつて最も低い電位に接続され
ている。
は、第２のＰ型半導体領域１４、第２のＮ型半導
体領域１２及び第１のＰ型半導体領域１０から成
るPNP接合によつてPNP型の第１のトランジス
タ３０が形成され、第２のＮ型半導体領域１２、
第１のＰ型半導体領域１０及び第１のＮ型半導体
領域８から成るNPN接合によつてNPN型の第２
のトランジスタ３２が形成されている。また、第
１のＰ型半導体領域１０、第１のＮ型半導体領域
８及びＰ型半導体領域の分離領域６から成る
PNP接合によつてPNP型の第３のトランジスタ
３４が形成されている。そして、エミツタ電極２
０及び電極２６間は短絡され、電極２８は基準電
位点即ち接地等によつて最も低い電位に接続され
ている。
このような構成によれば、第１のＰ型半導体領
域１０で形成されるコレクタ領域で、第２のＰ型
半導体領域１４から成るエミツタ領域をその周辺
及び底部を完全に包囲することができる。この結
果、ベースキヤパシタの低減化とともに、ベース
幅を薄くでき、トランジシヨン周波数fTを改善す
ることができる。即ち、従来素子のようなベース
キヤパシタの充放電に伴うスイツチング速度の低
下を防止することができる。
域１０で形成されるコレクタ領域で、第２のＰ型
半導体領域１４から成るエミツタ領域をその周辺
及び底部を完全に包囲することができる。この結
果、ベースキヤパシタの低減化とともに、ベース
幅を薄くでき、トランジシヨン周波数fTを改善す
ることができる。即ち、従来素子のようなベース
キヤパシタの充放電に伴うスイツチング速度の低
下を防止することができる。
また、エミツタ電極２０と電極２６が短絡され
ているため、トランジスタ３０が飽和領域に入る
とき、トランジスタ３２が導通し、そのコレクタ
からエミツタに電流が流れることから、トランジ
スタ３０の飽和領域への突入を阻止し、トランジ
スタ３０は常に飽和領域への移行を防止すること
ができる。この結果、過剰なキヤリアの注入を抑
えることができ、ストレージタイムを短縮し、ス
イツチングスピードを改善することができる。
ているため、トランジスタ３０が飽和領域に入る
とき、トランジスタ３２が導通し、そのコレクタ
からエミツタに電流が流れることから、トランジ
スタ３０の飽和領域への突入を阻止し、トランジ
スタ３０は常に飽和領域への移行を防止すること
ができる。この結果、過剰なキヤリアの注入を抑
えることができ、ストレージタイムを短縮し、ス
イツチングスピードを改善することができる。
さらに、トランジスタ３０のコレクタに接続さ
れたトランジスタ３４は、そのベースが高電位側
に接続され、トランジスタ３０が動作状態にある
とき、常に不導通状態となるため、トランジスタ
３０のコレクタは常に基板電位（GND）から浮
いた状態に維持される。このようにコレクタ電位
が基板電位より浮いた状態にあるため、従来のよ
うにクランプされることがなく、回路使用上の制
約が無くなる利点がある。
れたトランジスタ３４は、そのベースが高電位側
に接続され、トランジスタ３０が動作状態にある
とき、常に不導通状態となるため、トランジスタ
３０のコレクタは常に基板電位（GND）から浮
いた状態に維持される。このようにコレクタ電位
が基板電位より浮いた状態にあるため、従来のよ
うにクランプされることがなく、回路使用上の制
約が無くなる利点がある。
しかも、このような構成によれば、高い電流増
幅率を得ることができ、スイツチング素子の他、
高利得の増幅素子としても用いることができる。
幅率を得ることができ、スイツチング素子の他、
高利得の増幅素子としても用いることができる。
以上説明したようにこの発明によれば、そのベ
ースキヤパシタの削減とともに、その幅を削減
し、飽和領域への突入を防止でき、スイツチング
スピードを改善することができる。
ースキヤパシタの削減とともに、その幅を削減
し、飽和領域への突入を防止でき、スイツチング
スピードを改善することができる。
第１図はこの発明のトランジスタ装置の実施例
を示す構成説明図、第２図はその等価回路を示す
回路図である。 ２……半導体基板、８……第１のＮ型半導体領
域、１０……第１のＰ型半導体領域、１２……第
２のＮ型半導体領域、１４……第２のＰ型半導体
領域。
を示す構成説明図、第２図はその等価回路を示す
回路図である。 ２……半導体基板、８……第１のＮ型半導体領
域、１０……第１のＰ型半導体領域、１２……第
２のＮ型半導体領域、１４……第２のＰ型半導体
領域。
Claims (1)
- １ 半導体基板上に形成した第１のＮ型半導体領
域内に第１のＰ型半導体領域を形成し、このＰ型
半導体領域内に第２のＮ型半導体領域を形成し、
このＮ型半導体領域内に第２のＰ型半導体領域を
形成し、この第２のＰ型半導体領域と前記第１の
Ｎ型半導体領域を電気的に短絡したことを特徴と
するトランジスタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131175A JPS6022365A (ja) | 1983-07-18 | 1983-07-18 | トランジスタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131175A JPS6022365A (ja) | 1983-07-18 | 1983-07-18 | トランジスタ装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4269636A Division JPH07118479B2 (ja) | 1992-09-11 | 1992-09-11 | トランジスタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6022365A JPS6022365A (ja) | 1985-02-04 |
| JPH0245330B2 true JPH0245330B2 (ja) | 1990-10-09 |
Family
ID=15051756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58131175A Granted JPS6022365A (ja) | 1983-07-18 | 1983-07-18 | トランジスタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022365A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02210860A (ja) * | 1989-02-09 | 1990-08-22 | Fujitsu Ltd | 半導体集積回路装置 |
| US5240867A (en) * | 1989-02-09 | 1993-08-31 | Fujitsu Limited | Semiconductor integrated circuit having interconnection with improved design flexibility, and method of production |
-
1983
- 1983-07-18 JP JP58131175A patent/JPS6022365A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6022365A (ja) | 1985-02-04 |
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