JPH1065112A - 誘導ドライバ回路とその方法 - Google Patents
誘導ドライバ回路とその方法Info
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- JPH1065112A JPH1065112A JP9094576A JP9457697A JPH1065112A JP H1065112 A JPH1065112 A JP H1065112A JP 9094576 A JP9094576 A JP 9094576A JP 9457697 A JP9457697 A JP 9457697A JP H1065112 A JPH1065112 A JP H1065112A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/08126—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in bipolar transitor switches
-
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- H03K17/0814—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit
- H03K17/08146—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit in bipolar transistor switches
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 単一の基板上に集積される、低価格，高利得
で、負荷駆動中の飽和電圧が低くワット損が低い誘導ド
ライバ回路を提供する。 【解決手段】 誘導ドライバ回路１０は、負荷を駆動す
るために用いられるドライバ・トランジスタ１１を有す
る。入力保護装置１３と電圧抑制装置１２とが、トラン
ジスタ１１を保護する助けとなる。ドライバ・トランジ
スタ１１と入力保護装置１３とを備える回路１０は、共
通コレクタ領域内に形成される。
で、負荷駆動中の飽和電圧が低くワット損が低い誘導ド
ライバ回路を提供する。 【解決手段】 誘導ドライバ回路１０は、負荷を駆動す
るために用いられるドライバ・トランジスタ１１を有す
る。入力保護装置１３と電圧抑制装置１２とが、トラン
ジスタ１１を保護する助けとなる。ドライバ・トランジ
スタ１１と入力保護装置１３とを備える回路１０は、共
通コレクタ領域内に形成される。
Description
【０００１】
【産業上の利用分野】本発明は、一般に半導体に関し、
さらに詳しくは、新規の半導体回路に関する。
さらに詳しくは、新規の半導体回路に関する。
【０００２】
【従来の技術発明が解決しようとする課題】従来、種々
の異なる回路構成が誘導負荷のためのドライバ回路とし
て利用されてきた。具体的な回路構成構成は、負荷が必
要とする電流に基づき決定されるのが普通である。通常
約３００ミリアンペア未満の低電流を必要とする用途の
ための特定の回路は、単一のドライバ・トランジスタを
利用する。この用途では、トランジスタが、通常３００
のベータを超える高い利得と、約０．２ボルト未満の低
い飽和電圧と、１２５ミリワット未満のワット損を有す
ることを必要とする。しかし、従来の回路は、これらの
パラメータを満足させないことが多く、通常約０．５ボ
ルト超の高い飽和電圧を有するので、ワット損もより高
くなる。このような従来の回路は、トランジスタ出力の
両端にツェナー・ダイオードを備え、トランジスタのベ
ース−エミッタ接合の両端にダイオードを備えることが
多い。さらに、このような回路は個別構成である、すな
わち個々に実装されたトランジスタ，ダイオードおよび
抵抗に組み込まれる。
の異なる回路構成が誘導負荷のためのドライバ回路とし
て利用されてきた。具体的な回路構成構成は、負荷が必
要とする電流に基づき決定されるのが普通である。通常
約３００ミリアンペア未満の低電流を必要とする用途の
ための特定の回路は、単一のドライバ・トランジスタを
利用する。この用途では、トランジスタが、通常３００
のベータを超える高い利得と、約０．２ボルト未満の低
い飽和電圧と、１２５ミリワット未満のワット損を有す
ることを必要とする。しかし、従来の回路は、これらの
パラメータを満足させないことが多く、通常約０．５ボ
ルト超の高い飽和電圧を有するので、ワット損もより高
くなる。このような従来の回路は、トランジスタ出力の
両端にツェナー・ダイオードを備え、トランジスタのベ
ース−エミッタ接合の両端にダイオードを備えることが
多い。さらに、このような回路は個別構成である、すな
わち個々に実装されたトランジスタ，ダイオードおよび
抵抗に組み込まれる。
【０００３】個々に実装されたトランジスタ，抵抗およ
びダイオードが利用されるので、プリント回路板が必要
とされ、各装置をプリント回路板内に挿入して組み立て
ねばならない。このため、製造工程の長いサイクル時間
と、より高いコストと、より大きなシステム規模が必要
になる。
びダイオードが利用されるので、プリント回路板が必要
とされ、各装置をプリント回路板内に挿入して組み立て
ねばならない。このため、製造工程の長いサイクル時間
と、より高いコストと、より大きなシステム規模が必要
になる。
【０００４】従って、単一の基板上に集積される、低価
格，高利得で、負荷駆動中の飽和電圧が低くワット損が
低い誘導ドライバ回路を有することが望ましい。
格，高利得で、負荷駆動中の飽和電圧が低くワット損が
低い誘導ドライバ回路を有することが望ましい。
【０００５】
【実施例】図１は、単一の半導体基板上に集積され形成
される誘導ドライバ回路１０を概略的に示す。回路１０
は、回路１０の出力１９に接続された第１電流電極また
はコレクタを有するドライバ・トランジスタ１１を具備
する。トランジスタ１１はまた、回路１０の電圧帰路２
１に接続された第１電流電極またはエミッタと、回路１
０の他の部分に接続された制御電極またはベースとを有
する。ツェナー・ダイオード１２は、トランジスタ１１
の両端に並列に接続された電圧抑制装置として機能す
る。ダイオード１２は、負荷をオフにした際の誘導キッ
クバック電圧からトランジスタ１１を保護する。多重直
列ダイオードやバックトゥバック（back-to-back）ポリ
ダイオードなどの他種の電圧抑制装置を用いることもで
きる。このように保護されることにより、トランジスタ
１１は、トランジスタ１１に損傷を与えずに低い降伏電
圧と高い利得とを有することができる。ダイオード１２
は、トランジスタ１１のエミッタに接続された陽極と、
コレクタに接続された陰極とを有する。ダイオード１３
は、トランジスタ１１の制御電極またはベースに並列に
接続され、入力保護装置として機能する。ダイオード１
３は、トランジスタ１１のエミッタ−ベース接合を、接
地バウンスまたは特に誘導負荷の切り替え中のその他の
雑音により起こる反転入力電圧スパイクから保護する。
ダイオード１３は、トランジスタ１１のエミッタに接続
された陽極と、ベースに接続された陰極とを有し、その
ためにダイオード１３はトランジスタ１１のベースと並
列に接続される。分岐抵抗１４がダイオード１３と並列
に接続される。抵抗１４は、入力１８に接続された装置
からの漏洩電流と、内部で発生した漏洩電流とを分流さ
せ、トランジスタ１７が偶然的にオンになるのを防ぎ、
それによって回路１０の雑音免疫性を高める。入力抵抗
１６が回路１０の入力１８と、トランジスタ１１のベー
スとの間に直列接続される。抵抗１６は、トランジスタ
１１に対するベース電流を制限し、それによりトランジ
スタ１１への損傷を防ぎ、出力１９の負荷から入力１８
に戻る分離を高める。
される誘導ドライバ回路１０を概略的に示す。回路１０
は、回路１０の出力１９に接続された第１電流電極また
はコレクタを有するドライバ・トランジスタ１１を具備
する。トランジスタ１１はまた、回路１０の電圧帰路２
１に接続された第１電流電極またはエミッタと、回路１
０の他の部分に接続された制御電極またはベースとを有
する。ツェナー・ダイオード１２は、トランジスタ１１
の両端に並列に接続された電圧抑制装置として機能す
る。ダイオード１２は、負荷をオフにした際の誘導キッ
クバック電圧からトランジスタ１１を保護する。多重直
列ダイオードやバックトゥバック（back-to-back）ポリ
ダイオードなどの他種の電圧抑制装置を用いることもで
きる。このように保護されることにより、トランジスタ
１１は、トランジスタ１１に損傷を与えずに低い降伏電
圧と高い利得とを有することができる。ダイオード１２
は、トランジスタ１１のエミッタに接続された陽極と、
コレクタに接続された陰極とを有する。ダイオード１３
は、トランジスタ１１の制御電極またはベースに並列に
接続され、入力保護装置として機能する。ダイオード１
３は、トランジスタ１１のエミッタ−ベース接合を、接
地バウンスまたは特に誘導負荷の切り替え中のその他の
雑音により起こる反転入力電圧スパイクから保護する。
ダイオード１３は、トランジスタ１１のエミッタに接続
された陽極と、ベースに接続された陰極とを有し、その
ためにダイオード１３はトランジスタ１１のベースと並
列に接続される。分岐抵抗１４がダイオード１３と並列
に接続される。抵抗１４は、入力１８に接続された装置
からの漏洩電流と、内部で発生した漏洩電流とを分流さ
せ、トランジスタ１７が偶然的にオンになるのを防ぎ、
それによって回路１０の雑音免疫性を高める。入力抵抗
１６が回路１０の入力１８と、トランジスタ１１のベー
スとの間に直列接続される。抵抗１６は、トランジスタ
１１に対するベース電流を制限し、それによりトランジ
スタ１１への損傷を防ぎ、出力１９の負荷から入力１８
に戻る分離を高める。
【０００６】回路１０が負荷駆動中に低い飽和電圧を有
するようにするために、トランジスタ１１およびダイオ
ード１２，１３は共通コレクタ領域内に形成される。こ
れについては、下記に詳しく説明する。共通コレクタ領
域により、ダイオード１２，１３は、トランジスタ１１
の両端に形成される、破線で示された寄生トランジスタ
１７を形成する。さらに共通コレクタ領域のために、抵
抗１６が、多結晶シリコン抵抗として形成され、抵抗１
６とトランジスタ１１のコレクタとの間に寄生ダイオー
ドが形成されるのを防ぎ、それにより、トランジスタ１
１に対するベース駆動電流を制限する。多結晶シリコン
抵抗を利用することにより、異なる用途について抵抗１
６の値を個別に制御することもできる。
するようにするために、トランジスタ１１およびダイオ
ード１２，１３は共通コレクタ領域内に形成される。こ
れについては、下記に詳しく説明する。共通コレクタ領
域により、ダイオード１２，１３は、トランジスタ１１
の両端に形成される、破線で示された寄生トランジスタ
１７を形成する。さらに共通コレクタ領域のために、抵
抗１６が、多結晶シリコン抵抗として形成され、抵抗１
６とトランジスタ１１のコレクタとの間に寄生ダイオー
ドが形成されるのを防ぎ、それにより、トランジスタ１
１に対するベース駆動電流を制限する。多結晶シリコン
抵抗を利用することにより、異なる用途について抵抗１
６の値を個別に制御することもできる。
【０００７】図２は、回路１０が形成される基板２２の
部分を示す集積回路の断面図である。図１と同一の参照
番号を有する図２の要素は、対応する図１の要素を指
す。図１のトランジスタ１１，抵抗１４およびダイオー
ド１２，１３の部分は、破線または破線のボックスで示
され、対応する参照番号が付される。基板２２は、共通
コレクタ領域によるトランジスタ１１とダイオード１２
との間の共通接続部を形成する。
部分を示す集積回路の断面図である。図１と同一の参照
番号を有する図２の要素は、対応する図１の要素を指
す。図１のトランジスタ１１，抵抗１４およびダイオー
ド１２，１３の部分は、破線または破線のボックスで示
され、対応する参照番号が付される。基板２２は、共通
コレクタ領域によるトランジスタ１１とダイオード１２
との間の共通接続部を形成する。
【０００８】好適な実施例においては、抵抗１４，１６
も、基板２２上の共通コレクタ領域内に形成される。ま
た、基板２２は、シリコン・ウェハ３２を備え、その上
にエピタキシャル層３１が形成される。従って、トラン
ジスタ１１，ダイオード１２，１３および抵抗１４，１
６は、基板２２の層３１上に形成される。この好適な実
施例においては、基板２２は、Ｎ型シリコン・ウェハ３
２とＮ型層３１とを有するＮ型基板である。層３１は、
低飽和電圧を提供するためにきわめて薄く、また高コレ
クタ電流における高電流利得を容易にする。層３１が薄
いことで、トランジスタ１１の降伏電圧も下がるが、ダ
イオード１２は、降伏電圧からトランジスタ１１を保護
する。好適な実施例においては、層３１は、約７ミクロ
ン厚未満であり、約１x １０15原子／cm3 のドーピング
濃度を有する。
も、基板２２上の共通コレクタ領域内に形成される。ま
た、基板２２は、シリコン・ウェハ３２を備え、その上
にエピタキシャル層３１が形成される。従って、トラン
ジスタ１１，ダイオード１２，１３および抵抗１４，１
６は、基板２２の層３１上に形成される。この好適な実
施例においては、基板２２は、Ｎ型シリコン・ウェハ３
２とＮ型層３１とを有するＮ型基板である。層３１は、
低飽和電圧を提供するためにきわめて薄く、また高コレ
クタ電流における高電流利得を容易にする。層３１が薄
いことで、トランジスタ１１の降伏電圧も下がるが、ダ
イオード１２は、降伏電圧からトランジスタ１１を保護
する。好適な実施例においては、層３１は、約７ミクロ
ン厚未満であり、約１x １０15原子／cm3 のドーピング
濃度を有する。
【０００９】トランジスタ１１は、基板２２上の被拡散
領域であるベース２４と、ベース２４内の被拡散領域で
あるエミッタ２３とを備える。好適な実施例において
は、ベース２４は、Ｐ型にドーピングされ、エミッタ２
３はＮ型にドーピングされる。エミッタ２３は、トラン
ジスタ１１に高いベータを与えるために、深いエミッタ
として形成される。好適な実施例においては、エミッタ
２３は、少なくとも約３ミクロンの深さを有するので、
トランジスタ１１は少なくとも３００のベータを有する
ことになる。さらに、エミッタ２３は、トランジスタ１
１の飽和抵抗を小さくするために、ベース２４とほぼ同
じ大きさの面積を有する。エミッタ２３は、ベース２４
に対する電気的接触を容易にするために、メッシュ・エ
ミッタとして形成される。メッシュ・エミッタは、当業
者には周知の方法で、エミッタ２３を貫通してエミッタ
・フィードスルー３３を用いて、ベース２４との接触を
促進することにより形成される。
領域であるベース２４と、ベース２４内の被拡散領域で
あるエミッタ２３とを備える。好適な実施例において
は、ベース２４は、Ｐ型にドーピングされ、エミッタ２
３はＮ型にドーピングされる。エミッタ２３は、トラン
ジスタ１１に高いベータを与えるために、深いエミッタ
として形成される。好適な実施例においては、エミッタ
２３は、少なくとも約３ミクロンの深さを有するので、
トランジスタ１１は少なくとも３００のベータを有する
ことになる。さらに、エミッタ２３は、トランジスタ１
１の飽和抵抗を小さくするために、ベース２４とほぼ同
じ大きさの面積を有する。エミッタ２３は、ベース２４
に対する電気的接触を容易にするために、メッシュ・エ
ミッタとして形成される。メッシュ・エミッタは、当業
者には周知の方法で、エミッタ２３を貫通してエミッタ
・フィードスルー３３を用いて、ベース２４との接触を
促進することにより形成される。
【００１０】共通コレクタ領域があるために、ダイオー
ド１３の陽極領域内に形成される陽極を有するダイオー
ド１２ができる。このために、ダイオード１２，１３に
用いられる面積も小さくなり、価格がより安くなる。ダ
イオード１３は、基板２２上に形成される第１被ドーピ
ング領域２６を有する。領域２６は、ダイオード１３の
陽極を形成する。領域２６は、基板２２とは対向する導
電型と、第１ドーピング濃度とを有する。好適な実施例
においては、領域２６は、約３ｘ１０17原子／cm3 のＰ
型ドーピング表面濃度を有する。ダイオード１３の陰極
は、領域２６内に被ドーピング領域２８として形成され
る。領域２８は、領域２６とは対向する導電型を有す
る。ダイオード１３は、多結晶シリコン陰極を有するポ
リダイオードとしても形成できることに留意されたい。
このような設定においては、依然として陽極を共通コレ
クタ領域内に形成することもできる。多結晶シリコン陽
極および陰極の両方を用いてポリダイオードを形成する
こともできる。こうすると寄生トランジスタ１７（図
１）が排除される。ダイオード１３は、領域２６とエミ
ッタ２３との間と、領域２８とベース２４との間の金属
被覆（図示せず）によりトランジスタ１１に接続される
ことに留意されたい。
ド１３の陽極領域内に形成される陽極を有するダイオー
ド１２ができる。このために、ダイオード１２，１３に
用いられる面積も小さくなり、価格がより安くなる。ダ
イオード１３は、基板２２上に形成される第１被ドーピ
ング領域２６を有する。領域２６は、ダイオード１３の
陽極を形成する。領域２６は、基板２２とは対向する導
電型と、第１ドーピング濃度とを有する。好適な実施例
においては、領域２６は、約３ｘ１０17原子／cm3 のＰ
型ドーピング表面濃度を有する。ダイオード１３の陰極
は、領域２６内に被ドーピング領域２８として形成され
る。領域２８は、領域２６とは対向する導電型を有す
る。ダイオード１３は、多結晶シリコン陰極を有するポ
リダイオードとしても形成できることに留意されたい。
このような設定においては、依然として陽極を共通コレ
クタ領域内に形成することもできる。多結晶シリコン陽
極および陰極の両方を用いてポリダイオードを形成する
こともできる。こうすると寄生トランジスタ１７（図
１）が排除される。ダイオード１３は、領域２６とエミ
ッタ２３との間と、領域２８とベース２４との間の金属
被覆（図示せず）によりトランジスタ１１に接続される
ことに留意されたい。
【００１１】共通コレクタ領域があるために、表面ドー
ピング濃度の制御を通じてダイオード１２の電圧を正確
に設定するためには、ダイオード１２を縦方向ではなく
横方向に構築しなければならない。ダイオード１２に用
いられる面積を小さくするために、陽極は、実質的にダ
イオード１３の陽極内の被ドーピング領域２７として形
成される。その結果、領域２７は、領域２６の形成後に
形成される。領域２７が領域２６よりも高い濃度を有す
るので、領域２７は、破線３６により示されるように、
領域２６よりも基板２２内に深く延在することになる。
ピング濃度の制御を通じてダイオード１２の電圧を正確
に設定するためには、ダイオード１２を縦方向ではなく
横方向に構築しなければならない。ダイオード１２に用
いられる面積を小さくするために、陽極は、実質的にダ
イオード１３の陽極内の被ドーピング領域２７として形
成される。その結果、領域２７は、領域２６の形成後に
形成される。領域２７が領域２６よりも高い濃度を有す
るので、領域２７は、破線３６により示されるように、
領域２６よりも基板２２内に深く延在することになる。
【００１２】トランジスタ１１を保護するためには、ト
ランジスタ１１のエミッタ−コレクタ降伏電圧よりも、
ツェナー電圧が低いことが重要である。ダイオード１２
のツェナー電圧は、領域２７を領域２６とは離して、領
域２６のドーピング濃度より高いドーピング濃度でドー
ピングすることにより制御される。好適な実施例におい
ては、領域２７は、約１２ボルト程度、好ましくは約
６．８ボルトのツェナー降伏電圧を得るために、約１．
２ｘ１０18原子／cm3 のＰ型表面ドーピング濃度を有す
る。ダイオード１２の陰極は、領域２７と交差する被ド
ーピング領域２９により形成される。領域２９は、領域
２７とは対向する導電型を有する。好適な実施例におい
ては、領域２９は、約１x １０18原子／cm3 のＮ型ドー
ピング濃度を有する。さらに好適な実施例においては、
領域２９は、ウェハ上でダイを分離するために用いられ
る帯部（scribe gird ）を貫通して延在するチャネル・
ストップ拡散である。領域２９を形成するためにチャネ
ル・ストップ拡散を用いると、ダイオード１２の寸法を
最小限に抑える。また、領域２６内に領域２７を形成す
ると、小さい面積に関して大きな電流能力を有するダイ
オード１２が得られる。ダイオード１２の接合領域は、
領域２７，２９の界面に沿って形成される。その結果、
点２０付近の表面で降伏が起こる。これにより、領域２
７，２９の寸法を非常に小さくすることができる。好適
な実施例においては、ダイオード１２は、約１２００ミ
クロンの長さと１０ないし１５ミクロンの幅の寸法を有
し、ピーク電流能力は、少なくとも約１アンペアで、DC
電流能力は少なくとも３０ミリアンペアである。
ランジスタ１１のエミッタ−コレクタ降伏電圧よりも、
ツェナー電圧が低いことが重要である。ダイオード１２
のツェナー電圧は、領域２７を領域２６とは離して、領
域２６のドーピング濃度より高いドーピング濃度でドー
ピングすることにより制御される。好適な実施例におい
ては、領域２７は、約１２ボルト程度、好ましくは約
６．８ボルトのツェナー降伏電圧を得るために、約１．
２ｘ１０18原子／cm3 のＰ型表面ドーピング濃度を有す
る。ダイオード１２の陰極は、領域２７と交差する被ド
ーピング領域２９により形成される。領域２９は、領域
２７とは対向する導電型を有する。好適な実施例におい
ては、領域２９は、約１x １０18原子／cm3 のＮ型ドー
ピング濃度を有する。さらに好適な実施例においては、
領域２９は、ウェハ上でダイを分離するために用いられ
る帯部（scribe gird ）を貫通して延在するチャネル・
ストップ拡散である。領域２９を形成するためにチャネ
ル・ストップ拡散を用いると、ダイオード１２の寸法を
最小限に抑える。また、領域２６内に領域２７を形成す
ると、小さい面積に関して大きな電流能力を有するダイ
オード１２が得られる。ダイオード１２の接合領域は、
領域２７，２９の界面に沿って形成される。その結果、
点２０付近の表面で降伏が起こる。これにより、領域２
７，２９の寸法を非常に小さくすることができる。好適
な実施例においては、ダイオード１２は、約１２００ミ
クロンの長さと１０ないし１５ミクロンの幅の寸法を有
し、ピーク電流能力は、少なくとも約１アンペアで、DC
電流能力は少なくとも３０ミリアンペアである。
【００１３】被ドーピング領域３４は、抵抗１４（図
１）として機能する。領域３４は、基板２２内に形成さ
れるので、抵抗１４はトランジスタ１１のコレクタ内に
ある。通常、領域３４は、ベース２４の形成時に形成さ
れ、同様のドーピング濃度と深さとを有する。
１）として機能する。領域３４は、基板２２内に形成さ
れるので、抵抗１４はトランジスタ１１のコレクタ内に
ある。通常、領域３４は、ベース２４の形成時に形成さ
れ、同様のドーピング濃度と深さとを有する。
【００１４】トランジスタ１１は，ＮＰＮトランジスタ
として図示および説明されるが、トランジスタとその他
の領域のドーピング型をたとえば、Ｎ型からＰ型へと反
転させることにより、トランジスタ１１をＰＮＰトラン
ジスタとして形成することができることは当業者には理
解頂けよう。
として図示および説明されるが、トランジスタとその他
の領域のドーピング型をたとえば、Ｎ型からＰ型へと反
転させることにより、トランジスタ１１をＰＮＰトラン
ジスタとして形成することができることは当業者には理
解頂けよう。
【００１５】以上、新規のドライバ回路が提供されたこ
とは明らかである。単一の半導体基板上の共通コレクタ
領域内に回路素子を形成することにより、低飽和電圧を
得ることが容易になる。共通コレクタ領域を設けること
により、他の回路に用いられる別の分離タブが必要なく
なる。分離タブがあると、このような回路素子間で基板
を通り、電流がより長い距離を流れることになるので、
飽和電圧が上がる。回路１０は、約２．５ミリアンペア
未満の入力電流で２５０ミリアンペアの負荷を駆動しな
がら、約０．２ボルト未満の飽和電圧を有し、ワット損
は約５０ミリワット未満である。この集積回路構造によ
り、回路１０のコストが下がる。また、回路１０によ
り、用途別回路に用いられる部品が少なくなるので、製
造サイクルが小さくなる。その結果、回路１０を、電気
通信およびその他の種類の回路用途における誘導負荷と
して用いることができる。
とは明らかである。単一の半導体基板上の共通コレクタ
領域内に回路素子を形成することにより、低飽和電圧を
得ることが容易になる。共通コレクタ領域を設けること
により、他の回路に用いられる別の分離タブが必要なく
なる。分離タブがあると、このような回路素子間で基板
を通り、電流がより長い距離を流れることになるので、
飽和電圧が上がる。回路１０は、約２．５ミリアンペア
未満の入力電流で２５０ミリアンペアの負荷を駆動しな
がら、約０．２ボルト未満の飽和電圧を有し、ワット損
は約５０ミリワット未満である。この集積回路構造によ
り、回路１０のコストが下がる。また、回路１０によ
り、用途別回路に用いられる部品が少なくなるので、製
造サイクルが小さくなる。その結果、回路１０を、電気
通信およびその他の種類の回路用途における誘導負荷と
して用いることができる。
【図１】本発明によるドライバ回路の概略図である。
【図２】本発明による図１のドライバ回路の一部分の拡
大断面図である。
大断面図である。
１０ 誘導ドライバ回路 １１ ドライバ・トランジスタ １２ ツェナー・ダイオード（電圧抑制装置） １３ ダイオード（入力保護装置） １４ 分岐抵抗 １６ 入力抵抗 １７ 寄生トランジスタ １８ 入力 １９ 回路出力 ２１ 電圧帰路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム・エッチ・グラント アメリカ合衆国アリゾナ州メサ、ノース・ カチーナ1726
Claims (5)
- 【請求項１】 誘導ドライバ回路を形成する方法であっ
て：基板（２２）を設ける段階；前記基板上に、コレク
タ，ベースおよびエミッタを有するドライバ・トランジ
スタ（１１）を形成する段階；前記基板上に入力保護装
置（１３）を形成する段階；前記基板上に、前記コレク
タと共通の陽極（２７）を有する電圧抑制装置（１２）
を形成する段階；および前記基板上に、前記ドライバ・
トランジスタの前記ベースと前記エミッタとの間に結合
された分岐抵抗（１４）を形成する段階；によって構成
されることを特徴とする方法。 - 【請求項２】 基板（２２）；前記基板上に形成され、
制御電極を有するドライバ・トランジスタ（１１）；前
記ドライバ・トランジスタ（１１）の両端に並列に結合
された電圧抑制装置（１２）であって、前記ドライバ・
トランジスタと前記電圧抑制装置とが前記基板上の共通
コレクタ領域（３１）内に形成される電圧抑制装置（１
２）；前記基板上に形成され、前記ドライバ・トランジ
スタの前記制御電極に直列に結合された入力抵抗（１
６）；前記基板上に形成され、前記ドライバ・トランジ
スタの前記制御電極に並列に結合された入力保護装置
（１３）；および前記基板上に形成され、前記ドライバ
・トランジスタの前記制御電極に並列に結合された分岐
抵抗（１４）；によって構成されることを特徴とする誘
導ドライバ回路。 - 【請求項３】 前記電圧抑制装置（１２）の陽極（２
７）が、実質的に前記入力保護装置（１３）の陽極（２
６）内に形成される請求項２記載の誘導ドライバ回路。 - 【請求項４】 前記入力保護装置の前記陽極が、第１導
電型と第１ドーピング濃度とを有する第１被ドーピング
領域を備え、前記電圧抑制装置の前記陽極が前記第１導
電型と、前記第１ドーピング濃度よりも大きい第２ドー
ピング濃度とを有する第２被ドーピング領域を備える請
求項３記載の誘導ドライバ回路。 - 【請求項５】 誘導ドライバ回路であって：基板（２
２）；前記基板上に形成され、前記誘導ドライバ回路の
出力に結合された第１電流電極と、前記誘導ドライバ回
路の電圧帰路に結合された第２電流電極と、制御電極と
を有するドライバ・トランジスタ（１１）；前記基板上
に形成され、前記ドライバ・トランジスタ（１１）の前
記第１および第２電流電極の間に並列に結合された電圧
抑制装置（１２）であって、前記ドライバ・トランジス
タと前記電圧抑制装置とが共通コレクタ領域（３１）内
に形成される電圧抑制装置（１２）；前記基板上に形成
され、前記制御電極に直列に結合された入力抵抗（１
６）；前記基板上に形成され、前記ドライバ・トランジ
スタの前記制御電極と前記第２電流電極との間に並列に
結合された入力保護装置（１３）；および前記基板上に
形成され、前記ドライバ・トランジスタの前記制御電極
と前記第２電流電極との間に並列に結合された分岐抵抗
（１４）；によって構成されることを特徴とする誘導ド
ライバ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/617,722 US5751052A (en) | 1996-04-01 | 1996-04-01 | Inductive driver circuit and method therefor |
| US617722 | 1996-04-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065112A true JPH1065112A (ja) | 1998-03-06 |
Family
ID=24474784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9094576A Pending JPH1065112A (ja) | 1996-04-01 | 1997-03-28 | 誘導ドライバ回路とその方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5751052A (ja) |
| EP (1) | EP0800273A3 (ja) |
| JP (1) | JPH1065112A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0757389B1 (en) * | 1995-07-31 | 2001-09-26 | STMicroelectronics S.r.l. | High voltage driver circuit for inductive loads |
| TW515076B (en) * | 2000-10-08 | 2002-12-21 | Koninkl Philips Electronics Nv | Protection diode for improved ruggedness of a radio frequency power transistor and self-defining method to manufacture such protection diode |
| US7542258B2 (en) * | 2004-01-16 | 2009-06-02 | Lutron Electronics Co., Inc. | DV/dt-detecting overcurrent protection circuit for power supply |
| US9520388B2 (en) | 2014-11-03 | 2016-12-13 | Semiconductor Components Industries, Llc | Method of forming a semiconductor device and structure therefor |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5559767A (en) * | 1978-10-30 | 1980-05-06 | Hitachi Ltd | Semiconductor device, method of fabricating the same and application thereof |
| JPS5658261A (en) * | 1979-10-18 | 1981-05-21 | Toshiba Corp | Semiconductor device |
| JPS5974728A (ja) * | 1982-10-22 | 1984-04-27 | Fuji Electric Co Ltd | トランジスタの過電圧保護回路 |
| JPS59181679A (ja) * | 1983-03-31 | 1984-10-16 | Nippon Denso Co Ltd | 半導体装置 |
| DE59010248D1 (de) * | 1990-02-15 | 1996-05-02 | Siemens Ag | Eingangsschutzstruktur für integrierte Schaltungen |
| US5397914A (en) * | 1992-04-30 | 1995-03-14 | Hitachi Ltd. | Power transistor device including power transistors in darlington connection and zener diode which is coupled between collector and base of power transistors and which is formed in polysilicon film |
| JPH08139528A (ja) * | 1994-09-14 | 1996-05-31 | Oki Electric Ind Co Ltd | トランジスタ保護回路 |
-
1996
- 1996-04-01 US US08/617,722 patent/US5751052A/en not_active Expired - Lifetime
-
1997
- 1997-03-19 EP EP97104662A patent/EP0800273A3/en not_active Withdrawn
- 1997-03-28 JP JP9094576A patent/JPH1065112A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5751052A (en) | 1998-05-12 |
| EP0800273A2 (en) | 1997-10-08 |
| EP0800273A3 (en) | 1999-01-13 |
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