JPH05243379A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH05243379A
JPH05243379A JP4001792A JP4001792A JPH05243379A JP H05243379 A JPH05243379 A JP H05243379A JP 4001792 A JP4001792 A JP 4001792A JP 4001792 A JP4001792 A JP 4001792A JP H05243379 A JPH05243379 A JP H05243379A
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JP
Japan
Prior art keywords
layer wiring
wiring
layer
hole
hard macro
Prior art date
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Withdrawn
Application number
JP4001792A
Other languages
English (en)
Inventor
Masako Kubota
昌子 久保田
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NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
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Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【目的】半導体チップ内のハードマクロ間の配線領域を
小さくし、チップ全体の面積を縮小する。 【構成】ハードマクロ上に設けた第３層配線１２３及び
第４層配線１２４と、これらと斜めに交差する第５層配
線１２５及び第６層配線１２６を配置し、第２層配線と
第３層配線第３層配線１２３を接続する第２スルーホー
ルと１３２と、第５層配線１２５と第６層配線１２６を
接続する第５スルーホール１３５と、第４層配線１２４
と第５層配線１２５を接続する第４スルーホール１３４
と、第３層配線１２３と第４層配線１２４を接続する第
３スルーホール１３３を設けることにより、ハードマク
ロ上を最短距離で配線可能にする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特にチップ内のハードマクロ間の配線に関する。
【０００２】
【従来の技術】一般に半導体集積回路装置は、装置の小
型化、システムの要求に合わせて年々集積度が高くなっ
ている。
【０００３】従来の半導体集積回路装置は、図４に示す
ように、図面上の横方向に配置した第１層配線２２１
と、図面上の縦方向に配置した第２層配線２２２及び第
１層配線２２１と同様に横方向に配置して配線ピッチを
第１層配線２２１の２倍にした第３層配線２２３が配置
され、第１層配線２２１及び第２層配線２２２で最小配
線間隔の格子を構成し、格子点にて第１層配線２２１と
第２層配線２２２を接続する第１スルーホール２３１
と、第２層配線２２２及び第３層配線２２３で作られた
格子に対し、格子点にて第２層配線２２２と第３層配線
２２３を接続する第２スルーホール２３２を備えてい
る。
【０００４】図５及び図６は従来の半導体集積回路装置
の第１及び第２の例を示すレイアウト図である。
【０００５】図５及び図６に示すように、ＬＳＩチップ
１１上に形成したハードマクロＡとハードマクロＢ間を
第１層配線２２１及び第２層配線２２２を使用して構成
する場合に、図４に示した配線ピッチに従って、ハード
マクロＡからハードマクロＢへ配線接続を行なう場合、
ハードマクロＢ上を第１層配線２２１及び第２層配線２
２２のみを用いて配線する事ができないので、図５に示
すように第３層配線２２３を用いてハードマクロＢ上を
通過させる方法と、図６に示すようにハードマクロＡ，
Ｂの周囲の配線領域１３内に第１層配線２２１及び第２
層配線２２２を用いて引き回す配線方法がある。図５に
示す前者は、ハードマクロＡの出力を第２層配線２２２
を用いて引き出し、第２スルーホール２３２で第３層配
線２２３に接続させ、ハードマクロＢ上を第３層配線２
２３を用いて通過させ、通過後、第２スルーホール２３
２で第２層配線２２２に接続させ、その後第１スルーホ
ール２３１を用いて第１層配線２２１に接続させ、再度
第１スルーホール２３１を用いて第２層配線２２２に接
続させ、ハードマクロＢの入力となる構成になってい
る。図６に示す後者は、ハードマクロＡの上部出力を第
２層配線２２２を用いて引き出し、第１スルーホール２
３１を用いて第１層配線２２１に接続し、チップ左上ま
で配線し、第１スルーホール２３１を用いて第２層配線
２２２に接続し、左下まで配線を延ばし、再度第１スル
ーホール２３１を用いて第１層配線２２１に接続し、再
々度第１スルーホール２３１を用いて第２層配線２２２
に接続し、ハードマクロＢの入力となる構成になってい
る。
【０００６】
【発明が解決しようとする課題】従来の半導体集積回路
装置では、図４に示すように図の横方向の第１層配線２
２１，図の縦方向の第２層配線２２２及び第１層配線２
２１と同様に図の横方向の第３層配線２２３と、第１層
配線２２１と第２層配線２２２を接続する第１スルーホ
ール２３１，第２層配線２２２と第３層配線２２３で作
られた最小格子の交点に第２層配線２２２と第３層配線
２２３を接続する第２スルーホール２３２を有して構成
されており、ハードマクロ内の配線を第１層配線２２１
及び第２層配線２２２用いて構成している為、ハードマ
クロ間配線は、ハードマクロ上を第１層配線２２１及び
第２層配線２２２を用いて通過させる事ができず、ハー
ドマクロ上を通過せずに空領域に配線を引き回したり、
又は図の横方向のみに第３層配線２２３を用いてハード
マクロ上を通過させ、その後空領域で第１層配線２２１
及び第２層配線２２２に接続させて配線を行なってい
た。そのため、最短に配線することができず、配線の引
き回しを行わなければならず、配線領域は拡大し、チッ
プ全体として面積が大きくなるという欠点があった。
【０００７】本発明の目的は、多層配線を用いることに
より配線領域を小さくし、さらにはチップ全体の面積を
縮小することのできる半導体集積回路装置を提供する事
にある。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
装置は、半導体集積回路上に設けた第１層配線と第２層
配線を用いて基本トランジスタ素子間を接続して形成さ
れたハードマクロと、ハードマクロの相互間を接続する
横方向に配置した第３層配線と、第３層配線に対して垂
直に交差して格子を形成する縦方向に配置した第４層配
線と、第３層配線及び第４層配線の交点以外の第３層配
線及び第４層配線に対してそれぞれ斜めに交差し且つ互
いに交差する第５層配線及び第６層配線とを備えてい
る。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
【００１０】図１は本発明の一実施例を説明するための
レイアウト図である。
【００１１】図１に示すように、半導体チップ上に設け
た第１層配線と第２層配線を用いて基本トランジスタ素
子間を接続して形成されたハードマクロを互いに接続す
るための信号線用配線において、図面上の横方向に設置
した第３層配線１２３と、第３層配線１２３に対して図
面上の縦方向に配置した第４層配線１２４と、第３層配
線１２３及び第４層配線１２４の交点を通らず、第３層
配線１２３及び第４層配線１２４に対しそれぞれ斜めに
交差し、かつ互いに交差する第５層配線１２５と、第６
層配線１２６とを有して構成する。また、第３層配線１
２３及び第４層配線１２４で作られた最小格子に対し
て、第４層配線１２４の半ピッチずれた点でハードマク
ロ内で用いられている第２層配線２２２と、ハードマク
ロ間配線に用いる第３層配線１２３を第２スルーホール
１３２で接続し、第３層配線１２３及び第４層配線１２
４で作られた最小格子の交点で、第３層配線１２３と、
第４層配線１２４を第３スルーホール１３３で接続し、
第３層配線１２３及び第４層配線１２４で作られた最小
格子において、第３層配線１２３の半ピッチずれた点
で、第４層配線１２４と、第５層配線１２５を第４スル
ーホール１３４で接続し、第２スルーホール１３２と同
様に第３層配線１２３及び第４層配線１２４で作られた
最小格子において第４層配線１２４の半ピッチずれた点
で、第５層配線と第６層配線１２６を第５スルーホール
１３５で接続する。
【００１２】図２は本発明の第１の応用例を示すレイア
ウト図である。
【００１３】図２に示すように図１に示した配線ピッチ
に従ってハードマクロＡの図面上に下部出力からハード
マクロＢの図面上下部入力へ配線接続を行なう場合、ハ
ードマクロＡ内の信号線用配線である第２層配線２２２
出力をハードマクロ間配線へ接続する配線領域１３内の
第２スルーホールを用いて第３層配線１２３に接続配線
し第３スルーホール１３３を用いて第４層配線１２４へ
接続配線し、ハードマクロＡ上の第４スルーホール１３
４を用いて第５層配線１２５に接続し、ハードマクロＢ
の図面上右下まで配線し、配線領域１３上の第４スルー
ホール１３４を用いて第４層配線１２４に接続配線し、
第３スルーホール１３３を用いて第３層配線１２３へ接
続配線し、第２スルーホール１３２を用いてハードマク
ロＢ内の信号線用配線である第２層配線２２２入力に接
続する。
【００１４】図３は本発明の第２の応用例を示すレイア
ウト図である。
【００１５】図３に示すように、ハードマクロＡの図面
上上部出力からハードマクロＢの図面下部入力へ配線接
続を行なう場合、ハードマクロＡ内の信号線用配線であ
る第２層配線２２２出力をハードマクロ間配線へ接続す
る第２スルーホール１３２を用いて第３層配線１２３に
接続配線し、第３スルーホール１３３を用いて第４層配
線１２４に接続配線し、第４スルーホール１３４を用い
て第５層配線１２５に接続配線し、第５スルーホール１
３５を用いて第６層配線１２６に接続し、ハードマクロ
Ｂ左下まで配線し、第５スルーホール１３５を用いて第
５層配線１２５に接続配線し、第４スルーホール１３４
を用いて第４層配線１２４に接続配線し、第３スルーホ
ール１３３を用いて第３層配線１２３に接続配線し、第
２スルーホール１３２を用いてハードマクロＢ内の信号
線用配線である第２層配線２２２入力に接続する。
【００１６】
【発明の効果】以上説明したように本発明は、半導体チ
ップ上の第１層配線と第２層配線を用いて基本トランジ
スタ間を接続して形成されたハードマクロを互いに接続
する場合、ハードマクロ上を横方向，縦方向，斜め方向
に配線することができるので配線の引き回しがなくな
り、また、第３層配線及び第４層配線で作られた最小格
子に第２層配線と第３層配線を接続する第２スルーホー
ルと、第３層配線と第４層配線を接続する第３スルーホ
ールと、第４層配線と第５層配線を接続する第４スルー
ホールと、第５層配線と第６層配線を接続する第５スル
ーホールを配置するので、比較的短い距離で配線可能と
なる。本実施例によれば、ｘ座標，ｙ座標ともに異なる
２つの端子を継ぐために従来２単位長必要であった配線
長が２1/2 単位長で可能となるので、従来の技術と比べ
面積として約５０％配線領域が小さくなり、また従来配
線領域はチップ面積の６０％程度を占有していたため、
チップ面積としては約３０％（＝６０％×０．５）の縮
小を得ることが可能となる。
【００１７】このように、本発明では、配線領域を小さ
くし、さらにはチップ全体の縮小化を得ることができる
という効果を有する。
【図面の簡単な説明】
【図１】本発明の一実施例を説明するためのレイアウト
図。
【図２】本発明の第１の応用例を示すレイアウト図。
【図３】本発明の第２の応用例を示すレイアウト図。
【図４】従来の配線の配置を説明するためのレイアウト
図。
【図５】従来の半導体集積回路装置の第１の例を示すレ
イアウト図。
【図６】従来の半導体集積回路装置の第２の例を示すレ
イアウト図。
【符号の説明】
１１ ＬＳＩチップ １３ 配線領域 １２３，２２３ 第３層配線 １２４ 第４層配線 １２５ 第５層配線 １２６ 第６層配線 １３２，２３２ 第２スルーホール １３３ 第３スルーホール １３４ 第４スルーホール １３５ 第５スルーホール ２２１ 第１層配線 ２２２ 第２層配線 ２３１ 第１スルーホール Ａ，Ｂ ハードマクロ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップ上に設けた第１層配線及び
    第２層配線を用いて基本トランジスタ素子間を接続して
    形成されたハードマクロと、前記ハードマクロの相互間
    を接続する横方向に配置した第３層配線と、前記第３層
    配線に対して垂直に交差して格子を形成する縦方向に配
    置した第４層配線と、前記第３層配線及び第４層配線の
    交点以外の第３層配線及び第４層配線に対してそれぞれ
    斜めに交差し且つ互いに交差する第５層配線及び第６層
    配線を備えたことを特徴とする半導体集積回路装置。
  2. 【請求項２】 第５層配線及び第６層配線がハードマク
    ロ上に配置された請求項１記載の半導体集積回路装置。
JP4001792A 1992-02-27 1992-02-27 半導体集積回路装置 Withdrawn JPH05243379A (ja)

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