JPH02278748A - 電源配線方法 - Google Patents
電源配線方法Info
- Publication number
- JPH02278748A JPH02278748A JP1099422A JP9942289A JPH02278748A JP H02278748 A JPH02278748 A JP H02278748A JP 1099422 A JP1099422 A JP 1099422A JP 9942289 A JP9942289 A JP 9942289A JP H02278748 A JPH02278748 A JP H02278748A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- power supply
- main
- main line
- area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＬＳＩレイアウトの電源配線の方法に関する
ものである。
ものである。
従来の技術
従来の２層配線ＣＭＯ８・ＬＳＩレイアウトの自動電源
配線の方法により配線されたレイアウトを第５図、第８
図に示す。第５図では、ブロックＡとブロックＢとの間
にＶＤＤｌ ＶＳＳの幹線配線を第２層電源配線６０で
各々１本づつ設け、ブロックＡ、ブロックＢのＶＤＤと
ＶＳＳの電源ピンと、対応する幹線配線６０とを指定さ
れた幅で第１層電源配線５０で接続する。第６図では、
ブロックＡとブロックＢとの間にＶＤＤｌ ＶＳＳの幹
線配線を第１層電源配線５０で各々２本づつ交互に設け
、ブロックＡとブロックＢのＶＤＤとＶＳＳの電源ピン
と、対応する幹線配線６０とを指定された幅で第１層電
源配線５０で近い方の幹線配線６０に接続する。
配線の方法により配線されたレイアウトを第５図、第８
図に示す。第５図では、ブロックＡとブロックＢとの間
にＶＤＤｌ ＶＳＳの幹線配線を第２層電源配線６０で
各々１本づつ設け、ブロックＡ、ブロックＢのＶＤＤと
ＶＳＳの電源ピンと、対応する幹線配線６０とを指定さ
れた幅で第１層電源配線５０で接続する。第６図では、
ブロックＡとブロックＢとの間にＶＤＤｌ ＶＳＳの幹
線配線を第１層電源配線５０で各々２本づつ交互に設け
、ブロックＡとブロックＢのＶＤＤとＶＳＳの電源ピン
と、対応する幹線配線６０とを指定された幅で第１層電
源配線５０で近い方の幹線配線６０に接続する。
発明が解決しようとする課題
しかしながら第５図に示す方法でブロックの配置が固定
されている場合、ブロックＢのｖＳＳの電源ピンの内１
つが、ストレートに幹線配線に接続できなく迂回せざる
を得ない。このため迂回経路探索にオーバーヘッドが生
じ、また信号配線領域もこの迂回のために制限されると
いう問題がある。第６図のような方法では、ブロックの
全ての電源ピンからの電源配線は、ストレートに幹線配
線と接続できるが、幹線数が４本必要なため、幹線配線
（第２層配線）間のデザインルールにおけるスペースの
数が、幹線配線間で３つと両端に２つの計５つ必要とな
る。またＶＤＤ、ＶＳＳが２系統存在するので、どこか
でＶＤＤ同志、ＶＳＳ同志を接続（第６図では図面上部
の第１層配線）しなければならない。これらの要因で信
号配線の制限が大きくなり、配線面積も大きくなるとい
う問題がある。
されている場合、ブロックＢのｖＳＳの電源ピンの内１
つが、ストレートに幹線配線に接続できなく迂回せざる
を得ない。このため迂回経路探索にオーバーヘッドが生
じ、また信号配線領域もこの迂回のために制限されると
いう問題がある。第６図のような方法では、ブロックの
全ての電源ピンからの電源配線は、ストレートに幹線配
線と接続できるが、幹線数が４本必要なため、幹線配線
（第２層配線）間のデザインルールにおけるスペースの
数が、幹線配線間で３つと両端に２つの計５つ必要とな
る。またＶＤＤ、ＶＳＳが２系統存在するので、どこか
でＶＤＤ同志、ＶＳＳ同志を接続（第６図では図面上部
の第１層配線）しなければならない。これらの要因で信
号配線の制限が大きくなり、配線面積も大きくなるとい
う問題がある。
本発明は、上述の課題に鑑みてなされたもので、信号配
線領域の制限を少なくすることで配線面積を少なくシ、
シかも自動電源配線における迂回経路探索のオーバーヘ
ッドを無くすことができる電源配線方法を提供すること
を目的とする。
線領域の制限を少なくすることで配線面積を少なくシ、
シかも自動電源配線における迂回経路探索のオーバーヘ
ッドを無くすことができる電源配線方法を提供すること
を目的とする。
課題を解決するための手段
本発明は上述の課題を解決するため、ブロック間の配線
領域（チャネル）に幹線配線を３本設ける手段と、中心
の幹線配線に電源とグランドのどちらか一方を割り当て
、両端の２幹線配線に前記中心の幹線配線に割り当てて
いない方を割り当てて配線する手段と、前記幹線配線と
対応する各ブロックの電源ピンとを支線として配線する
手段とを備えた電源配線方法である。
領域（チャネル）に幹線配線を３本設ける手段と、中心
の幹線配線に電源とグランドのどちらか一方を割り当て
、両端の２幹線配線に前記中心の幹線配線に割り当てて
いない方を割り当てて配線する手段と、前記幹線配線と
対応する各ブロックの電源ピンとを支線として配線する
手段とを備えた電源配線方法である。
作用
本発明は上述の構成により、信号配線領域に制限を少な
くすることで配線面積を少なりシ、シかも自動電源配線
における迂回経路探索のオーバーヘッドをまったく無く
すことができる。
くすることで配線面積を少なりシ、シかも自動電源配線
における迂回経路探索のオーバーヘッドをまったく無く
すことができる。
実施例
（実施例１）
第１図は本発明の一実施例における自動電源配線方法を
示すフローチャートである。まずブロック間の配線領域
（チャネル）に幹線配線を３本設ける手段１を実行する
。次に中心の幹線配線に電源とグランドのどちらか一方
を割り当て、両端の２幹線配線に割り当てていない方を
割り当てて配線する手段２を実行する。最後に各幹線配
線と対応する各ブロックの電源ピンとを支線として配線
する手段３を実行する。この手段は、各回路ブロックの
電源端子から各幹線に向かって支線を直線的に引出し、
前記幹線と前記支線の交差する部分にコンタクトホール
を設けることで自動に電源配線するものである。
示すフローチャートである。まずブロック間の配線領域
（チャネル）に幹線配線を３本設ける手段１を実行する
。次に中心の幹線配線に電源とグランドのどちらか一方
を割り当て、両端の２幹線配線に割り当てていない方を
割り当てて配線する手段２を実行する。最後に各幹線配
線と対応する各ブロックの電源ピンとを支線として配線
する手段３を実行する。この手段は、各回路ブロックの
電源端子から各幹線に向かって支線を直線的に引出し、
前記幹線と前記支線の交差する部分にコンタクトホール
を設けることで自動に電源配線するものである。
第２図に本発明の一実施例における自動電源配線方法に
より配線された２層配線ＣＭＯ３・Ｌ Ｓ工のレイアウ
トを示す。第１図において、ブロックＡとブロックＢと
の間にＶ Ｓ Ｓ １３を１本、ＶＤＤ １４．１５を
Ｖ Ｓ Ｓ １３の両側に１本づつの合計３本の幹線配
線を第２層電源配線で設け、ブロックＡとブロックＢの
ＶＤＤ電源ピンと対応する近い方のＶ Ｄ Ｄ Ｉ４．
１５の幹線配線とを指定された幅で第１層電源配線（１
６〜＋９）で接続する。同様にブロックＡとブロックＢ
のｖｓｓ？１！源ビンとＶＳＳ１３の幹線配線とを指定
された幅で第１層電源配線（２０〜２３）で接続する。
より配線された２層配線ＣＭＯ３・Ｌ Ｓ工のレイアウ
トを示す。第１図において、ブロックＡとブロックＢと
の間にＶ Ｓ Ｓ １３を１本、ＶＤＤ １４．１５を
Ｖ Ｓ Ｓ １３の両側に１本づつの合計３本の幹線配
線を第２層電源配線で設け、ブロックＡとブロックＢの
ＶＤＤ電源ピンと対応する近い方のＶ Ｄ Ｄ Ｉ４．
１５の幹線配線とを指定された幅で第１層電源配線（１
６〜＋９）で接続する。同様にブロックＡとブロックＢ
のｖｓｓ？１！源ビンとＶＳＳ１３の幹線配線とを指定
された幅で第１層電源配線（２０〜２３）で接続する。
第１層電源配線２４は、ＶＤＤ１４とＶＤＤ１５を等電
位にするために配線されているものである。
位にするために配線されているものである。
実施例１における本発明の効果でいちばん顕著なものは
、迂回経路探索のオーバーヘッドをまったく無くすこと
ができることである。即ち、支線配線は、各ブロックの
電源ピンからストレートに幹線まで引き出せばよい。
、迂回経路探索のオーバーヘッドをまったく無くすこと
ができることである。即ち、支線配線は、各ブロックの
電源ピンからストレートに幹線まで引き出せばよい。
（実施例２）
第３図は本発明の第２の実施例における自動電源配線方
法を示すフローチャートである。まずブロック間の配線
領域（チャネル）に幹線配線を３本設ける手段３０を実
行する。次に中心の幹線配線に電源とグランドのどちら
か一方を割り当て、両端の２幹線配線に割り当てていな
い方を割り当てて配線する手段３１を実行する。次に各
幹線配線と対応する各ブロックの電源ピンとを支線とし
て配線する手段３２を実行する。この手段は、各回路ブ
ロックの電源端子から各幹線に向かって支線を直線的に
引出し、前記幹線と前記支線の交差する部分にコンタク
トホールを設けることで自動に電源配線するものである
。この後に各回路ブロックの信号端子を対応する回路ブ
ロックの信号端子と自動配線を行う手段３３を実行する
。そして最後に３本の幹線の両側に配された２本の幹線
同志をチャネル方向に沿って前記幹線同志が配線可能な
垂直方向の領域を探索し、可能ならその領域を使用して
自動配線する手段３４を実行する。
法を示すフローチャートである。まずブロック間の配線
領域（チャネル）に幹線配線を３本設ける手段３０を実
行する。次に中心の幹線配線に電源とグランドのどちら
か一方を割り当て、両端の２幹線配線に割り当てていな
い方を割り当てて配線する手段３１を実行する。次に各
幹線配線と対応する各ブロックの電源ピンとを支線とし
て配線する手段３２を実行する。この手段は、各回路ブ
ロックの電源端子から各幹線に向かって支線を直線的に
引出し、前記幹線と前記支線の交差する部分にコンタク
トホールを設けることで自動に電源配線するものである
。この後に各回路ブロックの信号端子を対応する回路ブ
ロックの信号端子と自動配線を行う手段３３を実行する
。そして最後に３本の幹線の両側に配された２本の幹線
同志をチャネル方向に沿って前記幹線同志が配線可能な
垂直方向の領域を探索し、可能ならその領域を使用して
自動配線する手段３４を実行する。
第４図に本発明の自動電源配線方法により配線された２
層配線ＣＭＯＳ・ＬＳＩのレイアウトを示す。
層配線ＣＭＯＳ・ＬＳＩのレイアウトを示す。
第４図では、まずブロックＡとブロックＢとの間にＶ
Ｓ Ｓ ４３を１本、ＶＤＤ４４，４５をＶ Ｓ Ｓ
４３の両側に１本づつの合計３本の幹線配線を第２層電
源配線で設け、ブロックＡとブロックＢのＶＤＤの電源
ビンと対応する近い方のＶ Ｄ Ｄ ４４．４５の幹線
配線とを指定された幅で第１層電源配線で接続されてい
る。同様にブロックＡとブロックＢの電源ピンとＶ Ｓ
Ｓ ４３の幹線配線とを指定された幅で第１層電源配
線で接続されている。この状態の後に信号配線を行い、
ブロックＡとブロックＢの間のチャネルに沿いながら、
ＶＤＤ４４とＶＤＤ４５の配線ができるかできないかを
判定しながら第１層で配線できる領域をすべて配線（４
６）する。
Ｓ Ｓ ４３を１本、ＶＤＤ４４，４５をＶ Ｓ Ｓ
４３の両側に１本づつの合計３本の幹線配線を第２層電
源配線で設け、ブロックＡとブロックＢのＶＤＤの電源
ビンと対応する近い方のＶ Ｄ Ｄ ４４．４５の幹線
配線とを指定された幅で第１層電源配線で接続されてい
る。同様にブロックＡとブロックＢの電源ピンとＶ Ｓ
Ｓ ４３の幹線配線とを指定された幅で第１層電源配
線で接続されている。この状態の後に信号配線を行い、
ブロックＡとブロックＢの間のチャネルに沿いながら、
ＶＤＤ４４とＶＤＤ４５の配線ができるかできないかを
判定しながら第１層で配線できる領域をすべて配線（４
６）する。
実施例２における本発明の効果でいちばん顕著なものは
、信号線の配線領域の制限を少なくし、両端に配された
幹線４４．４５同士の一体感が強まることである。
、信号線の配線領域の制限を少なくし、両端に配された
幹線４４．４５同士の一体感が強まることである。
なお、実施例１，２では第２層に幹線配線をチャネル方
向に配し、支線を第１層に配したが、幹線配線を第１層
または第１，２層共に配しても良く、同様に支線を第１
層または第１，２層共に配しても良いことは言うまでも
ない。
向に配し、支線を第１層に配したが、幹線配線を第１層
または第１，２層共に配しても良く、同様に支線を第１
層または第１，２層共に配しても良いことは言うまでも
ない。
発明の詳細
な説明してきたように、本発明によれば、信号配線領域
の制限を少なくすることができ、配線面積を少なくシ、
シかも自動電源配線における迂回経路探索のオーバーヘ
ッドを兼くすことができるため、その効果は非常に大き
い。
の制限を少なくすることができ、配線面積を少なくシ、
シかも自動電源配線における迂回経路探索のオーバーヘ
ッドを兼くすことができるため、その効果は非常に大き
い。
第１図は本発明の第１の実施例における自動電源配線方
法を示すフローチャート、第２図は本発明の自動電源配
線方法により配線された２層配線ＣＭＯ８−ＬＳ Ｉの
レイアウト図、第３図は本発明の第２の実施例における
自動電源配線方法を示すフローチャート、第４図は本発
明の自動電源配線１図 １．３０・・・電源線の３幹線配置手段、２，３ト・・
電源線の３幹線配線手段、３．３２・・・電源線の全支
線配線手段、 １３．４３・・・Ｖ Ｓ Ｓ、 ＋
４．１５．４４．４５・・・Ｖ Ｄ Ｄ。 ＩＧ〜１９．２４・Ｖ Ｄ Ｄ ノ第１層配線、２０〜
２３・ＶＳＳの第１層配線、３３・・・信号線の配線手
段、３４・・・幹線間の配線手段、４Ｇ・・・幹線間の
第１ｍ配線。 代理人の氏名 弁理士 粟野重孝 はか１名第 図 杉須彩彪−第２層Ｅ課 第 図 ＠ｌ濁侶号配壕 （隷怠聚−第１層晩源配掩 彬（亥 第２１信号Ｗ際 ’Ａ２／１ｔｌＬＳ！、ｍ１Ｈｃ− 第 図 ５θ ＊ｔｓ’ｅ源巴珠 第 図 ５ダθ 栴１層覧−東配線 第ＺＪｔ源陶■象
法を示すフローチャート、第２図は本発明の自動電源配
線方法により配線された２層配線ＣＭＯ８−ＬＳ Ｉの
レイアウト図、第３図は本発明の第２の実施例における
自動電源配線方法を示すフローチャート、第４図は本発
明の自動電源配線１図 １．３０・・・電源線の３幹線配置手段、２，３ト・・
電源線の３幹線配線手段、３．３２・・・電源線の全支
線配線手段、 １３．４３・・・Ｖ Ｓ Ｓ、 ＋
４．１５．４４．４５・・・Ｖ Ｄ Ｄ。 ＩＧ〜１９．２４・Ｖ Ｄ Ｄ ノ第１層配線、２０〜
２３・ＶＳＳの第１層配線、３３・・・信号線の配線手
段、３４・・・幹線間の配線手段、４Ｇ・・・幹線間の
第１ｍ配線。 代理人の氏名 弁理士 粟野重孝 はか１名第 図 杉須彩彪−第２層Ｅ課 第 図 ＠ｌ濁侶号配壕 （隷怠聚−第１層晩源配掩 彬（亥 第２１信号Ｗ際 ’Ａ２／１ｔｌＬＳ！、ｍ１Ｈｃ− 第 図 ５θ ＊ｔｓ’ｅ源巴珠 第 図 ５ダθ 栴１層覧−東配線 第ＺＪｔ源陶■象
Claims (2)
- （１）回路ブロック間の配線領域の電源配線を２層配線
によって行う配線方法において、前記配線領域に幹線配
線を３本設ける手段と、中心の前記幹線配線に電源とグ
ランドのどちらか一方を割り当て、他の２本の前記幹線
配線に割り当てていない方を割り当てて配線していく手
段と、前記幹線配線と対応する各前記回路ブロックの電
源端子に支線を引出し、前記幹線配線と前記支線の交差
する部分にコンタクトホールを設ける手段とを備えた電
源配線方法。 - （２）信号配線する手段を終了後に、３本の幹線配線の
両側に配された２本の幹線配線同志をチャネル方向に沿
って前記幹線配線同志が配線可能な垂直方向の領域を探
索し、前記領域を使用して自動配線する手段を備えた特
許請求の範囲第１項記載の電源配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1099422A JPH02278748A (ja) | 1989-04-19 | 1989-04-19 | 電源配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1099422A JPH02278748A (ja) | 1989-04-19 | 1989-04-19 | 電源配線方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02278748A true JPH02278748A (ja) | 1990-11-15 |
Family
ID=14247030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1099422A Pending JPH02278748A (ja) | 1989-04-19 | 1989-04-19 | 電源配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02278748A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021012935A (ja) * | 2019-07-05 | 2021-02-04 | 東芝情報システム株式会社 | 半導体集積回路の配線設計装置及び半導体集積回路の配線設計用プログラム |
-
1989
- 1989-04-19 JP JP1099422A patent/JPH02278748A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021012935A (ja) * | 2019-07-05 | 2021-02-04 | 東芝情報システム株式会社 | 半導体集積回路の配線設計装置及び半導体集積回路の配線設計用プログラム |
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