JPH05243509A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05243509A JPH05243509A JP4041477A JP4147792A JPH05243509A JP H05243509 A JPH05243509 A JP H05243509A JP 4041477 A JP4041477 A JP 4041477A JP 4147792 A JP4147792 A JP 4147792A JP H05243509 A JPH05243509 A JP H05243509A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 素子を格別追加することなく、半導体装置の
電源間の容量を増加することができ、これにより、ノイ
ズによる電源電圧の変動を抑えることができ、信頼性を
著しく向上させることができる半導体装置を提供する 【構成】 Ｐ型シリコン基板１の表面に形成されたＰウ
ェル領域３及びＮ型ウェル領域２の上に半導体素子を形
成する半導体装置において、Ｐ型ウェル領域３の直下に
延在するようにＮ型ウェル領域２を形成する。
電源間の容量を増加することができ、これにより、ノイ
ズによる電源電圧の変動を抑えることができ、信頼性を
著しく向上させることができる半導体装置を提供する 【構成】 Ｐ型シリコン基板１の表面に形成されたＰウ
ェル領域３及びＮ型ウェル領域２の上に半導体素子を形
成する半導体装置において、Ｐ型ウェル領域３の直下に
延在するようにＮ型ウェル領域２を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関する。
【０００２】
【従来の技術】図５は、従来の半導体装置におけるＭＯ
Ｓ型ＦＥＴを示す断面図である。
Ｓ型ＦＥＴを示す断面図である。
【０００３】従来のＭＯＳ型ＦＥＴは、Ｐ型半導体基板
１上にＰ型ウェル領域３及びＮ型ウェル領域２が側面を
隣接させて選択的に形成されている。このＰ型ウェル領
域１の表面には、Ｐ+ 型拡散層９、Ｎ- 型拡散層７、Ｎ
+ 型拡散層１０が形成され、またＰ型ウェル領域１上に
は素子分離絶縁膜４及びゲート酸化膜５が、ゲート酸化
膜５の両側にＮ+ 型拡散層１０が位置し、素子分離絶縁
膜４同士の間にＰ+ 型拡散層９が位置するように、夫々
選択的に形成され、これによりＮ型チャネルＭＯＳトラ
ンジスタ２０が形成されている。また、このゲート酸化
膜５上にはゲート電極６が形成され、このゲート電極６
の側面には側壁絶縁膜１１が形成され、このゲート電極
６、側壁絶縁膜１１及び素子分離絶縁膜４上には絶縁膜
１２が形成されている。また、Ｎ型ウェル領域２の表面
には、Ｎ+ 型拡散層１０、Ｐ+ 型拡散層９、Ｐ- 型拡散
層８が形成され、更に、Ｎ型ウェル領域２上には素子分
離絶縁膜４及びゲート酸化膜５が、ゲート酸化膜５の両
側にＰ+ 型拡散層９が位置し、素子分離絶縁膜４同士の
間にＮ+ 型拡散層１０が位置するように、夫々選択的に
形成され、ＰチャネルＭＯＳトランジスタ２１が形成さ
れている。また、このゲート酸化膜５上にはゲート電極
６が形成され、このゲート電極６の側面には側壁絶縁膜
１１が形成され、このゲート電極６、側壁絶縁膜１１及
び素子分離絶縁膜４上には絶縁膜１２が形成されてい
る。
１上にＰ型ウェル領域３及びＮ型ウェル領域２が側面を
隣接させて選択的に形成されている。このＰ型ウェル領
域１の表面には、Ｐ+ 型拡散層９、Ｎ- 型拡散層７、Ｎ
+ 型拡散層１０が形成され、またＰ型ウェル領域１上に
は素子分離絶縁膜４及びゲート酸化膜５が、ゲート酸化
膜５の両側にＮ+ 型拡散層１０が位置し、素子分離絶縁
膜４同士の間にＰ+ 型拡散層９が位置するように、夫々
選択的に形成され、これによりＮ型チャネルＭＯＳトラ
ンジスタ２０が形成されている。また、このゲート酸化
膜５上にはゲート電極６が形成され、このゲート電極６
の側面には側壁絶縁膜１１が形成され、このゲート電極
６、側壁絶縁膜１１及び素子分離絶縁膜４上には絶縁膜
１２が形成されている。また、Ｎ型ウェル領域２の表面
には、Ｎ+ 型拡散層１０、Ｐ+ 型拡散層９、Ｐ- 型拡散
層８が形成され、更に、Ｎ型ウェル領域２上には素子分
離絶縁膜４及びゲート酸化膜５が、ゲート酸化膜５の両
側にＰ+ 型拡散層９が位置し、素子分離絶縁膜４同士の
間にＮ+ 型拡散層１０が位置するように、夫々選択的に
形成され、ＰチャネルＭＯＳトランジスタ２１が形成さ
れている。また、このゲート酸化膜５上にはゲート電極
６が形成され、このゲート電極６の側面には側壁絶縁膜
１１が形成され、このゲート電極６、側壁絶縁膜１１及
び素子分離絶縁膜４上には絶縁膜１２が形成されてい
る。
【０００４】そして、Ｐ型半導体基板１及びＰ型ウェル
領域３には最低電位が印加され、Ｎ型ウェル領域２に
は、最高電位を印加することでＰ型ウェル領域３とＮ型
ウェル領域２との間が絶縁されている。これにより、Ｐ
型半導体基板１とＮ型ウェル領域２との間はＰＮ接合の
逆方向印加となり、拡散容量Ｃ１が電源間に接続された
ことになる。この拡散容量Ｃ１は、回路動作時に発生す
るノイズの発生を低減するために設けるものである。
領域３には最低電位が印加され、Ｎ型ウェル領域２に
は、最高電位を印加することでＰ型ウェル領域３とＮ型
ウェル領域２との間が絶縁されている。これにより、Ｐ
型半導体基板１とＮ型ウェル領域２との間はＰＮ接合の
逆方向印加となり、拡散容量Ｃ１が電源間に接続された
ことになる。この拡散容量Ｃ１は、回路動作時に発生す
るノイズの発生を低減するために設けるものである。
【０００５】
【発明が解決しようとする課題】しかしながら、ＣＭＯ
Ｓ回路は動作時のみに電流が流れるため、このときの電
流の変化がノイズとなり電流線を通り別の回路の誤動作
の要因となる可能性がある。但し、上述したようなＣＭ
ＯＳのみで構成された回路の場合は、動作振幅が電源電
圧にほぼ等しいため、前記ノイズに対し動作振幅が十分
大きく、容量が小さくてもノイズによる影響は小さい。
ところがバイポーラトランジスタにより構成されたＥＣ
Ｌ回路をＣＭＯＳ回路の近傍に配置した場合、ＥＣＬ回
路の振幅が小さいため、容量が小さい場合はノイズの影
響を受けやすいという問題点がある。
Ｓ回路は動作時のみに電流が流れるため、このときの電
流の変化がノイズとなり電流線を通り別の回路の誤動作
の要因となる可能性がある。但し、上述したようなＣＭ
ＯＳのみで構成された回路の場合は、動作振幅が電源電
圧にほぼ等しいため、前記ノイズに対し動作振幅が十分
大きく、容量が小さくてもノイズによる影響は小さい。
ところがバイポーラトランジスタにより構成されたＥＣ
Ｌ回路をＣＭＯＳ回路の近傍に配置した場合、ＥＣＬ回
路の振幅が小さいため、容量が小さい場合はノイズの影
響を受けやすいという問題点がある。
【０００６】また、ＭＯＳトランジスタにおいてもゲー
ト長が短くなることに伴いソース・ドレイン間の耐圧が
低くなってきており、容量が小さい場合は、ノイズによ
りこの許容範囲を越え素子の破壊に至るという問題点が
ある。
ト長が短くなることに伴いソース・ドレイン間の耐圧が
低くなってきており、容量が小さい場合は、ノイズによ
りこの許容範囲を越え素子の破壊に至るという問題点が
ある。
【０００７】従って、上述の問題点を解決するために、
半導体装置の容量を増加させる必要があるが、電源間に
新たな別の容量素子を付けるとコスト増加を招くという
問題点がある。
半導体装置の容量を増加させる必要があるが、電源間に
新たな別の容量素子を付けるとコスト増加を招くという
問題点がある。
【０００８】本発明はかかる問題点に鑑みてなされたも
のであって、素子を格別追加することなく、半導体装置
の電源間の容量を増加することができ、これにより、ノ
イズによる電源電圧の変動を抑えることができ、信頼性
を著しく向上させることができる半導体装置を提供する
ことを目的とする。
のであって、素子を格別追加することなく、半導体装置
の電源間の容量を増加することができ、これにより、ノ
イズによる電源電圧の変動を抑えることができ、信頼性
を著しく向上させることができる半導体装置を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】本発明に係る半導体装置
は、一導電型半導体基板上に形成された一導電型不純物
領域と、前記一導電型半導体基板上に形成された逆導電
型不純物領域とを有し、この逆導電型不純物領域は前記
一導電型不純物領域の直下に延在していることを特徴と
する。
は、一導電型半導体基板上に形成された一導電型不純物
領域と、前記一導電型半導体基板上に形成された逆導電
型不純物領域とを有し、この逆導電型不純物領域は前記
一導電型不純物領域の直下に延在していることを特徴と
する。
【００１０】
【作用】本発明においては、一導電型半導体基板上に形
成される一導電型不純物領域及び逆導電型不純物領域に
おいて、前記一導電型不純物領域の直下に前記逆導電型
不純物領域が延在している。この延在部を形成すること
により、一導電型不純物領域と逆導電型不純物領域との
接触面積を増加させ、容量素子を形成することができ
る。これにより、半導体装置における電源間の容量は、
逆導電型不純物領域と一導電型半導体基板との間の容量
及び一導電型領域と逆導電型領域との間の容量の並列容
量となる。従って、この延在部が無い場合の逆導電型不
純物領域と一導電型半導体基板との間の容量単独よりも
半導体装置における電源間の容量を増加させることがで
きる。
成される一導電型不純物領域及び逆導電型不純物領域に
おいて、前記一導電型不純物領域の直下に前記逆導電型
不純物領域が延在している。この延在部を形成すること
により、一導電型不純物領域と逆導電型不純物領域との
接触面積を増加させ、容量素子を形成することができ
る。これにより、半導体装置における電源間の容量は、
逆導電型不純物領域と一導電型半導体基板との間の容量
及び一導電型領域と逆導電型領域との間の容量の並列容
量となる。従って、この延在部が無い場合の逆導電型不
純物領域と一導電型半導体基板との間の容量単独よりも
半導体装置における電源間の容量を増加させることがで
きる。
【００１１】
【実施例】次に、本発明の実施例に係る半導体装置につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１２】図１は本発明の第１の実施例に係る半導体
装置を示す断面図、図２は図１に示した実施例の回路図
である。図１において、Ｐ型ウェル領域３の直下にＮ型
ウェル領域２が延在するように形成されている。つま
り、Ｐ型シリコン基板１上のＰ型チャネルＭＯＳトラン
ジスタ２１形成領域直下からＮ型チャネルＭＯＳトラン
ジスタ２０の下方にＮ型ウェル領域２を形成し、Ｎ型チ
ャネルＭＯＳトランジスタ２０形成領域の直下には前記
Ｎ型ウェル領域２よりも浅いＰ型ウェル領域３が形成さ
れている。そして前記Ｐ型チャネルＭＯＳトランジスタ
２１のＮ型ウェル領域２上及びＮ型チャネルＭＯＳトラ
ンジスタ２０のＰ型ウェル領域３上には、上述した従来
技術と同様にゲート酸化膜５及びゲート電極６を形成
し、Ｐ型チャネルＭＯＳトランジスタ２１のＮ型ウェル
領域２の表面にはＰ- 型拡散層８及びＰ+ 型拡散層９か
らなるソース・ドレイン領域が形成され、Ｎ型チャネル
ＭＯＳトランジスタ２０のＰ型ウェル領域３の表面に
は、Ｎ- 型拡散層７及びＮ+ 型拡散層１０からなるソー
ス・ドレイン領域が形成されている。そしてＮ型ウェル
領域２の表面に形成されたＮ+ 型拡散層１０は最高電位
に接続され、Ｐ型ウェル領域３の表面に形成されたＰ+
型拡散層９は最低電位に接続されて使用される。
装置を示す断面図、図２は図１に示した実施例の回路図
である。図１において、Ｐ型ウェル領域３の直下にＮ型
ウェル領域２が延在するように形成されている。つま
り、Ｐ型シリコン基板１上のＰ型チャネルＭＯＳトラン
ジスタ２１形成領域直下からＮ型チャネルＭＯＳトラン
ジスタ２０の下方にＮ型ウェル領域２を形成し、Ｎ型チ
ャネルＭＯＳトランジスタ２０形成領域の直下には前記
Ｎ型ウェル領域２よりも浅いＰ型ウェル領域３が形成さ
れている。そして前記Ｐ型チャネルＭＯＳトランジスタ
２１のＮ型ウェル領域２上及びＮ型チャネルＭＯＳトラ
ンジスタ２０のＰ型ウェル領域３上には、上述した従来
技術と同様にゲート酸化膜５及びゲート電極６を形成
し、Ｐ型チャネルＭＯＳトランジスタ２１のＮ型ウェル
領域２の表面にはＰ- 型拡散層８及びＰ+ 型拡散層９か
らなるソース・ドレイン領域が形成され、Ｎ型チャネル
ＭＯＳトランジスタ２０のＰ型ウェル領域３の表面に
は、Ｎ- 型拡散層７及びＮ+ 型拡散層１０からなるソー
ス・ドレイン領域が形成されている。そしてＮ型ウェル
領域２の表面に形成されたＮ+ 型拡散層１０は最高電位
に接続され、Ｐ型ウェル領域３の表面に形成されたＰ+
型拡散層９は最低電位に接続されて使用される。
【００１３】これにより図２の等価回路図に示すよう
に、本実施例による半導体装置における電源間の容量は
Ｎ型ウェル領域２とＰ型シリコン基板１との間のＣ１及
びＮ型ウェル領域２とＰ型ウェル領域３との間のＣ２の
並列容量となる。
に、本実施例による半導体装置における電源間の容量は
Ｎ型ウェル領域２とＰ型シリコン基板１との間のＣ１及
びＮ型ウェル領域２とＰ型ウェル領域３との間のＣ２の
並列容量となる。
【００１４】本実施例においては、Ｐ型ウェル領域３の
直下にＮ型ウェル領域２が延在するように形成してい
る。この延在部を形成することにより、Ｐ型ウェル領域
３とＮ型ウェル領域２との接触面積を増加させ、容量素
子を形成することができる。従って、この延在部が無い
場合のＰ型シリコン基板１とＮ型ウェル領域２との間の
容量単独よりも半導体装置における電源間の容量を増加
することができる。
直下にＮ型ウェル領域２が延在するように形成してい
る。この延在部を形成することにより、Ｐ型ウェル領域
３とＮ型ウェル領域２との接触面積を増加させ、容量素
子を形成することができる。従って、この延在部が無い
場合のＰ型シリコン基板１とＮ型ウェル領域２との間の
容量単独よりも半導体装置における電源間の容量を増加
することができる。
【００１５】図３は本発明の第２の実施例に係る半導体
装置を示す断面図である。Ｐ型シリコン基板１上のＮ型
チャネルＭＯＳトランジスタ２０及びＰ型チャネルＭＯ
Ｓトランジスタ２１の形成領域を全て下方から覆うよう
にＰ型シリコン基板１の表面にＮ型ウェル領域２が形成
されており、このＮ型ウェル領域２上のＮ型チャネルＭ
ＯＳトランジスタ２０の形成領域には、Ｎ型ウェル領域
２よりも浅いＰ型ウェル領域３が形成されている。そし
て上述した第１の実施例と同様にＰ型ウェル領域３上に
はＮ型チャネルＭＯＳトランジスタ２０が形成され、ま
た、Ｎ型ウェル領域２が表面に露出している部分にはＰ
型チャネルＭＯＳトランジスタ２１が形成されている。
本実施例の場合、Ｐ型ウェル領域３をＮ型ウェル領域２
で下方より覆っているため、サブストレートコンタクト
２３によりＰ型シリコン基板１と接続している。
装置を示す断面図である。Ｐ型シリコン基板１上のＮ型
チャネルＭＯＳトランジスタ２０及びＰ型チャネルＭＯ
Ｓトランジスタ２１の形成領域を全て下方から覆うよう
にＰ型シリコン基板１の表面にＮ型ウェル領域２が形成
されており、このＮ型ウェル領域２上のＮ型チャネルＭ
ＯＳトランジスタ２０の形成領域には、Ｎ型ウェル領域
２よりも浅いＰ型ウェル領域３が形成されている。そし
て上述した第１の実施例と同様にＰ型ウェル領域３上に
はＮ型チャネルＭＯＳトランジスタ２０が形成され、ま
た、Ｎ型ウェル領域２が表面に露出している部分にはＰ
型チャネルＭＯＳトランジスタ２１が形成されている。
本実施例の場合、Ｐ型ウェル領域３をＮ型ウェル領域２
で下方より覆っているため、サブストレートコンタクト
２３によりＰ型シリコン基板１と接続している。
【００１６】本実施例においては、Ｐ型ウェル領域３を
Ｎ型ウェル領域２で全て下方より覆うため、上述した第
１の実施例よりもＰ型ウェル領域３とＮ型ウェル領域２
との接触面積が大きくなり容量を更に増やすことができ
る。また、第１の実施例の場合、Ｎ型ウェル領域２及び
Ｐ型シリコン基板１の両方にわたってＰ型ウェル領域３
を形成しており、この境界部分で不純物濃度が変わって
しまう。このため、この境界近傍にＮ型チャネルＭＯＳ
トランジスタ２０を形成することは不可能であり、Ｎ型
チャネルＭＯＳトランジスタ２０の配置が制限される
が、本実施例ではＮ型ウェル領域２の中にＰ型ウェル領
域３を形成するため、不純物濃度は、Ｐ型ウェル領域３
内で全て一定となり、Ｎ型チャネルＭＯＳトランジスタ
２０の配置が制限されない。また、本実施例ではＰ型ウ
ェル領域３がＮ型ウェル領域２により、Ｐ型シリコン基
板１と絶縁されるため、Ｐ型ウェル領域３とＰ型シリコ
ン基板１に別々の電位を与えることも可能となる。
Ｎ型ウェル領域２で全て下方より覆うため、上述した第
１の実施例よりもＰ型ウェル領域３とＮ型ウェル領域２
との接触面積が大きくなり容量を更に増やすことができ
る。また、第１の実施例の場合、Ｎ型ウェル領域２及び
Ｐ型シリコン基板１の両方にわたってＰ型ウェル領域３
を形成しており、この境界部分で不純物濃度が変わって
しまう。このため、この境界近傍にＮ型チャネルＭＯＳ
トランジスタ２０を形成することは不可能であり、Ｎ型
チャネルＭＯＳトランジスタ２０の配置が制限される
が、本実施例ではＮ型ウェル領域２の中にＰ型ウェル領
域３を形成するため、不純物濃度は、Ｐ型ウェル領域３
内で全て一定となり、Ｎ型チャネルＭＯＳトランジスタ
２０の配置が制限されない。また、本実施例ではＰ型ウ
ェル領域３がＮ型ウェル領域２により、Ｐ型シリコン基
板１と絶縁されるため、Ｐ型ウェル領域３とＰ型シリコ
ン基板１に別々の電位を与えることも可能となる。
【００１７】図４は、本発明の第３の実施例に係る半導
体装置を示す断面図である。図４に示すように、Ｐ型シ
リコン基板１の表面においては、高濃度の埋込Ｐ+ 型層
３３の上にＰ型ウェル領域３を形成し、このＰ型ウェル
領域３上に第１の実施例と同様にＮ型チャネルＭＯＳト
ランジスタ２０が形成されている。また高濃度の埋込Ｎ
+ 型層３２の上にＮ型ウェル領域２を形成し、このＮ型
ウェル領域２上に第１の実施例と同様にＰ型チャネルＭ
ＯＳトランジスタ２１が形成されている。また、埋込Ｎ
+ 型層３２上にＮ型エピタキシャル領域３４を形成し、
このＮ型エピタキシャル領域３４上に、Ｐ- 型ベース領
域４３及びＮ+ 型エミッタ領域４４を有するバイポーラ
トランジスタ２２が形成されている。そして、埋込Ｐ+
型層３３の直下には、埋込Ｎ+ 型層３２より不純物濃度
の低い埋込Ｎ型層３１が形成され、Ｐ型チャネルＭＯＳ
トランジスタ２１直下の埋込Ｎ+ 型層３２に接続されて
いる。また、この埋込Ｎ型層３１はバイポーラトランジ
スタ２２の埋込Ｎ+ 型層３２にも接続は可能であるが、
バイポーラトランジスタ２２の埋込Ｎ+ 型層３２はコレ
クタ引き出し領域として使用されるため、容量が増加す
ることで性能を劣化させてしまう場合は接続できず、コ
レクタの容量が増加しても電源特性により、接続できる
場合が制限される。
体装置を示す断面図である。図４に示すように、Ｐ型シ
リコン基板１の表面においては、高濃度の埋込Ｐ+ 型層
３３の上にＰ型ウェル領域３を形成し、このＰ型ウェル
領域３上に第１の実施例と同様にＮ型チャネルＭＯＳト
ランジスタ２０が形成されている。また高濃度の埋込Ｎ
+ 型層３２の上にＮ型ウェル領域２を形成し、このＮ型
ウェル領域２上に第１の実施例と同様にＰ型チャネルＭ
ＯＳトランジスタ２１が形成されている。また、埋込Ｎ
+ 型層３２上にＮ型エピタキシャル領域３４を形成し、
このＮ型エピタキシャル領域３４上に、Ｐ- 型ベース領
域４３及びＮ+ 型エミッタ領域４４を有するバイポーラ
トランジスタ２２が形成されている。そして、埋込Ｐ+
型層３３の直下には、埋込Ｎ+ 型層３２より不純物濃度
の低い埋込Ｎ型層３１が形成され、Ｐ型チャネルＭＯＳ
トランジスタ２１直下の埋込Ｎ+ 型層３２に接続されて
いる。また、この埋込Ｎ型層３１はバイポーラトランジ
スタ２２の埋込Ｎ+ 型層３２にも接続は可能であるが、
バイポーラトランジスタ２２の埋込Ｎ+ 型層３２はコレ
クタ引き出し領域として使用されるため、容量が増加す
ることで性能を劣化させてしまう場合は接続できず、コ
レクタの容量が増加しても電源特性により、接続できる
場合が制限される。
【００１８】本実施例においては、高濃度の埋込Ｐ+ 型
層３３の直下に埋込Ｎ型層３１を延在するように形成し
ている。この延在部の埋込Ｎ型層３１を形成しているの
で、埋込Ｐ+ 型層３３と埋込Ｎ型層３１との接触面積が
増加し、容量素子を形成することができる。これによ
り、半導体装置における電源間の容量は埋込Ｎ型層３１
と埋込Ｐ+ 型層３３との間の容量が加わる並列容量とな
り、容量を増加させることができる。更に、高濃度のた
め第１の実施例よりも更に大きい容量を得ることができ
る。
層３３の直下に埋込Ｎ型層３１を延在するように形成し
ている。この延在部の埋込Ｎ型層３１を形成しているの
で、埋込Ｐ+ 型層３３と埋込Ｎ型層３１との接触面積が
増加し、容量素子を形成することができる。これによ
り、半導体装置における電源間の容量は埋込Ｎ型層３１
と埋込Ｐ+ 型層３３との間の容量が加わる並列容量とな
り、容量を増加させることができる。更に、高濃度のた
め第１の実施例よりも更に大きい容量を得ることができ
る。
【００１９】なお、第３の実施例においては、バイポー
ラトランジスタ２２とＣＭＯＳとを混載している場合に
ついて述べたが、ＣＭＯＳのみを高濃度の埋込層上に形
成した場合も同様の効果が得られる。
ラトランジスタ２２とＣＭＯＳとを混載している場合に
ついて述べたが、ＣＭＯＳのみを高濃度の埋込層上に形
成した場合も同様の効果が得られる。
【００２０】
【発明の効果】以上説明したように本発明は、一導電型
半導体基板上に一導電型不純物領域及び逆導電型不純物
領域を形成している半導体装置において、前記逆導電型
不純物領域に接続して、前記一導電型不純物領域の直下
に延在している逆導電型不純物領域を形成することで、
素子を格別追加することなく半導体装置の電源間の容量
を増加することができる。
半導体基板上に一導電型不純物領域及び逆導電型不純物
領域を形成している半導体装置において、前記逆導電型
不純物領域に接続して、前記一導電型不純物領域の直下
に延在している逆導電型不純物領域を形成することで、
素子を格別追加することなく半導体装置の電源間の容量
を増加することができる。
【００２１】例えば、１ｐＦの容量を他の容量素子で形
成する場合、約１０００μｍ2 の面積を必要とするが、
本実施例によれば、一導電型不純物領域の直下を容量と
して使用するため、非常に広い面積が得られ、他の容量
素子を形成することなく、同程度の容量増加をすること
ができる。
成する場合、約１０００μｍ2 の面積を必要とするが、
本実施例によれば、一導電型不純物領域の直下を容量と
して使用するため、非常に広い面積が得られ、他の容量
素子を形成することなく、同程度の容量増加をすること
ができる。
【００２２】また、第３の実施例に示すように高濃度の
埋込層の直下に逆導電型不純物領域を形成すれば、容易
に容量を増加させることができる。
埋込層の直下に逆導電型不純物領域を形成すれば、容易
に容量を増加させることができる。
【００２３】従って、本発明によれば、半導体装置の電
源間の容量を増加することができ、回路作動時に発生す
るノイズによる電源電圧の変動を抑えることが容易にで
き、半導体装置の信頼性を向上させることができる。
源間の容量を増加することができ、回路作動時に発生す
るノイズによる電源電圧の変動を抑えることが容易にで
き、半導体装置の信頼性を向上させることができる。
【図１】本発明の第１の実施例に係る半導体装置を示す
断面図である。
断面図である。
【図２】本発明の第１の実施例に係る半導体装置を示す
回路図である。
回路図である。
【図３】本発明の第２の実施例に係る半導体装置を示す
断面図である。
断面図である。
【図４】本発明の第３の実施例に係る半導体装置を示す
断面図である。
断面図である。
【図５】従来の半導体装置を示す断面図である。
１；Ｐ型シリコン基板 ２；Ｎ型ウェル領域 ３；Ｐ型ウェル領域 ４；素子分離絶縁膜 ５；ゲート酸化膜 ６；ゲート電極 ７；Ｎ- 型拡散層 ８；Ｐ- 型拡散層 ９；Ｐ+ 型拡散層 １０；Ｎ+ 型拡散層 １１；側壁絶縁膜 １２；絶縁膜 ２０；Ｎ型チャネルＭＯＳトランジスタ ２１；Ｐ型チャネルＭＯＳトランジスタ ２２；バイポーラトランジスタ ２３；サブストレートコンタクト ３１；埋込Ｎ型層 ３２；埋込Ｎ+ 型層 ３３；埋込Ｐ+ 型層 ３４；Ｎ型エピタキシャル領域 ４３；Ｐ- 型ベース領域 ４４；Ｎ+ 型エミッタ領域 ４５；Ｎ+ 型多結晶シリコン膜
Claims (1)
- 【請求項１】 一導電型半導体基板上に形成された一導
電型不純物領域と、前記一導電型半導体基板上に形成さ
れた逆導電型不純物領域とを有し、この逆導電型不純物
領域は前記一導電型不純物領域の直下に延在しているこ
とを特徴とする半導体装置。
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| JP4041477A JP2825038B2 (ja) | 1992-02-27 | 1992-02-27 | 半導体装置 |
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