JPH03153069A - 半導体集積回路およびその製造方法 - Google Patents
半導体集積回路およびその製造方法Info
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- JPH03153069A JPH03153069A JP1291206A JP29120689A JPH03153069A JP H03153069 A JPH03153069 A JP H03153069A JP 1291206 A JP1291206 A JP 1291206A JP 29120689 A JP29120689 A JP 29120689A JP H03153069 A JPH03153069 A JP H03153069A
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-
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- H10D84/401—Combinations of FETs or IGBTs with BJTs
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体集積回路およびその製造方法に係り、
特にバイポーラ（ＢｉｐｏＪａｒ） トランジスタおよ
び相補性絶縁ゲート型（ＣＭＯ５）トランジスタが同一
チップ上に形成されてなるＢｉ−ＣＭＯ８型の半導体集
積回路およびその製遣方法に関する。
特にバイポーラ（ＢｉｐｏＪａｒ） トランジスタおよ
び相補性絶縁ゲート型（ＣＭＯ５）トランジスタが同一
チップ上に形成されてなるＢｉ−ＣＭＯ８型の半導体集
積回路およびその製遣方法に関する。
（従来の技術）
近年、電子機器の小型化、低消費電力化は著しいものが
あり、これを推進しているのが半導体技術であり、半導
体集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）の微細
化、高集積化、高速化が急激に進んでいる。この中で、
バイポーラトランジスタの駆動能力、高速性、高アナロ
グ性能と、ＣＭＯ３トランジスタの高集積度、低消費電
力の両方の長所を有するＢｉ−ＣＭＯ３技術が注目され
、各種の分野に応用され始めている。
あり、これを推進しているのが半導体技術であり、半導
体集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）の微細
化、高集積化、高速化が急激に進んでいる。この中で、
バイポーラトランジスタの駆動能力、高速性、高アナロ
グ性能と、ＣＭＯ３トランジスタの高集積度、低消費電
力の両方の長所を有するＢｉ−ＣＭＯ３技術が注目され
、各種の分野に応用され始めている。
Ｂｉ−ＣＭＯ５技術では、当然、同一半導体基板上に、
バイポーラトランジスタの回路部とＣＭＯ３トランジス
タの回路部とが共存することになるが、ＣＭＯＳ回路部
のディジタル動作は、バイポーラ回路部のアナログ動作
に比べて、電圧変化が非常に大きく、ノイズを発生し易
い。そこで、ＣＭＯＳ回路部で発生したノイズがバイポ
ーラ回路部に影響しないようにするために、従来は、バ
イポーラ回路部とＣＭＯＳ回路部との電源ライン、接地
ラインを別々にするとか、両回踏部相互間の距離を十分
に離すとかのパターン設計的な対策を講じてきたが、十
分な効果は得られていない。
バイポーラトランジスタの回路部とＣＭＯ３トランジス
タの回路部とが共存することになるが、ＣＭＯＳ回路部
のディジタル動作は、バイポーラ回路部のアナログ動作
に比べて、電圧変化が非常に大きく、ノイズを発生し易
い。そこで、ＣＭＯＳ回路部で発生したノイズがバイポ
ーラ回路部に影響しないようにするために、従来は、バ
イポーラ回路部とＣＭＯＳ回路部との電源ライン、接地
ラインを別々にするとか、両回踏部相互間の距離を十分
に離すとかのパターン設計的な対策を講じてきたが、十
分な効果は得られていない。
なお、第３図は、従来のＢｉ−ＣＭＯ３集積回路の一部
の断面構造を示しており、３１はＰ型シリコン基板、３
２１および３２２はＮ＋埋込み層、３３はＰ型エピタキ
シャル層、３４１はＮ十埋込み層３２１上のＰチャネル
ＭＯＳトランジスタ形成領域用の第１のＮウェル拡散層
、３４２はＮ＋埋込み層３２２上のＮＰＮ トランジス
タ形成領域用の第２のＮウェル拡散層、３５は上記第２
のＮウェル拡散層３４２の表面の一部からＮ十埋込み層
３２２に連なるように拡散されたディープＮ＋拡散層、
３６は素子分離領域（フィールド酸化膜） ３７はゲー
ト酸化膜、３８はＰチャネルＭＯ５トランジスタのゲー
ト電極、３つはＮチャネルＭＯ５トランジスタのゲート
電極、４０はＮＰＮ トランジスタの内部ベース領域（
Ｐ−拡散層）、４１はＮチャネルトランジスタのドレイ
ン・ソース領域（Ｎ十拡散層）、４２はＮＰＮ トラン
ジスタのエミッタ領域（Ｎ＋ｉｆＭ域）、４３はＰチャ
ネルトランジスタのドレイン・ソース領域（Ｐ十拡散層
）、４４はＮＰＮ トランジスタの外部ベース領域（Ｐ
十拡散層）、４５は層間絶縁膜、４６および４７はＮＰ
Ｎ トランジスタのエミッタエミッタ電極およびベース
電極、４８はＮＰＮ トランジスタのコレクタ領域に連
なるディープＮ÷拡散層３５にコンタクトしたコレクタ
電極、４９および５０はＰチャネルトランジスタのドレ
イン・ソース電極、５１および５２はＮチャネルトラン
ジスタのドレイン・ソース電極である。
の断面構造を示しており、３１はＰ型シリコン基板、３
２１および３２２はＮ＋埋込み層、３３はＰ型エピタキ
シャル層、３４１はＮ十埋込み層３２１上のＰチャネル
ＭＯＳトランジスタ形成領域用の第１のＮウェル拡散層
、３４２はＮ＋埋込み層３２２上のＮＰＮ トランジス
タ形成領域用の第２のＮウェル拡散層、３５は上記第２
のＮウェル拡散層３４２の表面の一部からＮ十埋込み層
３２２に連なるように拡散されたディープＮ＋拡散層、
３６は素子分離領域（フィールド酸化膜） ３７はゲー
ト酸化膜、３８はＰチャネルＭＯ５トランジスタのゲー
ト電極、３つはＮチャネルＭＯ５トランジスタのゲート
電極、４０はＮＰＮ トランジスタの内部ベース領域（
Ｐ−拡散層）、４１はＮチャネルトランジスタのドレイ
ン・ソース領域（Ｎ十拡散層）、４２はＮＰＮ トラン
ジスタのエミッタ領域（Ｎ＋ｉｆＭ域）、４３はＰチャ
ネルトランジスタのドレイン・ソース領域（Ｐ十拡散層
）、４４はＮＰＮ トランジスタの外部ベース領域（Ｐ
十拡散層）、４５は層間絶縁膜、４６および４７はＮＰ
Ｎ トランジスタのエミッタエミッタ電極およびベース
電極、４８はＮＰＮ トランジスタのコレクタ領域に連
なるディープＮ÷拡散層３５にコンタクトしたコレクタ
電極、４９および５０はＰチャネルトランジスタのドレ
イン・ソース電極、５１および５２はＮチャネルトラン
ジスタのドレイン・ソース電極である。
（発明が解決しようとする課題）
上記したように従来のＢｉ−ＣＭＯ３集積回路は、ＣＭ
ＯＳ回路部で発生したノイズがバイポーラ回路部に影響
しないようにするために、バイポーラ回路部とＣＭＯＳ
回路部との電源ライン、接地ラインを別々にするとか、
両回踏部相互間の距離を十分に離すとかのパターン設計
的な対策を講じているが、十分な効果は得られていない
というという問題がある。
ＯＳ回路部で発生したノイズがバイポーラ回路部に影響
しないようにするために、バイポーラ回路部とＣＭＯＳ
回路部との電源ライン、接地ラインを別々にするとか、
両回踏部相互間の距離を十分に離すとかのパターン設計
的な対策を講じているが、十分な効果は得られていない
というという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、ＣＭＯＳ回路部で発生したノイズがバイポー
ラ回路部に影響しなくなり、かつ、ＣＭＯＳ回路部を島
吊りすることが可能になり、しかも、構造が比較的部品
で製造プロセスの追加が少なくて済む半導体集積回路お
よびその製造方法を提供することにある。
の目的は、ＣＭＯＳ回路部で発生したノイズがバイポー
ラ回路部に影響しなくなり、かつ、ＣＭＯＳ回路部を島
吊りすることが可能になり、しかも、構造が比較的部品
で製造プロセスの追加が少なくて済む半導体集積回路お
よびその製造方法を提供することにある。
［発明の構成］
（課題を解決するための手段）
本発明の半導体集積回路は、バイポーラトランジスタお
よび相補性絶縁ゲート型トランジスタが同一半導体チッ
プ上に形成された半導体集積回路において、上記相補性
絶縁ゲート型トランジスタ部は、周囲の半導体基板部お
よび他の高部から完全に分離された半導体基板とは逆導
電型の島状のエピタキシャル層中に形成されており、こ
の島状のエピタキシャル層を周囲から分離する領域にコ
ンタクトした電極が形成されていることを特徴とする。
よび相補性絶縁ゲート型トランジスタが同一半導体チッ
プ上に形成された半導体集積回路において、上記相補性
絶縁ゲート型トランジスタ部は、周囲の半導体基板部お
よび他の高部から完全に分離された半導体基板とは逆導
電型の島状のエピタキシャル層中に形成されており、こ
の島状のエピタキシャル層を周囲から分離する領域にコ
ンタクトした電極が形成されていることを特徴とする。
また、本発明の半導体集積回路の製造方法は、バイポー
ラトランジスタおよび相補性絶縁ゲート型トランジスタ
を同一半導体チップ上に形成する際、半導体基板の表面
に形成された半導体基板とは逆導電型のエピタキシャル
層中に、周囲の半導体基板部および他の乙部から完全に
分離された島を形成する工程と、この島状のエピタキシ
ャル層中に相補性絶縁ゲート型トランジスタを形成する
工程と、この島状のエピタキシャル層を周囲から分離す
る領域にコンタクトした電極を形成する工程とを具備す
ることを特徴とする。
ラトランジスタおよび相補性絶縁ゲート型トランジスタ
を同一半導体チップ上に形成する際、半導体基板の表面
に形成された半導体基板とは逆導電型のエピタキシャル
層中に、周囲の半導体基板部および他の乙部から完全に
分離された島を形成する工程と、この島状のエピタキシ
ャル層中に相補性絶縁ゲート型トランジスタを形成する
工程と、この島状のエピタキシャル層を周囲から分離す
る領域にコンタクトした電極を形成する工程とを具備す
ることを特徴とする。
（作 用）
本発明の半導体集積回路は、ＣＭＯＳ回路部が周囲の半
導体基板部および他の島から完全に分離された島状のエ
ピタキシャル層中に形成されているので、ＣＭＯＳ回路
部で発生したノイズがバイポーラ回路部に影響しなくな
る。従って、半導体集積回路の動作マージンが増大する
と共に誤動作が防止されるばかりでなく、バイポーラ回
路部とＣＭＯＳ回路部との電源ライン、接地ラインを別
々にするとか、両回路部相互間の距離を十分に離すとか
のパターン設計的な対策を講じる必要がなくなるので、
集積度が向上し、外部ビン数の削減が可能となる。また
、ＣＭＯＳ回路部の島状のエピタキシャル層を周囲から
分離する領域にコンタクトした電極が形成されているの
で、この電極に所望の電位を印加することにより上記島
状のエピタキシャル層の電位を他の島の電位とは独立に
任意に選択設定する（島吊り）ことが可能になっている
。
導体基板部および他の島から完全に分離された島状のエ
ピタキシャル層中に形成されているので、ＣＭＯＳ回路
部で発生したノイズがバイポーラ回路部に影響しなくな
る。従って、半導体集積回路の動作マージンが増大する
と共に誤動作が防止されるばかりでなく、バイポーラ回
路部とＣＭＯＳ回路部との電源ライン、接地ラインを別
々にするとか、両回路部相互間の距離を十分に離すとか
のパターン設計的な対策を講じる必要がなくなるので、
集積度が向上し、外部ビン数の削減が可能となる。また
、ＣＭＯＳ回路部の島状のエピタキシャル層を周囲から
分離する領域にコンタクトした電極が形成されているの
で、この電極に所望の電位を印加することにより上記島
状のエピタキシャル層の電位を他の島の電位とは独立に
任意に選択設定する（島吊り）ことが可能になっている
。
また、本発明の半導体集積回路の製造方法は、上記した
ような特長を有する半導体集積回路を既存のプロセスの
組み合わせにより製造することができる。
ような特長を有する半導体集積回路を既存のプロセスの
組み合わせにより製造することができる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図（ａ）乃至（ｅ）は、本発明の一実施例に係るＢ
ｉ−ＣＭＯ９集積回路の製造工程の一例を示している
。即ち、先ず、第１図（ａ）に示すように、約２５Ω・
ｃｍのＰ型シリコン基板１を１０００℃で酸化処理し、
その表面に厚さが０．８μｍ程度の酸化膜（図示せず）
を形成する。
ｉ−ＣＭＯ９集積回路の製造工程の一例を示している
。即ち、先ず、第１図（ａ）に示すように、約２５Ω・
ｃｍのＰ型シリコン基板１を１０００℃で酸化処理し、
その表面に厚さが０．８μｍ程度の酸化膜（図示せず）
を形成する。
次に、ＰＥＰ（フォトエツチングプロセス）処理により
上記酸化膜の一部を開口し、この酸化膜をマスクとして
Ｓｂ（アンチモン）ドープにより約２０Ω／口の第１の
Ｎ十埋込み層２１および第２のＮ十埋込み層２２を選択
的に形成する。次に、上記酸化膜を剥離し、１０００℃
で酸化処理して厚さが１０００人程度０酸化膜（図示せ
ず）を形成した後、フォトレジストパターンをマスクと
してボロンイオンを注入して前記第２のＮ十埋込み層２
２の一部上および前記Ｎ÷埋込み層２１および２２の間
にＰ÷埋込み層３を形成する。次に、上記酸化膜を剥離
し、リン（Ｐ） ドープされたＮ型エピタキシャル層４
を基板上に成長させる。
上記酸化膜の一部を開口し、この酸化膜をマスクとして
Ｓｂ（アンチモン）ドープにより約２０Ω／口の第１の
Ｎ十埋込み層２１および第２のＮ十埋込み層２２を選択
的に形成する。次に、上記酸化膜を剥離し、１０００℃
で酸化処理して厚さが１０００人程度０酸化膜（図示せ
ず）を形成した後、フォトレジストパターンをマスクと
してボロンイオンを注入して前記第２のＮ十埋込み層２
２の一部上および前記Ｎ÷埋込み層２１および２２の間
にＰ÷埋込み層３を形成する。次に、上記酸化膜を剥離
し、リン（Ｐ） ドープされたＮ型エピタキシャル層４
を基板上に成長させる。
この時、エピタキシャル層４の濃度ρＶＧは〜１．５Ω
・ｃｍ程度とし、その厚さｔｖａは〜３μｍ３μｍ程る
。次に、１０００℃で酸化処理して厚さが５００人程堆
積酸化膜（図示せず）を形成した後、フォトレジストパ
ターンをマスクとじてボロンイオンおよびリンイオンを
注入する。次に、上記酸化膜を剥離し、ＣＶＤ （気相
成長）法により厚さが３０００人程度Ｏ７ンドープＣＶ
Ｄ酸化膜を基板上に堆積し、この後、１１５０℃で熱拡
散処理する。これにより、前記Ｐ十埋込み層３に連なる
Ｐウェル拡散層５および前記第１のＮ＋埋込み層２１に
連なる第１のディープＮ＋拡散層６１および前記第２の
Ｎ十埋込み層２２に連なってＣＭＯＳトランジスタ領域
を囲むように第２のディープＮ◆拡散層６２が形成され
る。
・ｃｍ程度とし、その厚さｔｖａは〜３μｍ３μｍ程る
。次に、１０００℃で酸化処理して厚さが５００人程堆
積酸化膜（図示せず）を形成した後、フォトレジストパ
ターンをマスクとじてボロンイオンおよびリンイオンを
注入する。次に、上記酸化膜を剥離し、ＣＶＤ （気相
成長）法により厚さが３０００人程度Ｏ７ンドープＣＶ
Ｄ酸化膜を基板上に堆積し、この後、１１５０℃で熱拡
散処理する。これにより、前記Ｐ十埋込み層３に連なる
Ｐウェル拡散層５および前記第１のＮ＋埋込み層２１に
連なる第１のディープＮ＋拡散層６１および前記第２の
Ｎ十埋込み層２２に連なってＣＭＯＳトランジスタ領域
を囲むように第２のディープＮ◆拡散層６２が形成され
る。
次に、上記ＣＶＤ酸化膜を剥離し、１０００℃で酸化処
理して厚さが９００人程堆積酸化膜（図示せず）および
その上の厚さが２０００人程度０窒化シリコン膜（図示
せず）を連続的に形成し、活性領域以外の窒化シリコン
膜を除去し、素子分離領域形成用のフォトレジストパタ
ーンをマスクとして第１図（ｂ）に示すＰ−フィールド
反転防止層７およびＮ−フィールド反転防止層８を形成
するためにイオン注入を行う。この後、上記窒化シリコ
ン膜をマスクとして、１０００℃で酸化処理して厚さが
９０００人程度Ｏ７ィールド酸化膜（Ｓｉｎ２膜）９を
形成し、上記酸化膜および窒化シリコン膜を除去し、９
５０℃で厚さが４００人程堆積ゲート酸化膜（Ｓ ｉ
０２膜）１０を形成する。次に、ＣＶＤ法により、全面
に厚さが４０００人程度Ｏ７ンドープ多結晶シリコン膜
を堆積し、９５０℃でリン拡散を行い、上記多結晶シリ
コン膜をＮ十型に導体化する。次に、ＰＥＰ処理および
反応性イオンエツチング（ＲＩＥ）法により上記多結晶
シリコン膜をパタニングして、ＰチャネルＭＯＳトラン
ジスタのゲート電極１１１およびＮチャネルＭＯＳトラ
ンジスタのゲート電極１１２を形成する。次に、フォト
レジストパターンをマスクとして、ボロンイオンを注入
し、ＮＰＮ トランジスタの内部ベース領域に対応する
Ｐ−拡散層１２を形成する。次に、フォトレジストパタ
ーンをマスクとして、前記ゲート酸化膜１０を剥離し、
砒素（Ａｓ）イオンを注入し、ＮチャネルＭＯ３トラン
ジスタのドレイン・ソース領域（Ｎ十領域）１３を形成
する。
理して厚さが９００人程堆積酸化膜（図示せず）および
その上の厚さが２０００人程度０窒化シリコン膜（図示
せず）を連続的に形成し、活性領域以外の窒化シリコン
膜を除去し、素子分離領域形成用のフォトレジストパタ
ーンをマスクとして第１図（ｂ）に示すＰ−フィールド
反転防止層７およびＮ−フィールド反転防止層８を形成
するためにイオン注入を行う。この後、上記窒化シリコ
ン膜をマスクとして、１０００℃で酸化処理して厚さが
９０００人程度Ｏ７ィールド酸化膜（Ｓｉｎ２膜）９を
形成し、上記酸化膜および窒化シリコン膜を除去し、９
５０℃で厚さが４００人程堆積ゲート酸化膜（Ｓ ｉ
０２膜）１０を形成する。次に、ＣＶＤ法により、全面
に厚さが４０００人程度Ｏ７ンドープ多結晶シリコン膜
を堆積し、９５０℃でリン拡散を行い、上記多結晶シリ
コン膜をＮ十型に導体化する。次に、ＰＥＰ処理および
反応性イオンエツチング（ＲＩＥ）法により上記多結晶
シリコン膜をパタニングして、ＰチャネルＭＯＳトラン
ジスタのゲート電極１１１およびＮチャネルＭＯＳトラ
ンジスタのゲート電極１１２を形成する。次に、フォト
レジストパターンをマスクとして、ボロンイオンを注入
し、ＮＰＮ トランジスタの内部ベース領域に対応する
Ｐ−拡散層１２を形成する。次に、フォトレジストパタ
ーンをマスクとして、前記ゲート酸化膜１０を剥離し、
砒素（Ａｓ）イオンを注入し、ＮチャネルＭＯ３トラン
ジスタのドレイン・ソース領域（Ｎ十領域）１３を形成
する。
次に、フォトレジストを剥離し、９００”Ｃで酸化処理
して熱酸化膜（図示せず）を形成した後、フォトレジス
トパターンをマスクとしてボロンイオンを注入し、第１
図（Ｃ）に示すように、ＮＰＮトランジスタの外部ベー
ス領域に対応するＰ十拡散層１４１およびＰチャネルＭ
ＯＳトランジスタのドレイン・ソース領域（Ｐ÷領領域
１４２を形成する。次に、フォトレジストパターンをマ
スクとして砒素（Ａｓ）イオンを注入し、ＮＰＮトラン
ジスタのエミッタ領域に対応するＮ＋拡散層１５を形成
する。次に、ＣＶＤ法により層間絶縁膜１６としてアン
ドープＣＶＤ酸化膜およびボロン・リンシリカガラス（
Ｂ Ｐ Ｓ Ｇ）膜を連続的に堆積し、９５０℃でメル
トおよびリンゲッター処理を行う。次に、コンタクト領
域形成用のＰＥＰ処理を行い、これをマスクとしてＲＩ
Ｅ法により上記層間絶縁膜１６ （ＢＰＳＧＩＩＩおよ
びアンドープＣＶＤ酸化膜）をエツチングして電極コン
タクトホールを開口する。次に、金属または金属化合物
による電極および配線を形成するために、例えば８００
０人程度０厚さを有するアルミニウムーシリコン（Ａｎ
）−３ｔ）のスパッターおよびバターニングを行う。こ
れにより、ＮＰＮ トランジスタのエミッタ領域（Ｎ十
拡散層）１５およびベース領域（Ｐ十拡散層）１４１に
各対応してコンタクトしたエミッタ電極１７１およびベ
ース電極１７２と、ＮＰＮトランジスタのコレクタ領域
に連なる第１のディープＮ十拡散層６１にコンタクトし
たコレクタ電極１７３と、ＰチャネルＭＯ８トランジス
タのドレイン・ソース領域（Ｎ十領域）１４２にコンタ
クトしたドレイン・ソース電極１７４と、ＮチャネルＭ
ＯＳトランジスタのドレイン・ソース領域（Ｎ十領域）
１３にコンタクトしたドレイン・ソース電極１７５と、
ＣＭＯＳ領域を島状に囲む第２のディープＮ十拡散層６
２にコンタクトした島吊り用の電極１７６が形成される
。
して熱酸化膜（図示せず）を形成した後、フォトレジス
トパターンをマスクとしてボロンイオンを注入し、第１
図（Ｃ）に示すように、ＮＰＮトランジスタの外部ベー
ス領域に対応するＰ十拡散層１４１およびＰチャネルＭ
ＯＳトランジスタのドレイン・ソース領域（Ｐ÷領領域
１４２を形成する。次に、フォトレジストパターンをマ
スクとして砒素（Ａｓ）イオンを注入し、ＮＰＮトラン
ジスタのエミッタ領域に対応するＮ＋拡散層１５を形成
する。次に、ＣＶＤ法により層間絶縁膜１６としてアン
ドープＣＶＤ酸化膜およびボロン・リンシリカガラス（
Ｂ Ｐ Ｓ Ｇ）膜を連続的に堆積し、９５０℃でメル
トおよびリンゲッター処理を行う。次に、コンタクト領
域形成用のＰＥＰ処理を行い、これをマスクとしてＲＩ
Ｅ法により上記層間絶縁膜１６ （ＢＰＳＧＩＩＩおよ
びアンドープＣＶＤ酸化膜）をエツチングして電極コン
タクトホールを開口する。次に、金属または金属化合物
による電極および配線を形成するために、例えば８００
０人程度０厚さを有するアルミニウムーシリコン（Ａｎ
）−３ｔ）のスパッターおよびバターニングを行う。こ
れにより、ＮＰＮ トランジスタのエミッタ領域（Ｎ十
拡散層）１５およびベース領域（Ｐ十拡散層）１４１に
各対応してコンタクトしたエミッタ電極１７１およびベ
ース電極１７２と、ＮＰＮトランジスタのコレクタ領域
に連なる第１のディープＮ十拡散層６１にコンタクトし
たコレクタ電極１７３と、ＰチャネルＭＯ８トランジス
タのドレイン・ソース領域（Ｎ十領域）１４２にコンタ
クトしたドレイン・ソース電極１７４と、ＮチャネルＭ
ＯＳトランジスタのドレイン・ソース領域（Ｎ十領域）
１３にコンタクトしたドレイン・ソース電極１７５と、
ＣＭＯＳ領域を島状に囲む第２のディープＮ十拡散層６
２にコンタクトした島吊り用の電極１７６が形成される
。
次に、所望の特性を得るように４５０℃でホーミング処
理し、ＣＶＤ法により表面保護膜（図示せず）を形成し
、ポンディングパッド領域形成用のＰＥＰ処理を行って
完成する。
理し、ＣＶＤ法により表面保護膜（図示せず）を形成し
、ポンディングパッド領域形成用のＰＥＰ処理を行って
完成する。
上記したように形成されたＢｉ−ＣＭＯ３集積回路にお
いては、第１図（Ｃ）に示すように、周囲の半導体基板
部および他の島から完全に分離された島状のＮ型エピタ
キシャル層およびＰウェル領域にＣＭＯＳトランジスタ
が形成されているので、ＣＭＯＳ回路部で発生したノイ
ズがバイポーラ回路部に影響しなくなる。
いては、第１図（Ｃ）に示すように、周囲の半導体基板
部および他の島から完全に分離された島状のＮ型エピタ
キシャル層およびＰウェル領域にＣＭＯＳトランジスタ
が形成されているので、ＣＭＯＳ回路部で発生したノイ
ズがバイポーラ回路部に影響しなくなる。
従って、半導体集積回路の動作マージンが増大すると共
に誤動作が防止されるばかりでなく、バイポーラ回路部
とＣＭＯＳ回路部との電源ライン、接地ラインを別々に
するとか、両回路部相互間の距離を十分に離すとかのパ
ターン設計的な対策を講じる必要がなくなるので、集積
度が向上し、外部ビン数の削減が可能となる。
に誤動作が防止されるばかりでなく、バイポーラ回路部
とＣＭＯＳ回路部との電源ライン、接地ラインを別々に
するとか、両回路部相互間の距離を十分に離すとかのパ
ターン設計的な対策を講じる必要がなくなるので、集積
度が向上し、外部ビン数の削減が可能となる。
また、上記実施例のＢ ｉ−ＣＭＯ８集積回路において
は、島状のＣＭＯＳトランジスタ領域を周囲から分離す
る領域にコンタクトした電極が形成されているので、こ
の島状のＣＭＯＳ）ランジス夕領域の基板電位を他の島
の基板電位とは独立に任意に選択設定する（島吊り）こ
とが可能になっている。
は、島状のＣＭＯＳトランジスタ領域を周囲から分離す
る領域にコンタクトした電極が形成されているので、こ
の島状のＣＭＯＳ）ランジス夕領域の基板電位を他の島
の基板電位とは独立に任意に選択設定する（島吊り）こ
とが可能になっている。
しかも、構造が比較的簡易であり、従来例のＢｉ−ＣＭ
ＯＳ集積回路と比べてプロセスの追加は少なくて済む。
ＯＳ集積回路と比べてプロセスの追加は少なくて済む。
第２図は、他の実施例に係るＢｉ−ＣＭＯＳ集積回路の
一部の断面構造を示しており、第１図（ｃ）に示した前
記実施例のＢ ｉ−ＣＭＯＳ集積回路と比べて、第２の
ディープＮ十拡散層６２に代えて、Ｎウェル拡散層１８
およびその表面部のＮ十拡散層１つが形成されている点
が異なり、その他は同じであるので、第１図（ｃ）中と
同一符号を付している。また、第２図のＢｉ−ＣＭＯＳ
集積回路の製造方法としては、前述したＢｉ−ＣＭＯＳ
集積回路の製造方法と比べて、第２のディープＮ十拡散
層６２の形成工程に代えてＮウェル拡散層１８の形成工
程を丈施し、Ｎチャネルトランジスタのドレイン・ソー
ス領域（Ｎ＋拡散層）１３の形成時に上記Ｎ＋拡散層１
９を形成すればよく、その他は同じである。
一部の断面構造を示しており、第１図（ｃ）に示した前
記実施例のＢ ｉ−ＣＭＯＳ集積回路と比べて、第２の
ディープＮ十拡散層６２に代えて、Ｎウェル拡散層１８
およびその表面部のＮ十拡散層１つが形成されている点
が異なり、その他は同じであるので、第１図（ｃ）中と
同一符号を付している。また、第２図のＢｉ−ＣＭＯＳ
集積回路の製造方法としては、前述したＢｉ−ＣＭＯＳ
集積回路の製造方法と比べて、第２のディープＮ十拡散
層６２の形成工程に代えてＮウェル拡散層１８の形成工
程を丈施し、Ｎチャネルトランジスタのドレイン・ソー
ス領域（Ｎ＋拡散層）１３の形成時に上記Ｎ＋拡散層１
９を形成すればよく、その他は同じである。
［発明の効果］
上述したように本発明の半導体集積回路によれば、バイ
ポーラトランジスタおよびＣＭＯＳトランジスタが同一
半導体チップ上に共存する半導体集積回路において、Ｃ
ＭＯ５トランジスタが周囲の甲導体基板部および他の島
から完全に分離された島状の基板領域に形成されている
ので、ＣＭＯ５回路部で発生したノイズがバイポーラ回
路部に影響しなくなる。従って、半導体集積回路の動作
マージンが増大すると共に誤動作が防止されるばかりで
なく、バイポーラ回路部とＣＭＯ８回路部との電源ライ
ン、接地ラインを別々にするとか、両回路部相互間の距
離を十分に離すとかのパターン設計的な対策を講じる必
要がなくなるので、集積度を向上させ、外部ビン数を削
減することができる。また、島状のＣＭＯ３トランジス
タ領域を周囲から分離する領域にコンタクトした電極が
形成されているので、この島状のＣＭＯＳトランジスタ
領域の基板電位を他の島の基板電位とは独立に任意に選
択設定する（島吊り）ことが＝１能になっている。
ポーラトランジスタおよびＣＭＯＳトランジスタが同一
半導体チップ上に共存する半導体集積回路において、Ｃ
ＭＯ５トランジスタが周囲の甲導体基板部および他の島
から完全に分離された島状の基板領域に形成されている
ので、ＣＭＯ５回路部で発生したノイズがバイポーラ回
路部に影響しなくなる。従って、半導体集積回路の動作
マージンが増大すると共に誤動作が防止されるばかりで
なく、バイポーラ回路部とＣＭＯ８回路部との電源ライ
ン、接地ラインを別々にするとか、両回路部相互間の距
離を十分に離すとかのパターン設計的な対策を講じる必
要がなくなるので、集積度を向上させ、外部ビン数を削
減することができる。また、島状のＣＭＯ３トランジス
タ領域を周囲から分離する領域にコンタクトした電極が
形成されているので、この島状のＣＭＯＳトランジスタ
領域の基板電位を他の島の基板電位とは独立に任意に選
択設定する（島吊り）ことが＝１能になっている。
また、本発明の半導体集積回路の製造方法によれば、上
記したような特長を有する半導体集積回路を既存のプロ
セスの組み合わせにより製造することができる。
記したような特長を有する半導体集積回路を既存のプロ
セスの組み合わせにより製造することができる。
第１図（ａ）乃至（ｃ）は本発明の一実施例に係るＢｉ
−ＣＭＯＳ集積回路の製造工程の一例を示す断面図、第
２図は同じく他の実施例に係るＢ１−ＣＭＯＳ集積回路
の一部を示す断面図、第３図は従来のＢｉ−ＣＭＯＳ集
積回路の一部を示す断面図である。 １・・・Ｐ型シリコン基板、２１・・・第１のＮ＋埋込
み層、２２・・・第２のＮ十埋込み層、３１・・・第１
のＰ十埋込み層、３２・・・第２のＰ÷埋込み層、４・
・・Ｎ型エピタキシャル層、５・・・Ｐウェル領域、６
１・・・第１のディープＮ１領域、６２・・・第２のデ
ィープＮ１領域、９・・・素子分離領域（フィールド酸
化膜）、１０・・・絶縁ゲート膜、１１１．１１２・・
・ゲート電極、１２・・・ＮＰＮトランジスタの内部ベ
ース領域（Ｐ−領域）、１３・・・ＮチャネルＭＯＳト
ランジスタ用のドレイン・ソース領域（Ｎ＋領領域、１
４１・・・ＮＰＮトランジスタの外部ベース領域（Ｐ＋
領域）、１４２・・・ＰチャネルＭＯＳトランジスタ用
のドレイン・ソース領域（Ｐ＋領域） １５・・・Ｎ
ＰＮ トランジスタのエミッタ領域（Ｎ十領域） １６
・・・層間絶縁膜、１７１・・・ＮＰＮ トランジスタ
のエミッタ電極、１７２・・・ＮＰＮ トランジスタの
ベース電極、１７３・・・ＮＰＮ トランジスタのコレ
クタ電極。１７４・・・ＰチャネルＭＯ８トランジスタ
用のドレイン・ソース電極、１７５・・・ＮチャネルＭ
ＯＳトランジスタ用のドレイン・ソース電極、１７６・
・・島吊り用の電極、１８・・・Ｎウェル拡散層。
−ＣＭＯＳ集積回路の製造工程の一例を示す断面図、第
２図は同じく他の実施例に係るＢ１−ＣＭＯＳ集積回路
の一部を示す断面図、第３図は従来のＢｉ−ＣＭＯＳ集
積回路の一部を示す断面図である。 １・・・Ｐ型シリコン基板、２１・・・第１のＮ＋埋込
み層、２２・・・第２のＮ十埋込み層、３１・・・第１
のＰ十埋込み層、３２・・・第２のＰ÷埋込み層、４・
・・Ｎ型エピタキシャル層、５・・・Ｐウェル領域、６
１・・・第１のディープＮ１領域、６２・・・第２のデ
ィープＮ１領域、９・・・素子分離領域（フィールド酸
化膜）、１０・・・絶縁ゲート膜、１１１．１１２・・
・ゲート電極、１２・・・ＮＰＮトランジスタの内部ベ
ース領域（Ｐ−領域）、１３・・・ＮチャネルＭＯＳト
ランジスタ用のドレイン・ソース領域（Ｎ＋領領域、１
４１・・・ＮＰＮトランジスタの外部ベース領域（Ｐ＋
領域）、１４２・・・ＰチャネルＭＯＳトランジスタ用
のドレイン・ソース領域（Ｐ＋領域） １５・・・Ｎ
ＰＮ トランジスタのエミッタ領域（Ｎ十領域） １６
・・・層間絶縁膜、１７１・・・ＮＰＮ トランジスタ
のエミッタ電極、１７２・・・ＮＰＮ トランジスタの
ベース電極、１７３・・・ＮＰＮ トランジスタのコレ
クタ電極。１７４・・・ＰチャネルＭＯ８トランジスタ
用のドレイン・ソース電極、１７５・・・ＮチャネルＭ
ＯＳトランジスタ用のドレイン・ソース電極、１７６・
・・島吊り用の電極、１８・・・Ｎウェル拡散層。
Claims (7)
- （１）バイポーラトランジスタおよび相補性絶縁ゲート
型トランジスタが同一半導体チップ上に形成された半導
体集積回路において、 上記相補性絶縁ゲート型トランジスタ部は、周囲の半導
体基板部および他の島部から完全に分離された上記半導
体基板とは逆導電型の島状のエピタキシャル層中に形成
されており、この島状のエピタキシャル層を周囲から分
離する領域にコンタクトした電極が形成されていること
を特徴とする半導体集積回路。 - （２）請求項１記載の半導体集積回路において、前記相
補性絶縁ゲート型トランジスタ部は、前記半導体基板と
前記島状のエピタキシャル層との間に存在する半導体基
板とは逆導電型の高濃度埋込み層と、上記エピタキシャ
ル層の表面からの拡散により上記高濃度埋込み層に連な
るように形成された前記半導体基板とは逆導電型の高濃
度拡散層とによって、周囲の島とは完全に分離されてお
り、上記高濃度拡散層領域にコンタクトした電極が形成
されていることを特徴とする半導体集積回路。 - （３）請求項１記載の半導体集積回路において、前記相
補性絶縁ゲート型トランジスタ部は、前記半導体基板と
前記島状のエピタキシャル層との間に存在する半導体基
板とは逆導電型の高濃度埋込み層と、上記エピタキシャ
ル層の表面からの拡散により上記高濃度埋込み層に連な
るように形成された前記半導体基板とは逆導電型のウェ
ル拡散層とによって、周囲の島とは完全に分離されてお
り、上記ウェル拡散層にコンタクトした電極が形成され
ていることを特徴とする半導体集積回路。 - （４）請求項１乃至３のいずれか１項記載の半導体集積
回路において、 前記相補性絶縁ゲート型トランジスタ部のうちのＮチャ
ネルトランジスタ部は、Ｐ型半導体基板内部のＮ型高濃
度埋込み層上にＰ型高濃度埋込み層が形成され、このＰ
型高濃度埋込み層上の基板表面からの拡散により上記Ｐ
型高濃度埋込み層に連なるようにＰ型ウェル拡散層が形
成されており、このＰ型ウェル拡散層の表面の一部にソ
ース・ドレイン領域が形成されていることを特徴とする
半導体集積回路。 - （５）バイポーラトランジスタおよび相補性絶縁ゲート
型トランジスタを同一半導体チップ上に形成する際、半
導体基板の表面に形成された半導体基板とは逆導電型の
エピタキシャル層中に、周囲の半導体基板部および他の
島部から完全に分離された島を形成する工程と、 この島状のエピタキシャル層中に相補性絶縁ゲート型ト
ランジスタを形成する工程と、 この島状のエピタキシャル層を周囲から分離する領域に
コンタクトした電極を形成する工程とを具備することを
特徴とする半導体集積回路の製造方法。 - （６）Ｐ型シリコン基板の内部に選択的にＮ型不純物を
高濃度で含む第１のＮ＾＋埋込み層および第２のＮ＾＋
埋込み層を選択的に形成する工程と、次いで上記第２の
Ｎ＾＋埋込み層の一部上にＰ＾＋埋込み層を形成する工
程と、 次いで上記基板上にＮ型エピタキシャル層を成長させる
工程と、 次いで上記Ｐ＾＋埋込み層上のＮ型エピタキシャル層中
にＰウェル拡散層を形成する工程と、次いで上記第１の
Ｎ＾＋埋込み層に連なるように前記Ｎ型エピタキシャル
層中に第１のディープＮ＾＋拡散層を形成すると共に前
記第２のＮ＾＋埋込み層に連なって相補性絶縁ゲート型
トランジスタ領域を囲むように第２のディープＮ＾＋拡
散層を形成する工程と、 次いで基板表面に素子分離領域用のフィールド酸化膜を
選択的に形成する工程と、 次いで前記第１のＮ＾＋埋込み層上のＮ型エピタキシャ
ル層にはバイポーラトランジスタを、前記Ｐ＾＋埋込み
層上のＮ型エピタキシャル層にはＰチャネルＭＯＳトラ
ンジスタを、前記第２のＮ＾＋埋込み層上のＮ型エピタ
キシャル層にはＮチャネルＭＯＳトランジスタをそれぞ
れ形成すると共に前記第２のディープＮ＾＋拡散層にコ
ンタクトした電極を形成する工程と を具備することを特徴とする半導体集積回路の製造方法
。 - （７）Ｐ型シリコン基板の内部に選択的にＮ型不純物を
高濃度で含む第１のＮ＾＋埋込み層および第２のＮ＾＋
埋込み層を選択的に形成する工程と、次いで上記第２の
Ｎ＾＋埋込み層の一部上にＰ＾＋埋込み層を形成する工
程と、 次いで上記基板上にＮ型エピタキシャル層を成長させる
工程と、 次いで上記Ｐ＾＋埋込み層に連なるように上記Ｎ型エピ
タキシャル層中にＰウェル拡散層を形成する工程と、 次いで上記第１のＮ＾＋埋込み層に連なるように上記Ｎ
型エピタキシャル層中にディープＮ＾＋拡散層を形成す
ると共に前記第２のＮ＾＋埋込み層に連なって相補性絶
縁ゲート型トランジスタ領域を囲むようにＮウェル拡散
層を形成する工程と、次いで基板表面に素子分離領域用
のフィールド酸化膜を選択的に形成する工程と、 次いで前記第１のＮ＾＋埋込み層上のＮ型エピタキシャ
ル層にはバイポーラトランジスタを、前記Ｐ＾＋埋込み
層上のＮ型エピタキシャル層にはＰチャネルＭＯＳトラ
ンジスタを、前記第２のＮ＾＋埋込み層上のＮ型エピタ
キシャル層にはＮチャネルＭＯＳトランジスタをそれぞ
れ形成すると共に前記Ｎウェル拡散層にコンタクトした
電極を形成する工程と を具備することを特徴とする半導体集積回路の製造方法
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1291206A JPH0744231B2 (ja) | 1989-11-10 | 1989-11-10 | 半導体集積回路およびその製造方法 |
| KR1019900018011A KR910010734A (ko) | 1989-11-10 | 1990-11-08 | 반도체 집적 회로 및 그 제조방법 |
| EP19900121380 EP0428067A3 (en) | 1989-11-10 | 1990-11-08 | Semiconductor integrated circuit and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1291206A JPH0744231B2 (ja) | 1989-11-10 | 1989-11-10 | 半導体集積回路およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03153069A true JPH03153069A (ja) | 1991-07-01 |
| JPH0744231B2 JPH0744231B2 (ja) | 1995-05-15 |
Family
ID=17765834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1291206A Expired - Fee Related JPH0744231B2 (ja) | 1989-11-10 | 1989-11-10 | 半導体集積回路およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0428067A3 (ja) |
| JP (1) | JPH0744231B2 (ja) |
| KR (1) | KR910010734A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05243509A (ja) * | 1992-02-27 | 1993-09-21 | Nec Corp | 半導体装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5455189A (en) * | 1994-02-28 | 1995-10-03 | National Semiconductor Corporation | Method of forming BICMOS structures |
| KR100190008B1 (ko) * | 1995-12-30 | 1999-06-01 | 윤종용 | 반도체 장치의 정전하 보호 장치 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5885558A (ja) * | 1981-11-17 | 1983-05-21 | Olympus Optical Co Ltd | セミカスタム半導体装置 |
| JPS62119958A (ja) * | 1985-11-20 | 1987-06-01 | Hitachi Ltd | 半導体装置 |
| JPS634672A (ja) * | 1986-06-25 | 1988-01-09 | Hitachi Ltd | 半導体装置 |
| JPS63293972A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4825275A (en) * | 1987-05-28 | 1989-04-25 | Texas Instruments Incorporated | Integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias |
-
1989
- 1989-11-10 JP JP1291206A patent/JPH0744231B2/ja not_active Expired - Fee Related
-
1990
- 1990-11-08 KR KR1019900018011A patent/KR910010734A/ko not_active Abandoned
- 1990-11-08 EP EP19900121380 patent/EP0428067A3/en not_active Withdrawn
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5885558A (ja) * | 1981-11-17 | 1983-05-21 | Olympus Optical Co Ltd | セミカスタム半導体装置 |
| JPS62119958A (ja) * | 1985-11-20 | 1987-06-01 | Hitachi Ltd | 半導体装置 |
| JPS634672A (ja) * | 1986-06-25 | 1988-01-09 | Hitachi Ltd | 半導体装置 |
| JPS63293972A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体装置の製造方法 |
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|---|---|---|---|---|
| JPH05243509A (ja) * | 1992-02-27 | 1993-09-21 | Nec Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0428067A2 (en) | 1991-05-22 |
| EP0428067A3 (en) | 1992-05-13 |
| JPH0744231B2 (ja) | 1995-05-15 |
| KR910010734A (ko) | 1991-06-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |