JPH05243939A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH05243939A JPH05243939A JP3303668A JP30366891A JPH05243939A JP H05243939 A JPH05243939 A JP H05243939A JP 3303668 A JP3303668 A JP 3303668A JP 30366891 A JP30366891 A JP 30366891A JP H05243939 A JPH05243939 A JP H05243939A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- channel mos
- output circuit
- circuit
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000010586 diagram Methods 0.000 description 4
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 1
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 1
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 1
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 1
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】出力回路を有する半導体集積回路においてこの
出力回路のスイッチング時に発生するノイズを低減す
る。 【構成】出力回路を制御する駆動回路の電流駆動能力を
出力回路の３０分の１以下にし出力回路のスイッチング
時の電流の時間変化分（ｄｉ／ｄｔ）を低減し、発生す
るノイズを２分の１以下に低減する。
出力回路のスイッチング時に発生するノイズを低減す
る。 【構成】出力回路を制御する駆動回路の電流駆動能力を
出力回路の３０分の１以下にし出力回路のスイッチング
時の電流の時間変化分（ｄｉ／ｄｔ）を低減し、発生す
るノイズを２分の１以下に低減する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
出力部分に関し、特に出力回路を制御する前段の駆動回
路に関する。
出力部分に関し、特に出力回路を制御する前段の駆動回
路に関する。
【０００２】
【従来の技術】近年、半導体集積回路装置に使用される
トランジスタは、増々電流駆動能力が増加し、高速動作
が可能となっている。
トランジスタは、増々電流駆動能力が増加し、高速動作
が可能となっている。
【０００３】従って出力回路においても、大きな負荷を
高速で駆動することが可能である。従来の出力回路の１
例を図３に示す。この回路は出力端子を高インピーダン
ス状態にできるいわゆるトライステート出力回路の場合
である。
高速で駆動することが可能である。従来の出力回路の１
例を図３に示す。この回路は出力端子を高インピーダン
ス状態にできるいわゆるトライステート出力回路の場合
である。
【０００４】すなわち、出力回路を構成するＰチャネル
ＭＯＳトランジスタＭ１９をＭＯＳトランジスタＭ１
５，Ｍ１６からなるＣＭＯＳインバータで駆動し、Ｎチ
ャネルＭＯＳトランジスタＭ２０をＭＯＳトランジスタ
Ｍ１７，Ｍ１８からなるＣＭＯＳインバータで駆動して
いる。さらにＭＯＳトランジスタＭ１５，Ｍ１６からな
るＣＭＯＳインバータはＮＯＲ１によって制御され、Ｍ
ＯＳトランジスタＭ１７，Ｍ１８からなるＣＭＯＳイン
バータはＮＡＮＤ１によって制御されている。この出力
回路駆動用のインバータのディメンジョンに関しては従
来スピードを優先するために駆動する出力回路の相互コ
ンダクタンス（ｇｍ）の１／１０程度となるようにディ
メンジョンを設定していた。すなわち、たとえばＭＯＳ
トランジスタＭ１５，Ｍ１６の相互コンダクタンスｇｍ
はＭＯＳトランジスタＭ１９の相互コンダクタンスｇｍ
の１／１０程度になるように設計していたわけである。
ＭＯＳトランジスタＭ１９をＭＯＳトランジスタＭ１
５，Ｍ１６からなるＣＭＯＳインバータで駆動し、Ｎチ
ャネルＭＯＳトランジスタＭ２０をＭＯＳトランジスタ
Ｍ１７，Ｍ１８からなるＣＭＯＳインバータで駆動して
いる。さらにＭＯＳトランジスタＭ１５，Ｍ１６からな
るＣＭＯＳインバータはＮＯＲ１によって制御され、Ｍ
ＯＳトランジスタＭ１７，Ｍ１８からなるＣＭＯＳイン
バータはＮＡＮＤ１によって制御されている。この出力
回路駆動用のインバータのディメンジョンに関しては従
来スピードを優先するために駆動する出力回路の相互コ
ンダクタンス（ｇｍ）の１／１０程度となるようにディ
メンジョンを設定していた。すなわち、たとえばＭＯＳ
トランジスタＭ１５，Ｍ１６の相互コンダクタンスｇｍ
はＭＯＳトランジスタＭ１９の相互コンダクタンスｇｍ
の１／１０程度になるように設計していたわけである。
【０００５】
【発明が解決しようとする課題】しかし、出力回路の電
流駆動能力が増え、スイッチングスピードが増すと、ス
イッチング時に電源，ＧＮＤ配線に流れる電流の変化量
すなわちｄｉ／ｄｔは、非常に大きくなる。一方、この
ような半導体集積回路装置をケースに組立てた場合、集
積回路装置とケースを結ぶボンディングワイヤ線及びケ
ースのリードの持つ自己インダクタンス成分Ｌが存在す
る。従って、次式のごとき電圧ノイズが発生する。
流駆動能力が増え、スイッチングスピードが増すと、ス
イッチング時に電源，ＧＮＤ配線に流れる電流の変化量
すなわちｄｉ／ｄｔは、非常に大きくなる。一方、この
ような半導体集積回路装置をケースに組立てた場合、集
積回路装置とケースを結ぶボンディングワイヤ線及びケ
ースのリードの持つ自己インダクタンス成分Ｌが存在す
る。従って、次式のごとき電圧ノイズが発生する。
【０００６】Ｖ＝Ｌ（ｄｉ／ｄｔ）……（１） この電圧ノイズによって電源配線，ＧＮＤ配線がゆらぎ
その影響でノイズに厳しい回路の特性が変動したり誤動
作したりすることがあった。
その影響でノイズに厳しい回路の特性が変動したり誤動
作したりすることがあった。
【０００７】
【課題を解決するための手段】本発明によれば出力回路
を有する半導体集積回路装置において出力回路を制御す
る駆動回路の電流駆動能力を出力回路の３０分の１以下
にした半導体集積回路を得る。
を有する半導体集積回路装置において出力回路を制御す
る駆動回路の電流駆動能力を出力回路の３０分の１以下
にした半導体集積回路を得る。
【０００８】
【実施例】次に本発明を図面を用いて説明する。
【０００９】図１は、本発明の一実施例の回路図であ
る。本実施例は、出力回路の各トランジスタのゲートを
インバータで制御した場合である。すなわち、Ｐチャネ
ルＭＯＳトランジスタＭ５、ＮチャネルＭＯＳトランジ
スタＭ６からなる出力回路が存在し、このＰチャネルＭ
ＯＳトランジスタＭ５及びＮチャネルＭＯＳトランジス
タＭ６の各々を制御するＣＭＯＳインバータが存在す
る。すなわち、ＰチャネルＭＯＳトランジスタＭ５はＰ
チャネルＭＯＳトランジスタＭ１及びＮチャネルＭＯＳ
トランジスタＭ２からなるＣＭＯＳインバータによって
制御され、ＮチャネルＭＯＳトランジスタＭ６はＰチャ
ネルＭＯＳトランジスタＭ３とＮチャネルＭＯＳトラン
ジスタＭ４からなるＣＭＯＳインバータによって制御さ
れている。
る。本実施例は、出力回路の各トランジスタのゲートを
インバータで制御した場合である。すなわち、Ｐチャネ
ルＭＯＳトランジスタＭ５、ＮチャネルＭＯＳトランジ
スタＭ６からなる出力回路が存在し、このＰチャネルＭ
ＯＳトランジスタＭ５及びＮチャネルＭＯＳトランジス
タＭ６の各々を制御するＣＭＯＳインバータが存在す
る。すなわち、ＰチャネルＭＯＳトランジスタＭ５はＰ
チャネルＭＯＳトランジスタＭ１及びＮチャネルＭＯＳ
トランジスタＭ２からなるＣＭＯＳインバータによって
制御され、ＮチャネルＭＯＳトランジスタＭ６はＰチャ
ネルＭＯＳトランジスタＭ３とＮチャネルＭＯＳトラン
ジスタＭ４からなるＣＭＯＳインバータによって制御さ
れている。
【００１０】ここでＰチャネルＭＯＳトランジスタＭ１
の相互インダクタンスをｇｍ１ＮチャネルＭＯＳトラン
ジスタＭ２の相互インダクンスをｇｍ２とし、Ｐチャネ
ルＭＯＳトランジスタＭ５の相互コンダクタンスをｇｍ
５とすると、 ｇｍ１＝ｇｍ２≦ｇｍ５／３０……（２） を満たすように各トランジスタのチャネル長Ｌとチャネ
ル幅Ｗを調整する。すなわち、ＭＯＳトランジスタＭ
１，Ｍ２の電流駆動能力は、ＭＯＳトランジスタＭ５の
１／３０以下となる。これにより従来 ｇｍ１＝ｇｍ２≒ｇｍ５／１０……（３） で設計されていた場合に比べて、ノイズの原因となるｄ
ｉ／ｄｔは、約１／２程度以下に低減できる。同様にＰ
チャネルＭＯＳトランジスタＭ３，ＮチャネルＭＯＳト
ランジスタＭ４に対しても、 ｇｍ３＝ｇｍ４≦ｇｍ６／３０……（４） となるように設計すればよい。
の相互インダクタンスをｇｍ１ＮチャネルＭＯＳトラン
ジスタＭ２の相互インダクンスをｇｍ２とし、Ｐチャネ
ルＭＯＳトランジスタＭ５の相互コンダクタンスをｇｍ
５とすると、 ｇｍ１＝ｇｍ２≦ｇｍ５／３０……（２） を満たすように各トランジスタのチャネル長Ｌとチャネ
ル幅Ｗを調整する。すなわち、ＭＯＳトランジスタＭ
１，Ｍ２の電流駆動能力は、ＭＯＳトランジスタＭ５の
１／３０以下となる。これにより従来 ｇｍ１＝ｇｍ２≒ｇｍ５／１０……（３） で設計されていた場合に比べて、ノイズの原因となるｄ
ｉ／ｄｔは、約１／２程度以下に低減できる。同様にＰ
チャネルＭＯＳトランジスタＭ３，ＮチャネルＭＯＳト
ランジスタＭ４に対しても、 ｇｍ３＝ｇｍ４≦ｇｍ６／３０……（４） となるように設計すればよい。
【００１１】次に、図２を参照して本発明の他の実施例
を説明する。この実施例は出力回路を構成するＰチャネ
ルＭＯＳトランジスタＭ５をＰチャネルＭＯＳトランジ
スタＭ７，Ｍ８及びＮチャネルＭＯＳトランジスタＭ
９，Ｍ１０、２入力ＮＡＮＤ回路で制御し、同じく出力
回路を構成するＮチャネルＭＯＳトランジスタＭ６をＰ
チャネルＭＯＳトランジスタＭ１１，Ｍ１２及びＮチャ
ネルＭＯＳトランジスタＭ１３，Ｍ１４からなる２入力
ＮＯＲ回路で制御した場合である。但し、ＭＯＳトラン
ジスタＭ７〜Ｍ１４の相互コンダクタンスをそれぞれｇ
ｍ７〜ｇｍ１４とする。この場合、前記のインバータの
場合と、同一の相互コンダクタンスｇｍで出力回路を駆
動するためには縦積みとなるＭＯＳトランジスタＭ９，
Ｍ１０の相互コンダクタンスｇｍを前記相互コンダクタ
ンスｇｍ１の２倍にすればよい。従って ｇｍ７＝ｇｍ８＝ｇｍ９／２＝ｇｍ１０／２≦ｇｍ５／
３０……（５） にすればよい。
を説明する。この実施例は出力回路を構成するＰチャネ
ルＭＯＳトランジスタＭ５をＰチャネルＭＯＳトランジ
スタＭ７，Ｍ８及びＮチャネルＭＯＳトランジスタＭ
９，Ｍ１０、２入力ＮＡＮＤ回路で制御し、同じく出力
回路を構成するＮチャネルＭＯＳトランジスタＭ６をＰ
チャネルＭＯＳトランジスタＭ１１，Ｍ１２及びＮチャ
ネルＭＯＳトランジスタＭ１３，Ｍ１４からなる２入力
ＮＯＲ回路で制御した場合である。但し、ＭＯＳトラン
ジスタＭ７〜Ｍ１４の相互コンダクタンスをそれぞれｇ
ｍ７〜ｇｍ１４とする。この場合、前記のインバータの
場合と、同一の相互コンダクタンスｇｍで出力回路を駆
動するためには縦積みとなるＭＯＳトランジスタＭ９，
Ｍ１０の相互コンダクタンスｇｍを前記相互コンダクタ
ンスｇｍ１の２倍にすればよい。従って ｇｍ７＝ｇｍ８＝ｇｍ９／２＝ｇｍ１０／２≦ｇｍ５／
３０……（５） にすればよい。
【００１２】同様にＭＯＳトランジスタＭ１１〜Ｍ１４
に関しては ｇｍ１１／２＝ｇｍ１２／２＝ｇｍ１３＝ｇｍ１４≦ｇ
ｍ６／３０……（６） となるようにＷ／Ｌを調整してやれば従来に比べてノイ
ズを約１／２以下にできる。
に関しては ｇｍ１１／２＝ｇｍ１２／２＝ｇｍ１３＝ｇｍ１４≦ｇ
ｍ６／３０……（６） となるようにＷ／Ｌを調整してやれば従来に比べてノイ
ズを約１／２以下にできる。
【００１３】
【発明の効果】以上説明したごとく、本発明は出力回路
を制御する駆動回路の電流駆動能力を低下させることに
より、出力回路のスイッチング時に発生するノイズを低
減するという効果を有する。
を制御する駆動回路の電流駆動能力を低下させることに
より、出力回路のスイッチング時に発生するノイズを低
減するという効果を有する。
【図１】本発明の一実施例を示す回路図
【図２】本発明の他の実施例を示す回路図
【図３】従来例を示す回路図
Ｍ１，Ｍ２，Ｍ５，Ｍ７，Ｍ８，Ｍ１１，Ｍ１２，Ｍ１
５，Ｍ１７，Ｍ１９ＰチャネルＭＯＳトランジスタ Ｍ２，Ｍ３，Ｍ６，Ｍ９，Ｍ１０，Ｍ１３，Ｍ１４，Ｍ
１６，Ｍ１８，Ｍ２０ＮチャネルＭＯＳトランジスタ
５，Ｍ１７，Ｍ１９ＰチャネルＭＯＳトランジスタ Ｍ２，Ｍ３，Ｍ６，Ｍ９，Ｍ１０，Ｍ１３，Ｍ１４，Ｍ
１６，Ｍ１８，Ｍ２０ＮチャネルＭＯＳトランジスタ
Claims (1)
- 【請求項１】出力回路を有する半導体集積回路装置にお
いて該出力回路を制御する駆動回路の電流駆動能力を前
記出力回路の３０分の１以下にしたことを特徴とする半
導体集積回路装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3303668A JPH05243939A (ja) | 1991-11-20 | 1991-11-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3303668A JPH05243939A (ja) | 1991-11-20 | 1991-11-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243939A true JPH05243939A (ja) | 1993-09-21 |
Family
ID=17923792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3303668A Pending JPH05243939A (ja) | 1991-11-20 | 1991-11-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243939A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5869984A (en) * | 1994-01-13 | 1999-02-09 | Fujitsu Limited | Output buffer circuit utilizing FETS for lowering output resistance of a circuit block |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02161692A (ja) * | 1988-07-18 | 1990-06-21 | Samsung Electron Co Ltd | バイト―ワイドメモリのデータ出力バッファ回路 |
-
1991
- 1991-11-20 JP JP3303668A patent/JPH05243939A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02161692A (ja) * | 1988-07-18 | 1990-06-21 | Samsung Electron Co Ltd | バイト―ワイドメモリのデータ出力バッファ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5869984A (en) * | 1994-01-13 | 1999-02-09 | Fujitsu Limited | Output buffer circuit utilizing FETS for lowering output resistance of a circuit block |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5191233A (en) | Flip-flop type level-shift circuit | |
| US5361003A (en) | Adjustable buffer driver | |
| JP4614417B2 (ja) | 半導体素子のターミネーション抵抗補正回路 | |
| US5898323A (en) | Level comparator | |
| JP2000049585A (ja) | 出力バッファ回路 | |
| JPH06303116A (ja) | 論理出力ドライバ | |
| US5408191A (en) | Input buffer having a compensation circuit for stabilizing the output thereof | |
| US4716310A (en) | Logical biMOS gate circuit having low power dissipation | |
| JPH0993111A (ja) | スルーレート型バッファ回路 | |
| US20020011881A1 (en) | Output buffer circuit | |
| JPH05243939A (ja) | 半導体集積回路装置 | |
| JPH06197000A (ja) | Ｃｍｏｓ３ステートバッファ回路およびその制御方法 | |
| JP2001222331A (ja) | 定電圧レギュレータの消費電流特性、リップルリジェクション特性切り替えシステム及び方法 | |
| JPH0595231A (ja) | 出力回路 | |
| KR950702354A (ko) | 논리회로의 매개변수 제어를 위한 제어회로 시스템(a control circuit system for control of parameters in logic circuits or similar) | |
| JPH01320816A (ja) | 遅延回路 | |
| US6459329B1 (en) | Power supply auxiliary circuit | |
| JP3278205B2 (ja) | ドライバ回路及び駆動方法 | |
| JP3037177B2 (ja) | 遅延回路 | |
| JP2022037436A (ja) | レギュレータ用半導体集積回路 | |
| JP3299071B2 (ja) | 出力バッファ回路 | |
| JPH06291267A (ja) | 半導体集積回路 | |
| TWI891339B (zh) | 介面裝置與動態追蹤偏壓電路 | |
| JP2598148B2 (ja) | 出力回路 | |
| JP2006325256A (ja) | 出力ドライバ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980602 |