JPH06291267A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH06291267A JPH06291267A JP5075931A JP7593193A JPH06291267A JP H06291267 A JPH06291267 A JP H06291267A JP 5075931 A JP5075931 A JP 5075931A JP 7593193 A JP7593193 A JP 7593193A JP H06291267 A JPH06291267 A JP H06291267A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 230000001276 controlling effect Effects 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 2
- 230000001105 regulatory effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】ＭＯＳトランジスタにより形成される半導体集
積回路において、当該ＭＯＳトランジスタにより構成さ
れる内部回路の応答時間および電流量等を制御する手法
を提供し、設計の自由度を上げる。 【構成】本発明の半導体集積回路は、ＰチャネルＭＯＳ
トランジスタ１〜４およびＮチャネルＭＯＳトランジス
タ５〜８を用いて形成される４段のインバータにより、
入力信号１０１および出力信号１０２に対応する遅延回
路として構成されている。こゝでＰチャネルＭＯＳトラ
ンジスタ１〜４およびＮチャネルＭＯＳトランジスタ５
〜８の基板電位をそれぞれ任意の電位レベルに制御し設
定することにより、これらのＰチャネルＭＯＳトランジ
スタおよびＮチャネルＭＯＳトランジスタの応答時間お
よび電流量等を制御調整することが可能となり、また回
路設計の自由度が高められる。
積回路において、当該ＭＯＳトランジスタにより構成さ
れる内部回路の応答時間および電流量等を制御する手法
を提供し、設計の自由度を上げる。 【構成】本発明の半導体集積回路は、ＰチャネルＭＯＳ
トランジスタ１〜４およびＮチャネルＭＯＳトランジス
タ５〜８を用いて形成される４段のインバータにより、
入力信号１０１および出力信号１０２に対応する遅延回
路として構成されている。こゝでＰチャネルＭＯＳトラ
ンジスタ１〜４およびＮチャネルＭＯＳトランジスタ５
〜８の基板電位をそれぞれ任意の電位レベルに制御し設
定することにより、これらのＰチャネルＭＯＳトランジ
スタおよびＮチャネルＭＯＳトランジスタの応答時間お
よび電流量等を制御調整することが可能となり、また回
路設計の自由度が高められる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にＭＯＳトランジスタを用いて構成される半導体集積
回路に関する。
特にＭＯＳトランジスタを用いて構成される半導体集積
回路に関する。
【０００２】
【従来の技術】従来のＭＯＳトランジスタによる半導体
集積回路は、図３（ａ）および（ｂ）に回路表示様式を
用いて示されるように、図３（ａ）のＮチャネルＭＯＳ
トランジスタ１３の場合には、基板Ｂの電位はソースま
たはＧＮＤ（ダイナミックＲＡＭのように、負電位とす
る場合もある）に固定されて使用され、また図３（ｂ）
のＰチャネルＭＯＳトランジスタ１４の場合には、基板
Ｂの電位はソースまたはＶDD（電源電位）に固定されて
使用されているのが一般である。
集積回路は、図３（ａ）および（ｂ）に回路表示様式を
用いて示されるように、図３（ａ）のＮチャネルＭＯＳ
トランジスタ１３の場合には、基板Ｂの電位はソースま
たはＧＮＤ（ダイナミックＲＡＭのように、負電位とす
る場合もある）に固定されて使用され、また図３（ｂ）
のＰチャネルＭＯＳトランジスタ１４の場合には、基板
Ｂの電位はソースまたはＶDD（電源電位）に固定されて
使用されているのが一般である。
【０００３】
【発明が解決しようとする課題】上述した従来のＭＯＳ
トランジスタを用いて構成される半導体集積回路におい
ては、例えばＰチャネルＭＯＳトランジスタおよびＮチ
ャネルＭＯＳトランジスタを用いて形成されるインバー
タ、ＮＡＮＤ回路およびＮＯＲ回路等においては、その
応答時間ｔPDおよびパワーは、当該ＭＯＳトランジスタ
の拡散時におけるプロセス条件、回路構成（負荷容量お
よび抵抗など）および使用条件等により、その応答時間
ｔPDおよびパワーが規制されている。
トランジスタを用いて構成される半導体集積回路におい
ては、例えばＰチャネルＭＯＳトランジスタおよびＮチ
ャネルＭＯＳトランジスタを用いて形成されるインバー
タ、ＮＡＮＤ回路およびＮＯＲ回路等においては、その
応答時間ｔPDおよびパワーは、当該ＭＯＳトランジスタ
の拡散時におけるプロセス条件、回路構成（負荷容量お
よび抵抗など）および使用条件等により、その応答時間
ｔPDおよびパワーが規制されている。
【０００４】このため、例えば応答時間ｔPDに対する所
定要求条件がある場合には、当該回路を形成するＰチャ
ネルＭＯＳトランジスタおよびＮチャネルＭＯＳトラン
ジスタについて、そのレシオまたはしきい値電圧に対応
する最適化設計を行うか、またはＰチャネルＭＯＳトラ
ンジスタおよびＮチャネルＭＯＳトランジスタのトラン
ジスタサイズを大きくして、これらのＭＯＳトランジス
タの能力を上げることにより応答時間ｔPDを短縮すると
いう方法しか対応策がないという欠点がある。
定要求条件がある場合には、当該回路を形成するＰチャ
ネルＭＯＳトランジスタおよびＮチャネルＭＯＳトラン
ジスタについて、そのレシオまたはしきい値電圧に対応
する最適化設計を行うか、またはＰチャネルＭＯＳトラ
ンジスタおよびＮチャネルＭＯＳトランジスタのトラン
ジスタサイズを大きくして、これらのＭＯＳトランジス
タの能力を上げることにより応答時間ｔPDを短縮すると
いう方法しか対応策がないという欠点がある。
【０００５】また、所要のパワーを低減したい場合にお
いては、ＰチャネルＭＯＳトランジスタおよびＮチャネ
ルＭＯＳトランジスタのレシオまたはしきい値電圧に対
応する最適化設計を行うか、または前記応答時間ｔPDの
対応策とは逆に、これらのＭＯＳトランジスタのトラン
ジスタサイズを小さくして、能力を下げることにより当
該パワーを低減させるという方法しか対応策がないとい
う欠点がある。
いては、ＰチャネルＭＯＳトランジスタおよびＮチャネ
ルＭＯＳトランジスタのレシオまたはしきい値電圧に対
応する最適化設計を行うか、または前記応答時間ｔPDの
対応策とは逆に、これらのＭＯＳトランジスタのトラン
ジスタサイズを小さくして、能力を下げることにより当
該パワーを低減させるという方法しか対応策がないとい
う欠点がある。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
は、ＭＯＳトランジスタにより構成される半導体集積回
路において、少なくとも一つ以上のＭＯＳトランジスタ
の基板に対して、共通または独立に任意の電位レベルの
基板電位を供給する電源供給手段を備えることを特徴と
している。
は、ＭＯＳトランジスタにより構成される半導体集積回
路において、少なくとも一つ以上のＭＯＳトランジスタ
の基板に対して、共通または独立に任意の電位レベルの
基板電位を供給する電源供給手段を備えることを特徴と
している。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の第１の実施例を示す回路図
である。図１に示されるように、本実施例においては、
ＰチャネルＭＯＳトランジスタ１〜４およびＮチャネル
ＭＯＳトランジスタ５〜８を用いて形成される４段のイ
ンバータにより、入力信号１０１および出力信号１０２
に対応する遅延回路が構成されている。これらのインバ
ータを形成するＰチャネルＭＯＳトランジスタ１〜４の
基板電位は、制御回路(1) ９により出力電圧を制御され
る電圧発生回路(1) １０より出力される電圧が供給され
ており、また、ＮチャネルＭＯＳトランジスタ５〜８の
基板電位は、制御回路(2) １１により出力電圧を制御さ
れる電圧発生回路(2) １２より出力される電圧が供給さ
れている。
である。図１に示されるように、本実施例においては、
ＰチャネルＭＯＳトランジスタ１〜４およびＮチャネル
ＭＯＳトランジスタ５〜８を用いて形成される４段のイ
ンバータにより、入力信号１０１および出力信号１０２
に対応する遅延回路が構成されている。これらのインバ
ータを形成するＰチャネルＭＯＳトランジスタ１〜４の
基板電位は、制御回路(1) ９により出力電圧を制御され
る電圧発生回路(1) １０より出力される電圧が供給され
ており、また、ＮチャネルＭＯＳトランジスタ５〜８の
基板電位は、制御回路(2) １１により出力電圧を制御さ
れる電圧発生回路(2) １２より出力される電圧が供給さ
れている。
【０００９】今、制御回路(1) ９の制御信号を受けて、
電圧発生回路(1) １０の出力電圧レベルがＶDDレベルよ
りもやや低い電圧に設定されており、また制御回路(2)
１１の制御信号を受けて、電圧発生回路(2) １２の出力
電圧レベルがＧＮＤレベルよりもやや高い電圧に設定さ
れているものとする。このような状態において、入力信
号１０１が“Ｌ”レベルから“Ｈ”レベルに変化した場
合には、出力信号１０２も“Ｌ”レベルから“Ｈ”レベ
ルに変化するが、この際においては、ＰチャネルＭＯＳ
トランジスタ１〜４およびＮチャネルＭＯＳトランジス
タ５〜８のスイッチング時のチャネル直下に生じる空乏
層が、これらのＰチャネルＭＯＳトランジスタ１〜４お
よびＮチャネルＭＯＳトランジスタ５〜８の基板電位が
ＶDDおよびＧＮＤである時よりも広がり、これによりキ
ャリァの移動が増すために応答時間が速くなり、また電
流も流れる量が増大するという現象が生起する。また、
入力信号１０１が“Ｈ”レベルから“Ｌ”レベルに変化
する場合においても同様である。
電圧発生回路(1) １０の出力電圧レベルがＶDDレベルよ
りもやや低い電圧に設定されており、また制御回路(2)
１１の制御信号を受けて、電圧発生回路(2) １２の出力
電圧レベルがＧＮＤレベルよりもやや高い電圧に設定さ
れているものとする。このような状態において、入力信
号１０１が“Ｌ”レベルから“Ｈ”レベルに変化した場
合には、出力信号１０２も“Ｌ”レベルから“Ｈ”レベ
ルに変化するが、この際においては、ＰチャネルＭＯＳ
トランジスタ１〜４およびＮチャネルＭＯＳトランジス
タ５〜８のスイッチング時のチャネル直下に生じる空乏
層が、これらのＰチャネルＭＯＳトランジスタ１〜４お
よびＮチャネルＭＯＳトランジスタ５〜８の基板電位が
ＶDDおよびＧＮＤである時よりも広がり、これによりキ
ャリァの移動が増すために応答時間が速くなり、また電
流も流れる量が増大するという現象が生起する。また、
入力信号１０１が“Ｈ”レベルから“Ｌ”レベルに変化
する場合においても同様である。
【００１０】更に、上記の場合とは逆に、制御回路(1)
９の制御信号を受けて、電圧発生回路(1) １０の出力電
圧レベルがＶDDレベルよりもやや高い電圧に設定されて
おり、また制御回路(2) １１の制御信号を受けて、電圧
発生回路(2) １２の出力電圧レベルがＧＮＤレベルより
もやや低い電圧に設定されている場合において、入力信
号１０１が“Ｌ”レベルから“Ｈ”レベルに変化した場
合には、出力信号１０２も“Ｌ”レベルから“Ｈ”レベ
ルに変化するが、この際、ＰチャネルＭＯＳトランジス
タ１〜４およびＮチャネルＭＯＳトランジスタ５〜８の
スイッチング時のチャネル直下に生じる空乏層は、前記
の場合とは逆にやや狭いために、キャリァの移動が減少
して応答時間が遅くなり、また電流も流れる量が減少す
るという現象が生じる。
９の制御信号を受けて、電圧発生回路(1) １０の出力電
圧レベルがＶDDレベルよりもやや高い電圧に設定されて
おり、また制御回路(2) １１の制御信号を受けて、電圧
発生回路(2) １２の出力電圧レベルがＧＮＤレベルより
もやや低い電圧に設定されている場合において、入力信
号１０１が“Ｌ”レベルから“Ｈ”レベルに変化した場
合には、出力信号１０２も“Ｌ”レベルから“Ｈ”レベ
ルに変化するが、この際、ＰチャネルＭＯＳトランジス
タ１〜４およびＮチャネルＭＯＳトランジスタ５〜８の
スイッチング時のチャネル直下に生じる空乏層は、前記
の場合とは逆にやや狭いために、キャリァの移動が減少
して応答時間が遅くなり、また電流も流れる量が減少す
るという現象が生じる。
【００１１】上記の現象を用いて、ＭＯＳトランジスタ
を用いた半導体集積回路の回路動作中に、インバータま
たはＮＡＮＤ回路およびＮＯＲ回路等のしきい値電圧を
変化させたい場合にも、ＭＯＳトランジスタの基板電位
を、電圧発生回路と当該電圧発生回路に対応する制御回
路とを用いて供給することにより容易に実現することが
でき、設計の自由度が増大する。
を用いた半導体集積回路の回路動作中に、インバータま
たはＮＡＮＤ回路およびＮＯＲ回路等のしきい値電圧を
変化させたい場合にも、ＭＯＳトランジスタの基板電位
を、電圧発生回路と当該電圧発生回路に対応する制御回
路とを用いて供給することにより容易に実現することが
でき、設計の自由度が増大する。
【００１２】次に、本発明の第２の実施例について説明
する。図２は本実施例を示す回路図であり、Ｐチャネル
ＭＯＳトランジスタ１〜４およびＮチャネルＭＯＳトラ
ンジスタ５〜８を用いて形成される４段のインバータに
より、入力信号１０１および出力信号１０２に対応する
入力初段回路が構成されている。図２において、１段目
のインバータを形成するＰチャネルＭＯＳトランジスタ
１の基板電位は、制御回路(1) ９により出力電圧を制御
される電圧発生回路(1) １０の出力電圧が供給され、２
段目、３段目および４段目のインバータを形成するＰチ
ャネルＭＯＳトランジスタ２、３および４の基板は、そ
れぞれソースに接続されて電源電圧ＶDDが供給されてい
る。また、１段目、３段目および４段目のインバータを
形成するＮチャネルＭＯＳトランジスタ５、７および８
の基板は、それぞれソースに接続されてＧＮＤレベルが
供給され、２段目のインバータを形成するＮチャネルＭ
ＯＳトランジスタ６の基板電位は、制御回路(2) １１に
より出力電圧を制御される電圧発生回路(2) １２より出
力される電圧が供給されている。
する。図２は本実施例を示す回路図であり、Ｐチャネル
ＭＯＳトランジスタ１〜４およびＮチャネルＭＯＳトラ
ンジスタ５〜８を用いて形成される４段のインバータに
より、入力信号１０１および出力信号１０２に対応する
入力初段回路が構成されている。図２において、１段目
のインバータを形成するＰチャネルＭＯＳトランジスタ
１の基板電位は、制御回路(1) ９により出力電圧を制御
される電圧発生回路(1) １０の出力電圧が供給され、２
段目、３段目および４段目のインバータを形成するＰチ
ャネルＭＯＳトランジスタ２、３および４の基板は、そ
れぞれソースに接続されて電源電圧ＶDDが供給されてい
る。また、１段目、３段目および４段目のインバータを
形成するＮチャネルＭＯＳトランジスタ５、７および８
の基板は、それぞれソースに接続されてＧＮＤレベルが
供給され、２段目のインバータを形成するＮチャネルＭ
ＯＳトランジスタ６の基板電位は、制御回路(2) １１に
より出力電圧を制御される電圧発生回路(2) １２より出
力される電圧が供給されている。
【００１３】今、制御回路(1) ９の制御信号を受けて、
電圧発生回路(1) １０の出力電圧レベルがＶDDレベルよ
りもやや高い電圧に設定されており、また制御回路(2)
１１の制御信号を受けて、電圧発生回路(2) １２の出力
電圧レベルがＧＮＤレベルよりもやや低い電圧に設定さ
れているものとする。このような状態において、入力信
号１０１がＴＴＬレベル（“Ｈ”レベル＝２．４Ｖ、
“Ｌ”レベル＝０．８Ｖ）で入力された場合において
も、出力信号１０２はＶDD レベルとＧＮＤレベルの振
幅で変化する。即ち、ＰチャネルＭＯＳトランジスタ１
およびＮチャネルＭＯＳトランジスタ６の基板電位を制
御することにより、ＰチャネルＭＯＳトランジスタ１お
よびＮチャネルＭＯＳトランジスタ５により形成される
１段目のインバータのしきい値電圧が低い値に設定さ
れ、またＰチャネルＭＯＳトランジスタ２およびＮチャ
ネルＭＯＳトランジスタ６により形成される２段目のイ
ンバータのしきい値電圧が高い値に設定されて、これに
より、ＴＴＬレベルの入力信号に対しても対応すること
のできる半導体集積回路の回路設計を行うことができ
る。
電圧発生回路(1) １０の出力電圧レベルがＶDDレベルよ
りもやや高い電圧に設定されており、また制御回路(2)
１１の制御信号を受けて、電圧発生回路(2) １２の出力
電圧レベルがＧＮＤレベルよりもやや低い電圧に設定さ
れているものとする。このような状態において、入力信
号１０１がＴＴＬレベル（“Ｈ”レベル＝２．４Ｖ、
“Ｌ”レベル＝０．８Ｖ）で入力された場合において
も、出力信号１０２はＶDD レベルとＧＮＤレベルの振
幅で変化する。即ち、ＰチャネルＭＯＳトランジスタ１
およびＮチャネルＭＯＳトランジスタ６の基板電位を制
御することにより、ＰチャネルＭＯＳトランジスタ１お
よびＮチャネルＭＯＳトランジスタ５により形成される
１段目のインバータのしきい値電圧が低い値に設定さ
れ、またＰチャネルＭＯＳトランジスタ２およびＮチャ
ネルＭＯＳトランジスタ６により形成される２段目のイ
ンバータのしきい値電圧が高い値に設定されて、これに
より、ＴＴＬレベルの入力信号に対しても対応すること
のできる半導体集積回路の回路設計を行うことができ
る。
【００１４】
【発明の効果】以上説明したように、本発明は、ＭＯＳ
トランジスタにより構成される半導体集積回路に適用さ
れて、当該ＭＯＳトランジスタの基板電位を共通または
独立に任意の電圧を供給することができる電圧発生回路
と、当該電圧発生回路の出力電圧を制御する制御回路と
を備えることにより、前記半導体集積回路における応答
時間、パワー（電流量）およびしきい値電圧等を抑制す
ることが可能になるとともに、且つ設計の自由度が増大
するという効果がある。
トランジスタにより構成される半導体集積回路に適用さ
れて、当該ＭＯＳトランジスタの基板電位を共通または
独立に任意の電圧を供給することができる電圧発生回路
と、当該電圧発生回路の出力電圧を制御する制御回路と
を備えることにより、前記半導体集積回路における応答
時間、パワー（電流量）およびしきい値電圧等を抑制す
ることが可能になるとともに、且つ設計の自由度が増大
するという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】従来例におけるＭＯＳトランジスタの電極接続
を示す図である。
を示す図である。
１〜４ ＰチャネルＭＯＳトランジスタ ５〜８ ＮチャネルＭＯＳトランジスタ ９ 制御回路(1) １０ 電圧発生回路(1) １１ 制御回路(2) １２ 電圧発生回路（２）
Claims (1)
- 【請求項１】 ＭＯＳトランジスタにより構成される半
導体集積回路において、少なくとも一つ以上のＭＯＳト
ランジスタの基板に対して、共通または独立に任意の電
位レベルの基板電位を供給する電源供給手段を備えるこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075931A JPH06291267A (ja) | 1993-04-01 | 1993-04-01 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075931A JPH06291267A (ja) | 1993-04-01 | 1993-04-01 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06291267A true JPH06291267A (ja) | 1994-10-18 |
Family
ID=13590511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5075931A Pending JPH06291267A (ja) | 1993-04-01 | 1993-04-01 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06291267A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6097113A (en) * | 1997-10-14 | 2000-08-01 | Mitsubishi Denki Kabushiki Kaisha | MOS integrated circuit device operating with low power consumption |
| JP2001345693A (ja) * | 2000-05-30 | 2001-12-14 | Hitachi Ltd | 半導体集積回路装置 |
| JP2003142598A (ja) * | 2001-11-01 | 2003-05-16 | Hitachi Ltd | 半導体集積回路装置 |
| JP2007052903A (ja) * | 2005-08-17 | 2007-03-01 | Qimonda Ag | 半導体メモリデバイス |
| JP2007281267A (ja) * | 2006-04-10 | 2007-10-25 | Nec Electronics Corp | 半導体集積回路装置及び基板バイアス制御方法 |
-
1993
- 1993-04-01 JP JP5075931A patent/JPH06291267A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6097113A (en) * | 1997-10-14 | 2000-08-01 | Mitsubishi Denki Kabushiki Kaisha | MOS integrated circuit device operating with low power consumption |
| US6333571B1 (en) | 1997-10-14 | 2001-12-25 | Mitsubishi Denki Kabushiki Kaisha | MOS integrated circuit device operating with low power consumption |
| DE19827938C2 (de) * | 1997-10-14 | 2003-04-17 | Mitsubishi Electric Corp | Integrierte Halbleiterschaltungsvorrichtung |
| JP2001345693A (ja) * | 2000-05-30 | 2001-12-14 | Hitachi Ltd | 半導体集積回路装置 |
| JP2005354718A (ja) * | 2000-05-30 | 2005-12-22 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2003142598A (ja) * | 2001-11-01 | 2003-05-16 | Hitachi Ltd | 半導体集積回路装置 |
| KR100888806B1 (ko) * | 2001-11-01 | 2009-03-16 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로 장치 및 웰 바이어스 전압 출력방법 |
| JP2007052903A (ja) * | 2005-08-17 | 2007-03-01 | Qimonda Ag | 半導体メモリデバイス |
| JP2007281267A (ja) * | 2006-04-10 | 2007-10-25 | Nec Electronics Corp | 半導体集積回路装置及び基板バイアス制御方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000125 |