JPH05244050A - パルス生成回路 - Google Patents
パルス生成回路Info
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- JPH05244050A JPH05244050A JP7305092A JP7305092A JPH05244050A JP H05244050 A JPH05244050 A JP H05244050A JP 7305092 A JP7305092 A JP 7305092A JP 7305092 A JP7305092 A JP 7305092A JP H05244050 A JPH05244050 A JP H05244050A
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- JP
- Japan
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- frame
- pulse
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- rom
- pulses
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- 238000000034 method Methods 0.000 abstract description 3
- 238000004891 communication Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000007493 shaping process Methods 0.000 description 3
- 241000238876 Acari Species 0.000 description 1
- 101150065817 ROM2 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Radio Relay Systems (AREA)
Abstract
(57)【要約】
【目的】 ＲＯＭによる遅延を解消し、高速データ処理
を可能にしたパルス生成回路を得る。 【構成】 フレーム内をカウントするフレームカウンタ
１１と、スーパーフレーム内をカウントするスーパーフ
レームカウンタ１２と、フレームカウンタ１１の出力に
より毎フレームの一定位置に基準となるパルスを出力す
るパルスデコーダ１３と、スーパーフレームカウンタ１
２の出力をアドレスとしてスーパーフレーム内でパルス
を出力するフレームにゲートを出力するＲＯＭ１４と、
パルスデコーダ１３より毎フレーム出力される基準パル
スのうち、ＲＯＭ１４の出力ゲートが開いているフレー
ムのみ基準パルスを抜き取るＡＮＤ回路１５と、ＡＮＤ
回路１５で抜き取られたパルスを波形整形するフリップ
フロップ１６とで構成される。
を可能にしたパルス生成回路を得る。 【構成】 フレーム内をカウントするフレームカウンタ
１１と、スーパーフレーム内をカウントするスーパーフ
レームカウンタ１２と、フレームカウンタ１１の出力に
より毎フレームの一定位置に基準となるパルスを出力す
るパルスデコーダ１３と、スーパーフレームカウンタ１
２の出力をアドレスとしてスーパーフレーム内でパルス
を出力するフレームにゲートを出力するＲＯＭ１４と、
パルスデコーダ１３より毎フレーム出力される基準パル
スのうち、ＲＯＭ１４の出力ゲートが開いているフレー
ムのみ基準パルスを抜き取るＡＮＤ回路１５と、ＡＮＤ
回路１５で抜き取られたパルスを波形整形するフリップ
フロップ１６とで構成される。
Description
【０００１】
【産業上の利用分野】本発明はパルス生成回路に関し、
特にＴＤＭＡ（時分割多元接続方式）衛星通信における
高速データ処理用パルス生成回路に関する。
特にＴＤＭＡ（時分割多元接続方式）衛星通信における
高速データ処理用パルス生成回路に関する。
【０００２】
【従来の技術】従来のパルス生成回路は、図２に示すよ
うに、フレーム内のパルス位置を知るためのフレームカ
ウンタ２１と、スーパーフレーム内のパルス位置を知る
ためのスーパーフレームカウンタ２２と、前記スーパー
フレームカウンタ２２の出力をアドレスとしてスーパー
フレーム内のパルス出力位置を決定するＲＯＭ２３と、
前記フレームカウンタ２１の出力と前記ＲＯＭ２３の出
力をアドレスとして前記ＲＯＭ２３で決定されたスーパ
ーフレーム内のパルス出力フレームで、かつフレーム内
のパルス出力位置にパルスを出力するＲＯＭ２４と、前
記ＲＯＭ２４の出力パルスの波形整形を行うフリップフ
ロップ２５を有している。
うに、フレーム内のパルス位置を知るためのフレームカ
ウンタ２１と、スーパーフレーム内のパルス位置を知る
ためのスーパーフレームカウンタ２２と、前記スーパー
フレームカウンタ２２の出力をアドレスとしてスーパー
フレーム内のパルス出力位置を決定するＲＯＭ２３と、
前記フレームカウンタ２１の出力と前記ＲＯＭ２３の出
力をアドレスとして前記ＲＯＭ２３で決定されたスーパ
ーフレーム内のパルス出力フレームで、かつフレーム内
のパルス出力位置にパルスを出力するＲＯＭ２４と、前
記ＲＯＭ２４の出力パルスの波形整形を行うフリップフ
ロップ２５を有している。
【０００３】前記フレームカウンタ２１は、入力される
クロック２０１とカウントスタートとなるフレームパル
ス２０２によって動作し、１フレーム周期でアドレスを
ＲＯＭ２４に出力する。又、スーパーフレームカウンタ
２２はフレームカウンタ２１のリップルキャリーアウト
をイネーブルとし、スーパーフレームパルス２０３をカ
ウントスタートとして１スーパーフレーム周期でアドレ
スを生成し、ＲＯＭ２３に出力する。
クロック２０１とカウントスタートとなるフレームパル
ス２０２によって動作し、１フレーム周期でアドレスを
ＲＯＭ２４に出力する。又、スーパーフレームカウンタ
２２はフレームカウンタ２１のリップルキャリーアウト
をイネーブルとし、スーパーフレームパルス２０３をカ
ウントスタートとして１スーパーフレーム周期でアドレ
スを生成し、ＲＯＭ２３に出力する。
【０００４】ＲＯＭ２３はスーパーフレームカウンタ２
２の出力をアドレスとしてスーパーフレーム内のパルス
出力フレームをＲＯＭ２４にアドレスとして通知する。
ＲＯＭ２４は前記フレームカウンタ２１の出力と、前記
ＲＯＭ２３の出力をアドレスとしてスーパーフレーム内
のパルス出力フレームで、かつフレーム内のパルス出力
位置にパルスを出力する。そして、前記ＲＯＭ２４の出
力パルスをフリップフロップ２５で波形整形して出力パ
ルス２０４を出力する。尚、以上の回路では、ＲＯＭ２
３、ＲＯＭ２４による遅延時間の影響により最終段の波
形整形用フリップフロップ２５のクロック周波数に制限
がある。
２の出力をアドレスとしてスーパーフレーム内のパルス
出力フレームをＲＯＭ２４にアドレスとして通知する。
ＲＯＭ２４は前記フレームカウンタ２１の出力と、前記
ＲＯＭ２３の出力をアドレスとしてスーパーフレーム内
のパルス出力フレームで、かつフレーム内のパルス出力
位置にパルスを出力する。そして、前記ＲＯＭ２４の出
力パルスをフリップフロップ２５で波形整形して出力パ
ルス２０４を出力する。尚、以上の回路では、ＲＯＭ２
３、ＲＯＭ２４による遅延時間の影響により最終段の波
形整形用フリップフロップ２５のクロック周波数に制限
がある。
【０００５】
【発明が解決しようとする課題】近年におけるＴＤＭＡ
衛星通信は、通信システムの広域化に伴う参加局数の増
大により、大きな通信システムへと成長を続けている。
このような動向によって必要となってくる数々の技術の
中で、データ処理の高速化は必要不可欠なものである。
前記した従来のパルス生成回路では、ＲＯＭを２段直列
に接続している。一般に、ＲＯＭの遅延時間は論理ゲー
トと比較すると、数倍から数十倍の遅延時間を有する。
したがって、従来回路で用いられる２段のＲＯＭ構成で
は、遅延時間が莫大なものとなり、データの高速処理技
術に関し大きな障害となっている。本発明の目的は、高
速データ処理を可能にしたパルス生成回路を提供するこ
とにある。
衛星通信は、通信システムの広域化に伴う参加局数の増
大により、大きな通信システムへと成長を続けている。
このような動向によって必要となってくる数々の技術の
中で、データ処理の高速化は必要不可欠なものである。
前記した従来のパルス生成回路では、ＲＯＭを２段直列
に接続している。一般に、ＲＯＭの遅延時間は論理ゲー
トと比較すると、数倍から数十倍の遅延時間を有する。
したがって、従来回路で用いられる２段のＲＯＭ構成で
は、遅延時間が莫大なものとなり、データの高速処理技
術に関し大きな障害となっている。本発明の目的は、高
速データ処理を可能にしたパルス生成回路を提供するこ
とにある。
【０００６】
【課題を解決するための手段】本発明は、毎フレームの
一定位置に基準となるパルスを出力するための従来のＲ
ＯＭに代えて、遅延時間の極めて少ない一般論理ゲート
で構成されるパルスデコーダと、スーパーフレーム内で
パルスを出力するフレームにゲートを出力するＲＯＭ
と、パルスデコーダより毎フレーム出力される基準パル
スのうち、ＲＯＭの出力ゲートが開いているフレームの
み基準パルスを抜き取るＡＮＤ回路とを備える。
一定位置に基準となるパルスを出力するための従来のＲ
ＯＭに代えて、遅延時間の極めて少ない一般論理ゲート
で構成されるパルスデコーダと、スーパーフレーム内で
パルスを出力するフレームにゲートを出力するＲＯＭ
と、パルスデコーダより毎フレーム出力される基準パル
スのうち、ＲＯＭの出力ゲートが開いているフレームの
み基準パルスを抜き取るＡＮＤ回路とを備える。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例のブロック図である。同
図において、フレームカウンタ１１、スーパーフレーム
カウンタ１２、パルスデコーダー１３、ＲＯＭ１４、Ａ
ＮＤ回路１５、フリップフロップ１６とで構成される。
前記フレームカウンタ１１は、入力されるクロック１０
１とカウントスタートとなるフレームパルス１０２によ
って動作し、１フレーム周期でカウンタ出力をパルスデ
コーダ１３に出力する。パルスデコーダー１３ではフレ
ームカウンタ１１の出力よりフレーム内の一定位置にパ
ルスを生成し、基準パルスとして毎フレーム出力する。
る。図１は本発明の第１実施例のブロック図である。同
図において、フレームカウンタ１１、スーパーフレーム
カウンタ１２、パルスデコーダー１３、ＲＯＭ１４、Ａ
ＮＤ回路１５、フリップフロップ１６とで構成される。
前記フレームカウンタ１１は、入力されるクロック１０
１とカウントスタートとなるフレームパルス１０２によ
って動作し、１フレーム周期でカウンタ出力をパルスデ
コーダ１３に出力する。パルスデコーダー１３ではフレ
ームカウンタ１１の出力よりフレーム内の一定位置にパ
ルスを生成し、基準パルスとして毎フレーム出力する。
【０００８】前記スーパーフレームカウンタ１２はフレ
ームカウンタ１１のリップルキャリーアウトをイネーブ
ルとし、スーパーフレームパルス１０３をカウントスタ
ートとして１スーパーフレーム周期でアドレスを生成
し、ＲＯＭ１４に出力する。ＲＯＭ１４はスーパーフレ
ームカウンタ１２の出力をアドレスとしてスーパーフレ
ーム内のパルス出力フレームに開くゲートを出力する。
前記パルスデコーダー１３より毎フレーム出力される基
準パルスのうち、前記ＲＯＭ１４より出力されるゲート
が開いているパルス出力フレーム内に存在する基準パル
スのみをＡＮＤ回路１５で抜取り出力する。前記ＡＮＤ
回路１５より出力されるパルスをフリップフロップ１６
で波形整形して本回路の出力パルス１０４として出力す
る。
ームカウンタ１１のリップルキャリーアウトをイネーブ
ルとし、スーパーフレームパルス１０３をカウントスタ
ートとして１スーパーフレーム周期でアドレスを生成
し、ＲＯＭ１４に出力する。ＲＯＭ１４はスーパーフレ
ームカウンタ１２の出力をアドレスとしてスーパーフレ
ーム内のパルス出力フレームに開くゲートを出力する。
前記パルスデコーダー１３より毎フレーム出力される基
準パルスのうち、前記ＲＯＭ１４より出力されるゲート
が開いているパルス出力フレーム内に存在する基準パル
スのみをＡＮＤ回路１５で抜取り出力する。前記ＡＮＤ
回路１５より出力されるパルスをフリップフロップ１６
で波形整形して本回路の出力パルス１０４として出力す
る。
【０００９】図３は生成パルス対スーパーフレームとフ
レームとの関係を示し、とがスーパーフレームとフ
レームの時間関係、が生成パルスとスーパーフレーム
とフレームとの位置関係を示している。このように、パ
ルスが必要とされるフレームではフレームの先端からＩ
（Ｉは自然数）ビット目、即ちフレーム内の一定位置に
出力されるが、Ｎ（Ｎは自然数）フレームで構成される
スーパーフレームパルス内で見ると不規則なパルスとな
る。
レームとの関係を示し、とがスーパーフレームとフ
レームの時間関係、が生成パルスとスーパーフレーム
とフレームとの位置関係を示している。このように、パ
ルスが必要とされるフレームではフレームの先端からＩ
（Ｉは自然数）ビット目、即ちフレーム内の一定位置に
出力されるが、Ｎ（Ｎは自然数）フレームで構成される
スーパーフレームパルス内で見ると不規則なパルスとな
る。
【００１０】したがって、この回路では、基準パルス生
成は、パルスデコーダー１３とＡＮＤ回路１５の各論理
ゲートのみで実現しているためＲＯＭによる遅延量は全
く付加されない。したがって、遅延時間はパルスデコー
ダー１３とＡＮＤ回路１５のみの時間となり、最終段の
波形整形用のフリップフロップ１６のクロックは従来の
数倍から数十倍の周波数に対応可能となる。
成は、パルスデコーダー１３とＡＮＤ回路１５の各論理
ゲートのみで実現しているためＲＯＭによる遅延量は全
く付加されない。したがって、遅延時間はパルスデコー
ダー１３とＡＮＤ回路１５のみの時間となり、最終段の
波形整形用のフリップフロップ１６のクロックは従来の
数倍から数十倍の周波数に対応可能となる。
【００１１】
【発明の効果】以上説明したように本発明は、生成した
パルスがＲＯＭのように遅延時間の莫大な回路を通過す
ることがないので、フレームカウンタが刻む位置から極
僅かな遅延時間でパルス生成することができ、従来のパ
ルス生成回路より遙かに高速なデータ処理に対応するこ
とができる効果がある。
パルスがＲＯＭのように遅延時間の莫大な回路を通過す
ることがないので、フレームカウンタが刻む位置から極
僅かな遅延時間でパルス生成することができ、従来のパ
ルス生成回路より遙かに高速なデータ処理に対応するこ
とができる効果がある。
【図１】本発明のパルス生成回路の一実施例のブロック
図である。
図である。
【図２】従来のパルス生成回路の一例のブロック図であ
る。
る。
【図３】生成パルス対スーパーフレームとフレームの関
係を示すタイムチャート図である。
係を示すタイムチャート図である。
１１ フレームカウンタ １２ スーパーフレームカウンタ １３ パルスデコーダー １４ ＲＯＭ １５ ＡＮＤ回路 １６ フリップフロップ
Claims (1)
- 【請求項１】 フレーム内をカウントするフレームカウ
ンタと、スーパーフレーム内をカウントするスーパーフ
レームカウンタと、前記フレームカウンタの出力により
毎フレームの一定位置に基準となるパルスを出力するパ
ルスデコーダと、前記スーパーフレームカウンタの出力
をアドレスとしてスーパーフレーム内でパルスを出力す
るフレームにゲートを出力するＲＯＭと、前記パルスデ
コーダより毎フレーム出力される基準パルスのうち、前
記ＲＯＭの出力ゲートが開いているフレームのみ基準パ
ルスを抜き取るＡＮＤ回路と、このＡＮＤ回路で抜き取
られたパルスを波形整形するフリップフロップとを備え
ることを特徴とするパルス生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7305092A JP2812050B2 (ja) | 1992-02-26 | 1992-02-26 | パルス生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7305092A JP2812050B2 (ja) | 1992-02-26 | 1992-02-26 | パルス生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05244050A true JPH05244050A (ja) | 1993-09-21 |
| JP2812050B2 JP2812050B2 (ja) | 1998-10-15 |
Family
ID=13507157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7305092A Expired - Fee Related JP2812050B2 (ja) | 1992-02-26 | 1992-02-26 | パルス生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2812050B2 (ja) |
-
1992
- 1992-02-26 JP JP7305092A patent/JP2812050B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2812050B2 (ja) | 1998-10-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |