JPH03214231A - ダイナミックｐｌａ装置 - Google Patents
ダイナミックｐｌａ装置Info
- Publication number
- JPH03214231A JPH03214231A JP2009682A JP968290A JPH03214231A JP H03214231 A JPH03214231 A JP H03214231A JP 2009682 A JP2009682 A JP 2009682A JP 968290 A JP968290 A JP 968290A JP H03214231 A JPH03214231 A JP H03214231A
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- JP
- Japan
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- clock
- output
- precharge
- pla
- signal
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- Pending
Links
- 238000005070 sampling Methods 0.000 abstract description 18
- 230000000873 masking effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路のダイナミックＰＬＡ装置に関し、特
に入出力にデーター時保持用レジスタを有し、ダイナミ
ック・クロックに同期してプリチャージおよびサンプリ
ングを行なうダイナミックＰＬＡ装置に関する。
に入出力にデーター時保持用レジスタを有し、ダイナミ
ック・クロックに同期してプリチャージおよびサンプリ
ングを行なうダイナミックＰＬＡ装置に関する。
従来のダイナミック方式のＰＬＡ（プログラマブル・ロ
ジック・アレイ）装置は、予めクロックによりプリチャ
ージしておき、次のタイミングでサンプリングを行なう
。一般に、クロックの半周期でプリチャージを行なって
おり、そのなめＰＬＡ装置の演算時間に割当てられるの
は残りの半クロックの時間になる。
ジック・アレイ）装置は、予めクロックによりプリチャ
ージしておき、次のタイミングでサンプリングを行なう
。一般に、クロックの半周期でプリチャージを行なって
おり、そのなめＰＬＡ装置の演算時間に割当てられるの
は残りの半クロックの時間になる。
近年の中央処理装置では、高速処理のためにクロックの
高周波数化や命令の複雑化および処理するデータビット
数の増加の傾向にある。
高周波数化や命令の複雑化および処理するデータビット
数の増加の傾向にある。
第４図はかかる従来の一例を示すダイナミッゴＰＬＡ装
置の回路図である。
置の回路図である。
第４図に示すように、従来のＰＬＡ装置は１ｌ１２のデ
ータ入力を一時的にラッチする第一のレジ；り１と、第
一のレジスタ１の出力およびクロラボφ１の論理積をと
るＡＮＤゲート２と、ＡＮＤづ−ト２の出力を入力し且
つタロツクＴＩでブリラヤージするＰＬＡ部３と、この
ＰＬＡ部３のｎｉの出力を一時的にラッチする第二のレ
ジスタ４と、入力ストローブ信号とクロックφ１により
トジスタ〕をラッチするためのＡＮＤゲート９と、出力
ストローブ信号とクロックφ２によりレジ２り４をラッ
チするためのＡＮＤゲート５とを有している。
ータ入力を一時的にラッチする第一のレジ；り１と、第
一のレジスタ１の出力およびクロラボφ１の論理積をと
るＡＮＤゲート２と、ＡＮＤづ−ト２の出力を入力し且
つタロツクＴＩでブリラヤージするＰＬＡ部３と、この
ＰＬＡ部３のｎｉの出力を一時的にラッチする第二のレ
ジスタ４と、入力ストローブ信号とクロックφ１により
トジスタ〕をラッチするためのＡＮＤゲート９と、出力
ストローブ信号とクロックφ２によりレジ２り４をラッ
チするためのＡＮＤゲート５とを有している。
かかるダイナミックＰＬＡ装置は、クロックφ１でプリ
チャージを行ない、次のクロックφ２でディスチャージ
を行なうようになっている。すなわち、入力データはＰ
ＬＡ部３の手前でレジスタ１にクロックφ１とストロー
ブ信号の論理積をＡＮＤゲートっでとった信号によりラ
ッチされ、プリチャージ信号φ１との論理積をＡＮＤゲ
ート２でとってＰＬＡ部３に入力される。このＰＬＡ部
３はこの信号の他に負論理のプリチャージ信号φ１が入
力され、ＰＬＡ部３の出力はサンプリング・クロックφ
２と出力ストローブ信号との論理積をＡＮＤゲート５で
とった信号によりレジスタ４にラッチされる。
チャージを行ない、次のクロックφ２でディスチャージ
を行なうようになっている。すなわち、入力データはＰ
ＬＡ部３の手前でレジスタ１にクロックφ１とストロー
ブ信号の論理積をＡＮＤゲートっでとった信号によりラ
ッチされ、プリチャージ信号φ１との論理積をＡＮＤゲ
ート２でとってＰＬＡ部３に入力される。このＰＬＡ部
３はこの信号の他に負論理のプリチャージ信号φ１が入
力され、ＰＬＡ部３の出力はサンプリング・クロックφ
２と出力ストローブ信号との論理積をＡＮＤゲート５で
とった信号によりレジスタ４にラッチされる。
上述した従来のダイナミックＰＬＡ装置は、入・出力信
号数及び積項数が大きく且つ高い周波数のタロツクを使
用し、半クロックでプリチャージを行ない、次の半クロ
ックでサンプリングを行なっているので、高速の大規模
回路を設計することは非常に困難になる欠点がある。
号数及び積項数が大きく且つ高い周波数のタロツクを使
用し、半クロックでプリチャージを行ない、次の半クロ
ックでサンプリングを行なっているので、高速の大規模
回路を設計することは非常に困難になる欠点がある。
一般的に、ＰＬＡ装置の回路形式が同じであれは、サン
プリング速度は入出力信号本数と積項数によって決まる
。ここで問題になるのはクロック周波数を上げた場合、
大規模なＰＬＡ装置のスピードが厳しくなり、分周した
特別なタロツクを用意すれば、サンプリング時間は稼げ
るが、小規模なＰＬＡ装置についてもタイミングを遅ら
せねばならない。また、速いクロックと分周したタロツ
クを使い分ける方法も考えられるが、集積回路上にクロ
ックを２〜４本余計にレイアウトしなければならず集積
度を低下させるという欠点がある。
プリング速度は入出力信号本数と積項数によって決まる
。ここで問題になるのはクロック周波数を上げた場合、
大規模なＰＬＡ装置のスピードが厳しくなり、分周した
特別なタロツクを用意すれば、サンプリング時間は稼げ
るが、小規模なＰＬＡ装置についてもタイミングを遅ら
せねばならない。また、速いクロックと分周したタロツ
クを使い分ける方法も考えられるが、集積回路上にクロ
ックを２〜４本余計にレイアウトしなければならず集積
度を低下させるという欠点がある。
本発明の目的は、かかる規模の大きなものにはプリチャ
ージを必要に応じてマスクしてサンプリング時間を稼ぐ
ことができるようにし、しかも高速且つ大規模な回路の
設計を容易にするダイナミックＰＬＡ装置を提供するこ
とにある。
ージを必要に応じてマスクしてサンプリング時間を稼ぐ
ことができるようにし、しかも高速且つ大規模な回路の
設計を容易にするダイナミックＰＬＡ装置を提供するこ
とにある。
本発明のダイナミックＰＬＡ装置は、ｍ本の入力データ
を入力ストローブ信号により一時的にラッチするｍ組の
第一のレジスタと、ｎ本の出力データを出力ストローブ
信号により一時的にラッチするｎ組の第二のレジスタと
、前記第一のレジスタのｍ本の出力をゲート手段を介し
て入力に供給し且つそのｎ本の出力を前記第二のレジス
タの入力に供給するＰＬＡ部とを有し、クロックによる
プリチャージが必要なダイナミックＰＬＡ装置において
、プリチャージ用クロックをマスク信号によりマスクす
るマスク制御回路と、前記制御回路の出力および前記第
一のレジスタの出力を入力とするｍ個のＡＮＤゲートと
を有し、前記ＡＮＤゲートの出力を前記ＰＬＡ部の入力
信号とするとともに前記ＰＬＡ部のプリチャージ信号と
して前記マスク制御回路の出力を用いて構成される。
を入力ストローブ信号により一時的にラッチするｍ組の
第一のレジスタと、ｎ本の出力データを出力ストローブ
信号により一時的にラッチするｎ組の第二のレジスタと
、前記第一のレジスタのｍ本の出力をゲート手段を介し
て入力に供給し且つそのｎ本の出力を前記第二のレジス
タの入力に供給するＰＬＡ部とを有し、クロックによる
プリチャージが必要なダイナミックＰＬＡ装置において
、プリチャージ用クロックをマスク信号によりマスクす
るマスク制御回路と、前記制御回路の出力および前記第
一のレジスタの出力を入力とするｍ個のＡＮＤゲートと
を有し、前記ＡＮＤゲートの出力を前記ＰＬＡ部の入力
信号とするとともに前記ＰＬＡ部のプリチャージ信号と
して前記マスク制御回路の出力を用いて構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示すダイナミックＰＬ
Ａ装置の回路図である。
Ａ装置の回路図である。
第１図に示すように、本実施例はｍ本の入力データを一
時的にラッチする第一のレジスタ１と、第一のレジスタ
１のｍ本の出力とプリチャージ信号Ｃとの論理積をとる
ｍ個のＡＮＤゲート２と、これらｍ個のＡＮＤゲート２
の出力を入力し、プリチャージ信号Ｃの制御の基に論理
変換するＰＬＡ部（プログラマブル・ロジック・アレイ
部）３と、このＰＬＡ部３の０本の出力を一時的にラッ
チする第二のレジスタ４と、入力ストローブ信号および
クロックφ１の論理積をとり第一のレジスタ１をラッチ
するためのＡＮＤゲート９と、出力ストローブ信号およ
びクロックφ２の論理積をとり第二のレジスタ４をラッ
チするためのＡＮＤゲート５と、プリチャージ用クロッ
クφ１をマスクするためのＮ Ａ、 Ｎ Ｄゲート８お
よびマスク信号をクロックφ２により半クロック遅らせ
るデイレ−回路７とからなるマスク制御回路６とを有し
ている。すなわち、本実施例は有効なデータが与えられ
ると、マスク信号によりプリチャージ用のクロックφ１
をマスクしてサンプリング時間を長く稼ぐように構成し
ており、特にマスク制御回路６はデイレ−回路７の出力
とクロックφ１とのＮＡＮＤ論理をとることにより、プ
リチャージ信号及びＰＬＡ部３の入力へのイネーブル信
号を作成している。
時的にラッチする第一のレジスタ１と、第一のレジスタ
１のｍ本の出力とプリチャージ信号Ｃとの論理積をとる
ｍ個のＡＮＤゲート２と、これらｍ個のＡＮＤゲート２
の出力を入力し、プリチャージ信号Ｃの制御の基に論理
変換するＰＬＡ部（プログラマブル・ロジック・アレイ
部）３と、このＰＬＡ部３の０本の出力を一時的にラッ
チする第二のレジスタ４と、入力ストローブ信号および
クロックφ１の論理積をとり第一のレジスタ１をラッチ
するためのＡＮＤゲート９と、出力ストローブ信号およ
びクロックφ２の論理積をとり第二のレジスタ４をラッ
チするためのＡＮＤゲート５と、プリチャージ用クロッ
クφ１をマスクするためのＮ Ａ、 Ｎ Ｄゲート８お
よびマスク信号をクロックφ２により半クロック遅らせ
るデイレ−回路７とからなるマスク制御回路６とを有し
ている。すなわち、本実施例は有効なデータが与えられ
ると、マスク信号によりプリチャージ用のクロックφ１
をマスクしてサンプリング時間を長く稼ぐように構成し
ており、特にマスク制御回路６はデイレ−回路７の出力
とクロックφ１とのＮＡＮＤ論理をとることにより、プ
リチャージ信号及びＰＬＡ部３の入力へのイネーブル信
号を作成している。
第２図は第１図に示す各種信号および各回路出力のタイ
ミング図である。
ミング図である。
第２図に示すように、ａ点の波形、すなわちマスク信号
はデイレ−回路７で半クロツク遅延され、ｂ点の波形が
得られる。これにより、クロックされたＣ点の波形が得
られる。
はデイレ−回路７で半クロツク遅延され、ｂ点の波形が
得られる。これにより、クロックされたＣ点の波形が得
られる。
次に、上述したダイナミックＰＬＡ装置の動作について
、第１図および第２図を参照して説明する。
、第１図および第２図を参照して説明する。
まず、データ入力に有効な値が与えられると、第一のレ
ジスタ１にデータをラッチするための入カス１へローブ
信号がアクティブになる。すなわち、ＡＮＤゲート９で
クロックφｌとの論理積をとった信号が第一のレジスタ
１のストローブ信号になる。このレジスタ１の内容は、
ＰＬＡ部３のサンプリングが終了するまで、つまり出力
ストローブ信号が一旦アクチイブになり、次にインアク
ティブになるまで、保持されている必要がある。
ジスタ１にデータをラッチするための入カス１へローブ
信号がアクティブになる。すなわち、ＡＮＤゲート９で
クロックφｌとの論理積をとった信号が第一のレジスタ
１のストローブ信号になる。このレジスタ１の内容は、
ＰＬＡ部３のサンプリングが終了するまで、つまり出力
ストローブ信号が一旦アクチイブになり、次にインアク
ティブになるまで、保持されている必要がある。
一方、プリチャージは、プリチャージ・マスク信号が出
ていない期間では４ｙｌの期間プリチャージが行なわれ
ている。アクティブ・ロウであるプリチャージ・マスク
信号、すなわち第２図ａ点の波形は半クロックデイレ−
回路７を通過後、第２図す点の波形となる。このプリチ
ャージ・マスク信号は第２図の波形を見てもわかるよう
に、入力ストローブを反転させて半クロツク遅延させた
信号を使用してもよい。この信号とプリチャージ用のク
ロックφｌとのＮＡＮＤをとった出力波形は第２図Ｃ点
の波形になる。この波形を見ると、プリチャージ用のマ
スク信号によってプリチャージ・クロックが１サイクル
分マスクされることになる。これにより、入力データの
確定後、Ｃ点の波形の１．５クロック分のハイレベルの
間がＰＬＡ部３のサンプリング時間として確保されるこ
とになる。
ていない期間では４ｙｌの期間プリチャージが行なわれ
ている。アクティブ・ロウであるプリチャージ・マスク
信号、すなわち第２図ａ点の波形は半クロックデイレ−
回路７を通過後、第２図す点の波形となる。このプリチ
ャージ・マスク信号は第２図の波形を見てもわかるよう
に、入力ストローブを反転させて半クロツク遅延させた
信号を使用してもよい。この信号とプリチャージ用のク
ロックφｌとのＮＡＮＤをとった出力波形は第２図Ｃ点
の波形になる。この波形を見ると、プリチャージ用のマ
スク信号によってプリチャージ・クロックが１サイクル
分マスクされることになる。これにより、入力データの
確定後、Ｃ点の波形の１．５クロック分のハイレベルの
間がＰＬＡ部３のサンプリング時間として確保されるこ
とになる。
本実施例のダイナミックＰＬＡ装置は、２サイクルに１
回のサンプリングが可能である。尚、見かけ上は毎サイ
クルのサンプリングが出来ないので性能が低下している
ように見えるが、−ｉ的なＰＬＡでは必ずしも毎サイク
ルサンプリングを行なっている訳ではなく、しかも大規
模なＰＬＡを使用することにより、集積回路の全体のク
ロック周波数を上げることが難しくなることを考えれば
、２サイクルに１回のサンプリングでも集積回路の性能
を損うことはない。
回のサンプリングが可能である。尚、見かけ上は毎サイ
クルのサンプリングが出来ないので性能が低下している
ように見えるが、−ｉ的なＰＬＡでは必ずしも毎サイク
ルサンプリングを行なっている訳ではなく、しかも大規
模なＰＬＡを使用することにより、集積回路の全体のク
ロック周波数を上げることが難しくなることを考えれば
、２サイクルに１回のサンプリングでも集積回路の性能
を損うことはない。
第３図は本発明の第二の実施例を示すダイナミックＰＬ
Ａ装置の回路図である。
Ａ装置の回路図である。
第３図に示すように、本実施例は前述した第一の実施例
と比較し、インバータ１０を付加した点が異なっている
。すなわち、第一の実施例が、プリチャージ入力を負論
理のＰＬＡ装置で構成しているが、本実施例ではプリチ
ャージ入力が正論理の場合のＰＬＡ装置を示している。
と比較し、インバータ１０を付加した点が異なっている
。すなわち、第一の実施例が、プリチャージ入力を負論
理のＰＬＡ装置で構成しているが、本実施例ではプリチ
ャージ入力が正論理の場合のＰＬＡ装置を示している。
以上説明したように、本発明のダイナミックＰＬＡ装置
はプリチャージ用のクロックとマスク信号とを入力する
マスク制御回路を設け、プリチャージを１サイクル分マ
スクすることにより、サンプリング時間を１．５７０ツ
ク分確保することができるので、集積回路を高い周波数
で動作させる場合においても分周したクロックを供給す
ることなく、充分なサンプリング時間を確保することが
できるという効果があり、これによって高速且つ大規模
な回路の設計を容易にすることができるという効果があ
る９
はプリチャージ用のクロックとマスク信号とを入力する
マスク制御回路を設け、プリチャージを１サイクル分マ
スクすることにより、サンプリング時間を１．５７０ツ
ク分確保することができるので、集積回路を高い周波数
で動作させる場合においても分周したクロックを供給す
ることなく、充分なサンプリング時間を確保することが
できるという効果があり、これによって高速且つ大規模
な回路の設計を容易にすることができるという効果があ
る９
第１図は本発明の第一の実施例を示すダイナミックＰＬ
Ａ装置の回路図、第２図は第１図に示す各種信号および
各回路出力のタイミング図、第３図は本発明の第二の実
施例を示すダイナミックＰＬＡ装置の回路図、第４図は
従来の一例を示すダイナミックＰＬＡ装置の回路図であ
る。 １・・・第一のレジスタ（入力データレジスタ）、２．
５．９・・・ＡＮＤゲート、３・・・プログラマブル・
ロジック・アレイ部（ＰＬＡ部）、４・・・第二のレジ
スタ（出力データレジスタ）、６・・・マスク制御回路
、７・・・デイレ−回路、８・・・ＮＡＮＤゲート、１
０・・・インバータ。
Ａ装置の回路図、第２図は第１図に示す各種信号および
各回路出力のタイミング図、第３図は本発明の第二の実
施例を示すダイナミックＰＬＡ装置の回路図、第４図は
従来の一例を示すダイナミックＰＬＡ装置の回路図であ
る。 １・・・第一のレジスタ（入力データレジスタ）、２．
５．９・・・ＡＮＤゲート、３・・・プログラマブル・
ロジック・アレイ部（ＰＬＡ部）、４・・・第二のレジ
スタ（出力データレジスタ）、６・・・マスク制御回路
、７・・・デイレ−回路、８・・・ＮＡＮＤゲート、１
０・・・インバータ。
Claims (1)
- ｍ本の入力データを入力ストローブ信号により一時的
にラッチするｍ組の第一のレジスタと、ｎ本の出力デー
タを出力ストローブ信号により一時的にラッチするｎ組
の第二のレジスタと、前記第一のレジスタのｍ本の出力
をゲート手段を介して入力に供給し且つそのｎ本の出力
を前記第二のレジスタの入力に供給するＰＬＡ部とを有
し、クロックによるプリチャージが必要なダイナミック
ＰＬＡ装置において、プリチャージ用クロックをマスク
信号によりマスクするマスク制御回路と、前記制御回路
の出力および前記第一のレジスタの出力を入力とするｍ
個のＡＮＤゲートとを有し、前記ＡＮＤゲートの出力を
前記ＰＬＡ部の入力信号とするとともに前記ＰＬＡ部の
プリチャージ信号として前記マスク制御回路の出力を用
いることを特徴とするダイナミックＰＬＡ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009682A JPH03214231A (ja) | 1990-01-19 | 1990-01-19 | ダイナミックｐｌａ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009682A JPH03214231A (ja) | 1990-01-19 | 1990-01-19 | ダイナミックｐｌａ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03214231A true JPH03214231A (ja) | 1991-09-19 |
Family
ID=11726980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009682A Pending JPH03214231A (ja) | 1990-01-19 | 1990-01-19 | ダイナミックｐｌａ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03214231A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0628152A (ja) * | 1992-07-06 | 1994-02-04 | Nec Corp | データ入力型論理演算装置 |
-
1990
- 1990-01-19 JP JP2009682A patent/JPH03214231A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0628152A (ja) * | 1992-07-06 | 1994-02-04 | Nec Corp | データ入力型論理演算装置 |
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