JPH0697408A

JPH0697408A - 光電変換装置及びその製造方法

Info

Publication number: JPH0697408A
Application number: JP4266892A
Authority: JP
Inventors: Hiroshi Yuzurihara; 浩譲原; Hisaki Nakayama; 寿樹仲山; Toshitake Ueno; 勇武上野
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1992-09-10
Filing date: 1992-09-10
Publication date: 1994-04-08

Abstract

(57)【要約】【目的】本発明の目的は、光電変換セルの暗電流の発
生を防止し、それによるノイズを除去した光電変換装置
及びその製造方法を提供することにある。【構成】複数のバイポーラ型光電変換セルを備えた光
電変換装置において、前記光電変換セルを構成するバイ
ポーラトランジスタのコレクタ領域よりも高濃度で、か
つ同導電型の高濃度不純物領域を、前記光電変換セル間
の素子分離領域の絶縁膜５１下の領域５２と、受光部の
絶縁膜３５下の領域３４とに有し、前記素子分離領域下
の高濃度不純物領域５２と、前記受光部下の高濃度不純
物領域３４とが連続して隙間無く配設されていることを
特徴とする光電変換装置及びその製造方法。

Description

【発明の詳細な説明】

【０００１】本発明は、複数の光電変換素子を配列し、
駆動パルスにより各光電変換素子を制御する光電変換装
置及びその製造方法に関し、特に、トランジスタの制御
電極の電位を制御することで、前記制御電極領域に光励
起によって発生したキャリアを蓄積し、その蓄積電圧を
読み出し、また蓄積キャリアを除去するという動作を行
うバイポーラ型光電変換セルを有する光電変換装置に関
する。

【０００２】

【従来の技術】（従来例Ａ）図５は、従来の光電変換装
置の一例として、特公平１−２２２５８３号に記載され
ている光電変換装置の回路図の一部である。

【０００３】図５において、１_-1〜１_-nは蓄積タイプの
フォトトランジスタアレイ（セル）であり、コレクタに
は共通の電源が接続され、制御電極領域（ベース）に光
電変換された電荷を蓄積し、主電極領域（エミッタ）か
ら読み出すことのできる構造を有するもので、その具体
的内容は、例えば特開昭６２−１２８６７８号、特開昭
６２−１１３４６８号、特願昭６１−１６８２８６号、
特願昭６１−２１９６６８号、特願昭６１−２１９６６
９号等に詳細な記載がある。

【０００４】２_-1〜２_-nは、フォトトランジスタアレイ
１を構成する各バイポーラトランジスタのベースをφ
_resが与えられたときに電源Ｖ_C に接続してリセットす
るためのＰＭＯＳスイッチ、３_-1〜３_-nはバイポーラト
ランジスタの各エミッタに接続されて蓄積された信号を
φ_tに同期して後段へ取り出すためのＮＭＯＳスイッ
チ、４_-1〜４_-nは、ＮＭＯＳスイッチ３_-1〜３_-nの各々
に直列接続されて画像信号をＡ／Ｄ変換器へ送出するた
めのＮＭＯＳスイッチである。

【０００５】５_-1〜５_-nは、ＮＭＯＳスイッチ３_-1〜３
_-nと４_-1〜４_-nの各接続点と接地間に接続された各画素
ごとの信号を読み出すための蓄積容量、６はＮＭＯＳス
イッチ４_-1〜４_-nを順番にオンさせて画像信号を逐次読
み出す為のシフトレジスタである。

【０００６】８は、ＮＭＯＳスイッチ４_-1〜４_-nの出力
端子が共通接続された読出しライン７を信号φ_hrsの与
えられたときに接地して初期化するためのＮＭＯＳスイ
ッチ、９は読出しライン７に出力された画像信号を増幅
する出力アンプ、１０_-1〜１０_-nはφ_vrsが与えられた
ときにフォトトランジスタアレイ１_-1〜１_-nの各エミッ
タを接地する為のＮＭＯＳスイッチである。

【０００７】図６は、図５の光電変換素子アレイの動作
を説明するタイミングチャートである。

【０００８】図６に示されるように、まず、リセットが
行なわれる。時間ｔ₁〜ｔ₂期間においてφ_resをロー
レベルにし、ＰＭＯＳスイッチ２_-1〜２_-nをオンするこ
とにより、フォトトランジスタアレイ（以下、画素列と
いう）１_-1〜１_-nのベースがＶ_C の電位に固定される。

【０００９】次に、時間ｔ₃〜ｔ₄期間においてφ_vrs
及びφ_tをハイレベル（ＯＮ）にすることにより、ＮＭ
ＯＳスイッチ１０_-1〜１０_-n及び３_-1〜３_-nが導通し、
蓄積容量５_-1〜５_-nが接地され、残留電荷がリセットさ
れる。この画素列１_-1〜１_-nのベース及びエミッタの各
々に対するリセットが終了すると、次に蓄積動作に入
る。

【００１０】蓄積動作に入ると、光電変換された電荷は
画素列１_-1〜１_-nのベース領域に蓄積される。このと
き、画素列のベース及びエミッタはフローティング（容
量負荷状態）になっており、エミッタにはベース電位を
反映した電圧が生じる。

【００１１】信号の逐次読み出しに際しては、ＮＭＯＳ
スイッチ４_-1〜４_-nをシフトレジスタ６によって順次Ｏ
Ｎにし、蓄積容量５_-1〜５_-nに蓄積された信号電荷を読
出しライン７へ読み出す。シフトレジスタ６はφ_ckが入
力されるごとにＮＭＯＳスイッチ４_-1〜４_-nを順次選択
する直前にφ_hrsをＮＭＯＳスイッチ８をＯＮにし、読
出しライン７に残留している電荷をリセットする。

【００１２】次に、図５に記載されている光電変換セル
の一例の概略的平面図を図７（ａ）に示す。また、その
Ａ−Ａ′断面図を図７（ｂ）に、そのＢ−Ｂ′断面図を
図７（ｃ）に示す。なお、図８はその等価回路図であ
る。

【００１３】各図において、ｐ型シリコン基板１１上に
はｎ⁺ 埋め込み層１２が形成され、さらにｎ^- エピタキ
シャル層１３が形成されている。ｎ^- エピタキシャル層
１３にはコレクタ取り出し用のｎ⁺ 領域（図示せず）及
びｐベース領域２１が形成されている。ｐベース領域２
１にはｎ⁺ エミッタ領域２２が形成されている。そして
ｎ⁺ エミッタ領域２２には、エミッタ電極３１が接続さ
れている。

【００１４】また、本例では、絶縁領域５１と、その直
下に設けられたｎ⁺ 領域５２とによって素子分離領域Ｉ
ＳＯが形成され、隣接する光電変換セルを互いに電気的
に分離している。

【００１５】ｐベース領域２１はＭＯＳＦＥＴのドレイ
ンの機能を兼ねており、ゲート電極３２により他方の電
極（ソース）３３と分離されている。

【００１６】また、ｐベース領域２１と、ｎ^- エピタキ
シャル領域１３のそれぞれ一部には、ｎ⁺ 領域３４が形
成されており、ｎ^- エピタキシャル領域１３とその上部
に形成されている絶縁膜３５との界面付近で発生、再結
合する電流成分の除去に寄与している。（従来例Ｂ）次に、３値レベル駆動型の光電変換素子の
一例について説明する。なお、この種の光電変換素子に
ついては、特願昭６２−１７１５０号（発明の名称：光
電変換装置）に詳細に開示されているので、ここでは簡
単に説明する。

【００１７】図１２は、光電変換素子の概略的断面図
で、ｎシリコン基板１０１上に複数の光電変換素子Ｓ₁
〜Ｓ_nが形成されており、エピタキシャル技術等で形成
される不純物濃度の低いｎ^-領域１０２上にはｐタイプ
の不純物をドーピングすることでｐ領域１０３が形成さ
れ、ｐ領域１０３には不純物拡散技術またはイオン注入
技術等によってｎ⁺領域１０４が形成されている。ｐ領
域１０３およびｎ⁺領域１０４は、各々バイポーラトラ
ンジスタのベースおよびエミッタである。

【００１８】このように各領域が形成されたｎ^-領域１
０２上には酸化膜１０５が形成され、酸化膜１０５上に
各ｐベース領域１０３およびそれぞれ隣接するｐベース
領域１０３間にまたがって所定の面積を有するキャパシ
タ電極１０６が形成されている。このｐベース領域１０
３上のキャパシタ電極１０６は、ｐベース領域１０３と
対向してベース電位を制御するためのキャパシタＣ_OXを
構成し、隣接するベース間の電極１０６は、その隣接す
るｐベース領域１０３を各々ソース・ドレイン領域とす
るＭＯＳトランジスタＴｒのゲート電極となっている。
したがって、キャパシタ電極とＭＯＳトランジスタＴｒ
のゲート電極とが接続された構成となっている。

【００１９】ＭＯＳトランジスタＴｒはｐチャネル型か
つノーマリオフ型であり、電極１０６の電位が接地電位
または正電位であればオフ状態である。したがって、隣
接素子間のｐベース領域１０３は電気的に分離された状
態となり、素子分離領域を形成する必要がないのでそれ
だけ素子の微細化に有利となる。

【００２０】逆に、電極１０６がしきい値電位Ｖ_thを超
える負電位であると、ＭＯＳトランジスタＴｒはオン状
態となり、各素子のｐベース領域１０３が相互に導通し
た状態となる。

【００２１】その他に、ｎ⁺エミッタ領域１０４に接続
されたエミッタ電極１０７、保護膜１０８、基板１０１
の裏面に不純物濃度の高いｎ⁺領域１０９、およびバイ
ポーラトランジスタのコレクタに電位を与えるためのコ
レクタ電極１１０がそれぞれ形成されている。

【００２２】図１３は、等価回路図で、図中の破線で囲
まれた部分が１個の光電変換素子の等価回路に相当す
る。

【００２３】同図において、各光電変換素子Ｓ₁〜Ｓ_n
の電極１０６は端子１２０に共通接続され、端子１２０
にはパルスφｄが入力する。

【００２４】また、各素子Ｓ₁〜Ｓ_nのＭＯＳトランジ
スタＴｒは直列接続された状態となり、末端素子Ｓ₁お
よびＳ_nのｐベース領域１０３には更に一定距離をおい
て各々ｐ領域（図示せず）が形成され、素子Ｓ_nの側に
はｐチャネル型かつノーマリオフ型のＭＯＳトランジス
タＱ_Xが形成されている。

【００２５】ＭＯＳトランジスタＱ_Xのゲート電極には
電極１０６と同様にパルスφｄが入力し、その図示され
ていないｐ領域は一定電位Ｖ_cに固定されている。ま
た、素子Ｓ₁のＭＯＳトランジスタＴｒの図示されてい
ないｐ領域も一定電位Ｖ_cに固定されている。

【００２６】したがって、すべてのＭＯＳトランジスタ
ＴｒおよびＱ_Xがオン状態になることで、各素子のｐベ
ース領域１０３の電位を一定電位Ｖ_cに設定することが
できる。また、オフ状態であれば、各素子は、電気的に
分離された状態となる。

【００２７】各素子のエミッタ電極１０７はリセット用
トランジスタＱｂ₁〜Ｑｂ_nを介して接地され、トラン
ジスタＱｂ₁〜Ｑｂ_nのゲート電極には共通にパルスφ
ｒが入力する。

【００２８】なお、コレクタ電極１１０には正電圧Ｖ_cc
が印加されている。

【００２９】図１４は、このような光電変換素子を用い
た従来の固体撮像装置の概略的回路図である。

【００３０】この装置は、図１３に示す光電変換素子Ｓ
₁〜Ｓ_nをｍライン重ねた構成を有するｍ×ｎエリアセ
ンサである。ただし、各ラインは図１２に示す構造を有
するが、ライン間は通常の素子分離領域を形成して電気
的に分離している。

【００３１】各ラインにおける素子の電極１０６は各水
平ラインＨＬ₁〜ＨＬ_mにそれぞれ共通接続され、それ
ぞれスイッチＳＷ₁〜ＳＷ_mを介して端子１２０に接続
されている。端子１２０にはパルスφｄが入力する。

【００３２】スイッチＳＷ₁〜ＳＷ_mはｎＭＯＳトラン
ジスタで構成されるアナログスイッチであり、そのゲー
ト端子には垂直走査回路１２１の出力端子が接続され、
その出力パルスφｖ₁〜φｖ_mによって制御される。

【００３３】各素子のエミッタ電極１０７は列ごとに垂
直ラインＶＬ₁〜ＶＬ_nに接続されている。垂直ライン
ＶＬ₁〜ＶＬ_nはリセット用トランジスタＱｂ₁〜Ｑｂ
_nを介して接地され、トランジスタＱｂ₁〜Ｑｂ_nのゲ
ート電極にはパルスφｒが入力する。

【００３４】また、垂直ラインＶＬ₁〜ＶＬ_nは、トラ
ンジスタＱａ₁〜Ｑａ_nを介して各々蓄積用キャパシタ
Ｃ₁〜Ｃ_nに接続され、更にキャパシタＣ₁〜Ｃ_nはト
ランジスタＱ₁〜Ｑ_nを介して出力ライン１２２に接続
されている。

【００３５】トランジスタＱａ₁〜Ｑａ_nのゲート電極
にはパルスφｔが共通に入力し、トランジスタＱ₁〜Ｑ
_nのゲート電極には水平走査回路１２３からパルスφｈ
₁〜φｈ_nが各々入力する。

【００３６】出力ライン１２２はトランジスタＱｒｈを
介して接地されるとともに、アンプ１２４の入力端子に
接続されている。トランジスタＱｒｈのゲート電極には
パルスφｒｈが入力する。

【００３７】なお、各素子のベース電位を設定するため
の一定電位Ｖ_cは、接地電位とする。

【００３８】次に、図１５のタイミングチャートを参照
して、動作を説明する。

【００３９】まず、垂直走査回路１２１のパルスφｖ₁
のみをハイレベルにしてスイッチＳＷ₁をＯＮ状態とす
る。また、パルスφｔをハイレベルにしてトランジスタ
Ｑａ₁〜Ｑａ_nをオン状態とする。

【００４０】次に、パルスφｄを期間Ｔ₁だけ正電位に
すると、スイッチＳＷ₁を通して第１ラインの素子Ｓ₁₁
〜Ｓ_1nの電極１０６に正電圧が印加する。これにより第
１ラインの読出し動作が行われ、第１ラインの読出し信
号が垂直ラインＶＬ₁〜ＶＬ_nおよびトランジスタＱａ
₁〜Ｑａ_nを通してキャパシタＣ₁〜Ｃ_nに各々蓄積さ
れる。

【００４１】次に、パルスφｔがローレベルとなりトラ
ンジスタＱａ₁〜Ｑａ_nがオフ状態となる。そして、水
平走査回路１２３からパルスφｈ₁〜φｈ_nが順次出力
され、それに従ってキャパシタＣ₁〜Ｃ_nに蓄積された
読出し信号がトランジスタＱ₁〜Ｑ_nを介して順次出力
ライン１２２へ取り出され、アンプ１２４を通して出力
信号Ｖ_outとして外部へシリアルに出力される。なお、
各読出し信号が出力される毎にパルスＱｒｈが立上が
り、トランジスタＱｒｈをオンして出力ライン１２２の
キャリアを除去する。

【００４２】この信号出力動作と平行してパルスφｒを
ハイレベルにしてトランジスタＱｂ₁〜Ｑｂ_nをオンと
し、垂直ラインＶＬ₁〜ＶＬ_nを接地する。またパルス
φｄを期間Ｔ₂で負電位として、第１ラインのＭＯＳト
ランジスタＴｒをオン状態とする。

【００４３】これによって、すでに述べたように素子Ｓ
₁₁〜Ｓ_1nのｐベース領域１０３の電位は、接地電位Ｖ_c
に均一に設定され、さらに期間Ｔ₃およびＴ₄のリフレ
ッシュ動作により初期の負電位に復帰し、蓄積動作を開
始する。

【００４４】こうして第１ラインの動作が終了すると、
パルスφｖ₁が立下がり、スイッチＳＷ₁をオフ状態と
する。続いて、パルスφｔが立上がりトランジスタＱａ
₁〜Ｑａ_nをオン状態とする。これによって、キャパシ
タＣ₁〜Ｃ_nに残留しているキャリアを垂直ラインＶＬ
₁〜ＶＬ_nおよびトランジスタＱｂ₁〜Ｑｂ_nを通して
除去する。

【００４５】以下同様の動作をラインごとに行い、第２
〜第ｍラインの読出し信号を順次出力する。

【００４６】このように、３値レベルのパルスφｄによ
り駆動される光電変換素子を用いれば、期間Ｔ₂におい
て各ラインの素子のベース電位が一定電位に設定され、
その後、期間Ｔ₃およびＴ₄においてリフレッシュ動作
が行われるために、残像特性が良好で、光電変換特性の
線形性の良い固体撮像装置を得ることができる。しか
も、ライン方向に素子分離領域を必要としないため、素
子の微細化に適し、高解像度化に容易に対応できる固体
撮像装置を得ることができる。

【００４７】

【発明が解決しようとする課題】（課題Ａ）しかしなが
ら、図７（ｃ）において、素子分離領域の絶縁領域５１
の直下に設けられた高濃度不純物領域としてのｎ⁺ 領域
５２は、パターニングの際に絶縁領域５１に対し位置ず
れする可能性がある。図７（ｃ）は、ｎ⁺ 領域５２が位
置ずれし、受光部下の高濃度不純物領域としてのｎ⁺ 領
域３４との間に隙間を生じた状態を示す図である。

【００４８】これは、従来、このような光電変換装置の
製造方法における、特に素子分離領域下のｎ⁺ 領域５２
と受光部下のｎ⁺ 領域３４の形成方法として、素子分離
領域５１を形成するためのＳｉ₃ Ｎ₄ 膜のパターニング
と、素子分離領域の直下のｎ⁺ 領域５２を形成するため
のパターニングは、それぞれレジストをマスクとして、
お互いに独立にパターニングするというような方法が行
なわれているからである。

【００４９】このような位置ずれが生じた場合、ｎ^- エ
ピタキシャル領域１３が絶縁膜５１に接し、界面付近で
発生、再結合する電流成分が無視できなくなる。

【００５０】特に、素子分離領域付近の界面付近から発
生、再結合する電流成分が暗電流の原因となるため、上
記従来の光電変換セルでは、光電変換セルの暗電流によ
る雑音成分が信号に含まれるという問題点を有してい
た。

【００５１】（目的Ａ）本発明の目的は、光電変換セル
の暗電流の発生を防止し、それによるノイズを除去した
光電変換装置及びその製造方法を提供することにあり、
特に暗電流の発生源となる、ｎ^- エピタキシャル層と素
子分離領域の絶縁層とが接触しないように、その間に連
続して隙間無くｎ⁺ 層を形成した光電変換装置、及びそ
の製造方法を実現することにある。（課題Ｂ）図１４の従来例において、３値レベルの駆動
パルスφｄを水平ラインＨＬ₁ 〜ＨＬ_m に通すために
は、スイッチＳＷ₁〜ＳＷ_mを構成するｎＭＯＳトラン
ジスタのゲート電極にパルスφｄを通過させるのに充分
な振幅（Ｌレベル〜Ｈレベル＋ｎＭＯＳトランジスタの
しきい値電圧）の走査パルスφｖ₁〜φｖ_mを供給しな
ければならない。

【００５２】走査回路の入力クロックのＨレベルは、φ
ｄのＨレベルより、ｎＭＯＳトランジスタのＶ_th以上高
く設定しなければならず、このためクロック生成回路の
負荷が大きくなるという問題がある。

【００５３】このため、通常のクロック生成回路からの
入力クロックにより駆動される垂直走査回路では、十分
な振幅の走査パルスを出力することができなくなる恐れ
があり、垂直走査回路の信頼性が低下するという問題点
が生じる。

【００５４】（目的Ｂ）本発明の目的は、複数の光電変
換素子を配列し、スイッチ手段を介して前記光電変換素
子を駆動する光電変換素子において、クロック生成回路
の負荷を低減して、好ましい振幅の走査パルスを出力す
ることにより、光電変換装置としての信頼性を向上させ
ることにある。

【００５５】

【課題を解決するための手段】（手段Ａ）本発明は、前
述した課題を解決するための手段として、複数のバイポ
ーラ型光電変換セルを備えた光電変換装置において、前
記光電変換セルを構成するバイポーラトランジスタのコ
レクタ領域よりも高濃度で、かつ同導電型の高濃度不純
物領域を、前記光電変換セル間の素子分離領域の絶縁膜
下の領域と、受光部の絶縁膜下の領域とに有し、前記素
子分離領域下の高濃度不純物領域と、前記受光部下の高
濃度不純物領域とが連続して隙間無く配設されているこ
とを特徴とする光電変換装置を有する。

【００５６】また、複数のバイポーラ型光電変換セルを
備えた光電変換装置の製造方法において、前記光電変換
セル間の素子分離領域となる部分のレジストを除去し、
前記素子分離領域下に高濃度不純物領域を形成するた
め、不純物イオンを注入する工程と、前記イオン注入
後、前記素子分離領域の絶縁膜となる厚い酸化膜を形成
する工程と、前記厚い酸化膜を形成する工程の後、前記
レジストを除去し、該除去した表面に受光部の絶縁膜と
なる薄い酸化膜を形成する工程と、前記光電変換セルの
受光部下に、前記素子分離領域下の高濃度不純物領域と
連続した高濃度不純物領域を形成するため、前記薄い酸
化膜を通して、不純物イオンを注入する工程と、を含む
ことを特徴とする光電変換装置の製造方法を、前記課題
を解決するための手段とするものである。（手段Ｂ）本発明は、前述した課題を解決するための手
段として、複数の光電変換素子を配列し、スイッチ手段
を介して前記光電変換素子を駆動する光電変換装置にお
いて、垂直走査回路から出力される走査パルスを昇圧す
るための、前記スイッチ手段の出力側にブートストラッ
プ容量手段を設けたブートストラップ効果を有する昇圧
回路を有することを特徴とする光電変換装置を提供する
ものである。

【００５７】

【作用】（作用Ａ）上記従来の課題は、素子分離領域の
絶縁領域５１の直下に設けられたｎ⁺ 領域５２と、ｎ^-
エピタキシャル領域１３、及び、ｐベース領域２１の一
部に形成されている受光部下のｎ⁺ 領域３４との間に隙
間が生じ、ｎ^- エピタキシャル領域１３が絶縁領域３
５，５１と接することにより、暗電流成分である発生、
再結合電流が増大することが原因であった。

【００５８】従って、本発明による光電変換装置は、光
電変換装置の素子分離領域において、低不純物濃度の領
域（ｎ^- エピタキシャル層１３）を、絶縁領域５１，３
５と接することなく配設するために、素子分離領域下に
設けられた高濃度不純物領域としてのｎ⁺ 領域５２と、
受光部下の高濃度不純物領域としてのｎ⁺ 領域３４を隙
間無く連続的に配設することを特徴とする。

【００５９】このように、素子分離領域、及び、バイポ
ーラトランジスタのコレクタ領域の絶縁領域と接する部
分を、高不純物濃度のｎ⁺ 領域により連続して形成する
ことにより、発生、再結合電流の小さい、すなわち、暗
電流の小さい光電変換装置を得ることが可能である。

【００６０】（作用Ｂ）また本発明によれば、ブートス
トラップ効果を用いた昇圧回路を垂直走査回路と、各光
電変換装置との間に設けることにより、垂直走査回路か
ら出力される走査パルスを昇圧することができ、駆動パ
ルスφｄは電圧降下することなく各光電変換素子に印加
され、垂直走査回路の信頼性を高めることができる。

【００６１】

【実施例】（実施例Ａ１）以下、本発明の実施例を図面
を用いて詳細に説明する。

【００６２】まず、本実施例で使用される光電変換セル
の構造について述べる。

【００６３】図１（ａ）は、本発明による光電変換装置
の一実施例で使用される光電変換セルの概略的平面図、
図１（ｂ）はそのＡ−Ａ′線断面図、図１（ｃ）はその
Ｂ−Ｂ′線断面図、図８はその等価回路図である。ただ
し、図７（ａ）〜図７（ｃ）で説明した従来例と同一機
能を有する領域には同一番号が付されている。

【００６４】各図において、ｐ型シリコン基板１１上に
はｎ⁺ 埋め込み層１２が形成され、さらにｎ^- エピタキ
シャル層１３が形成されている。

【００６５】ｎ^- エピタキシャル層１３にはコレクタ取
り出し用のｎ⁺ 領域（図示せず）、及びｐベース領域２
１が形成されている。ｐベース領域２１にはｎ⁺ エミッ
タ領域２２が形成されている。そしてｎ⁺ エミッタ領域
２２には、エミッタ電極３１が接続されている。

【００６６】ｐベース領域２１は、ＭＯＳＦＥＴのドレ
インの機能を兼ねており、ゲート電極３２により他方の
電極（ソース）３３と分離されている。

【００６７】また、ｐベース領域２１と、ｎ^- エピタキ
シャル領域１３のそれぞれ一部には、光電変換セルの受
光部の高濃度不純物領域としてｎ⁺ 領域３４が形成され
ており、ｎ^- エピタキシャル領域１３とその上部に形成
されている絶縁膜３５との界面付近で発生、再結合する
電流成分の除去に寄与している。

【００６８】また、本例では、絶縁領域５１と、その直
下に設けられたｎ⁺ 領域５２とによって素子分離領域Ｉ
ＳＯが形成され、隣接する光電変換セルを互いに電気的
に分離している。このとき、素子分離領域の絶縁領域５
１の直下に設けられた高濃度不純物領域としてのｎ⁺ 領
域５２と、前記受光部の絶縁領域３５の直下に設けられ
た高濃度不純物領域としてのｎ⁺ 領域３４は連結されて
隙間なく配設されている。

【００６９】更に、電極で用いるＡＬ配線上部に絶縁層
（図示せず）が形成されており、遮光用のＡＬ（図示せ
ず）が絶縁膜の上部を覆っている。このとき遮光用ＡＬ
膜はバイポーラトランジスタのエミッタ電極部３１を覆
っている。

【００７０】更に、パシベーション膜としてプラズマＳ
ｉＮ膜（図示せず）が形成されている。

【００７１】次に、本発明の実施例における製造方法に
ついて図２〜図４を用いて説明する。図２〜図４におい
て、（ａ）は、図１（ｂ）に相当する断面図であり、
（ｂ）は、図１（ｃ）に相当する断面図である。

【００７２】まず、ｐ型で比抵抗率が１０〜２０Ω・ｃ
ｍのシリコン基板１１に、ｎ型の領域１２、及びｐ型の
領域（図示はしていない）を形成した。

【００７３】次に、Ｈ₂＋ＳｉＨＣｌ₃＋ＰＨ₃の雰囲
気中でｎ^- エピタキシャル層１３を形成した。

【００７４】次に、シリコン基板を酸化し、膜厚３５ｎ
ｍの酸化膜１４を形成し、その後、ＬＰＣＶＤ装置によ
りＳｉ₃Ｎ₄膜１５を堆積した。この時、Ｓｉ₃Ｎ₄膜
１５の膜厚は１５０ｎｍであった。

【００７５】次に素子分離領域となる部分のＳｉ₃Ｎ₄
膜１５をフォトリソグラフィとドライエッチングにより
除去し、つづいて、レジストパターニングにより素子分
離領域、及び受光部分全体のレジストを除去した。

【００７６】次に、イオン注入装置により、リンを２×
１０¹³ｃｍ^-2打ち込んだ。この時の加速電圧は４５ｋｅ
Ｖであった（図２（ａ），（ｂ））。

【００７７】この条件では、リンイオンはＳｉ₃Ｎ₄膜
１５が除去されている部分ではシリコン基板中に注入さ
れるが、Ｓｉ₃Ｎ₄膜１５のある部分には注入されな
い。

【００７８】次に、レジストを除去した後、基板を酸化
した。この時の酸化膜厚は８００ｎｍであった。

【００７９】部分的に残っていたＳｉ₃Ｎ₄膜１５をリ
ン酸により除去し、フッ酸処理をした後、３０ｎｍの膜
厚の酸化膜３５を形成した（図３（ａ），（ｂ））。

【００８０】つづいて、ＭＯＳＦＥＴのゲート電極とな
るポリシリコンを堆積、選択除去し、つづいて、ＮＰＮ
バイポーラトランジスタのエミッタ２２、及び、ＮＭＯ
ＳＦＥＴのソース、ドレイン（図示せず）、及び、ＰＭ
ＯＳＦＥＴのソース３３、ドレインをそれぞれ形成し
た。

【００８１】つづいて、レジストパターニングにより、
素子分離領域、及び、受光部のｐベース領域２１とｎ^-
エピタキシャル領域１３全体のレジスト８０を除去し
た。

【００８２】次に、イオン注入装置によって、ヒ素イオ
ンを５×１０¹²ｃｍ^-2打ち込んだ。この時の加速電圧は
１５０ｋｅＶであった（図４（ａ），（ｂ））。

【００８３】この条件では、ヒ素イオンは厚い酸化膜で
形成されている絶縁領域の下方のシリコン基板には注入
されない。上記製造方法をとることにより、図１
（ｂ），（ｃ）に示すように絶縁領域ＩＳＯ直下に設け
られたｎ⁺ 領域５２と受光部ＰＤに設けられたｎ⁺ 領域
３４は連続して配設することが可能であり、低不純物濃
度のｎ^- エピタキシャル領域１３が絶縁膜５１，３５と
接する領域は存在しない。

【００８４】続いて、ＣＶＤによりＳｉＯ膜を堆積し、
コンタクトホールを開口した後、配線用のＡＬ膜を形成
し、更に、絶縁膜、遮光用ＡＬ膜、パシベーション膜を
形成して、本発明の光電変換装置が製造できた。（実施例Ｂ１）図９は、本発明による固体撮像装置の一
実施例を示す概略的回路図である。

【００８５】なお、前述し従来例の図１４と異なる箇所
は、垂直走査回路１２１の出力を昇圧せしめる回路が付
加された点であり、各水平ラインＨＬ₁〜ＨＬ_mにブー
ト・ストラップ容量Ｃ_B1〜Ｃ_Bmが付加され、スイッチ・
トランジスタＱｔ₁〜Ｑｔ_mのゲート電極をリセットす
る為のトランジスタＱｕ₁〜Ｑｕ_m、及びＱｔ₁〜Ｑｔ
_mのゲート電極をフローティングにする為のトランジス
タＱｓ₁〜Ｑｓ_m、及びインバーター１３１が付加され
た回路になっている。

【００８６】次に、図１０のタイミング・チャートを参
照して本実施例の動作を説明する。なお、本実施例は、
パルスφｄのハイレベルを電圧降下させることなく、水
平ラインＨＬ₁〜ＨＬ_mに出力させるものであり、入力
クロックはすべて、前述した従来例の図１５のタイミン
グ・チャートと同一であり、動作も従来例の図１４と同
一である。

【００８７】まず、垂直走査回路１２１のパルスφｖ₁
がハイレベルになると、トランジスタＱｓ₁がＯＮ状態
になり、トランジスタＱｔ₁のゲート電位ｖ₁は（パル
スφｖ₁のハイレベル−ｎＭＯＳトランジスタの閾値電
圧）になる。またパルスφｔをハイレベルにしてトラン
ジスタＱａ₁〜Ｑａ₂をＯＮ状態にする。

【００８８】次に、パルスφｄがハイレベルになると、
トランジスタＱｔ₁を通して水平ラインＨＬ₁に正電圧
が印加されるが、ブート・ストラップ容量Ｃ_B1を通し
て、トランジスタＱｔ₁のゲート電圧ｖ₁は正の方向に
昇圧される。但し、この時、トランジスタＱｓ₁によっ
て、ｖ₁の電圧上昇は、φｖ₁に吸収されることはな
い。

【００８９】本実施例において、実験したところ、トラ
ンジスタＱｓ₁，Ｑｔ₁のチャネル幅／チャネル長：Ｗ
／Ｌを６／２，５０／２とし、Ｃ_B1を０．４ｐＦとし、
入力パルスのハイレベルをすべて５Ｖとした場合、Ｖ₁
の電圧は、φｖ₁がハイレベルになった直後、約３．７
Ｖになり、φｄがハイレベルになった直後、約９Ｖまで
上昇し、従って、水平ラインＨＬ₁は、５Ｖまで電圧降
下なく、上昇することが確認された。

【００９０】これにより、第１ラインの読出し動作が行
なわれ、第１ラインの信号が垂直ラインＶＬ₁〜ＶＬ_n
およびトランジスタＱａ₁〜Ｑａ_nを通して、キャパシ
タＣ₁〜Ｃ_nに各々蓄積される。

【００９１】次に、パルスφｔがローレベルとなりトラ
ンジスタＱａ₁〜Ｑａ_nがオフ状態となる。そして、水
平走査回路１２１からパルスφｈ₁〜φｈ_nが順次出力
され、それに従ってキャパシタＣ₁〜Ｃ_nに蓄積された
読出し信号がトランジスタＱ₁〜Ｑ_nを介して順次出力
ライン１２２へ取り出され、アンプ１２４を通して出力
信号Ｖ_outとして外部へシリアルに出力される。

【００９２】なお、各読出し信号が出力される毎にパル
スφｒｈが立上がり、トランジスタＱｒｈをオンして出
力ライン１２２のキャリアを除去する。

【００９３】この信号出力動作と平行してパルスφｒを
ハイレベルにしてトランジスタＱｂ₁〜Ｑｂ_nをオンと
し、垂直ラインＶＬ₁〜ＶＬ_nを接地する。またパルス
φｄを期間Ｔ₂で負電位として、第１ラインのＭＯＳト
ランジスタＴｒをオン状態とする。

【００９４】これによって、すでに述べたように素子Ｓ
₁₁〜Ｓ_1nのｐベース領域１０３の電位は、接地電位Ｖ_c
に均一に設定され、さらに期間Ｔ₃およびＴ₄のリフレ
ッシュ動作により初期の負電位に復帰し、蓄積動作を開
始する。期間Ｔ₄においてもＶ₁は充分高い電圧（例え
ば９Ｖ）まで上昇し、前述と全く同様の効果が得られ
る。

【００９５】こうして第１ラインの動作が終了すると、
パルスφｖ₁が立下がると、インバータにより、トラン
ジスタＱｕ₁がＯＮし、Ｖ₁は接地電位になりスイッチ
Ｑｔ₁をオフ状態となる。続いて、パルスφｔが立上が
りトランジスタＱａ₁〜Ｑａ_nをオン状態とする。これ
によって、キャパシタＣ₁〜Ｃ_nに残留しているキャリ
アを垂直ラインＶＬ₁〜ＶＬ_nおよびトランジスタＱｂ
₁〜Ｑｂ_nを通して除去する。

【００９６】以下同様の動作をラインごとに行い、第２
〜第ｍラインの読出し信号を順次出力する。（実施例Ｂ２）図１１は、本発明による他の実施例を示
す概略的回路図である。実施例Ｂ１（図９）に対して、
各水平ラインＨＬ₁〜ＨＬ_mにリセット用トランジスタ
Ｑｖ₁〜Ｑｖ_mを付加したものである。また、このトラ
ンジスタＱｖ₁〜Ｑｖ_mのゲートには、パルスφｖ₁〜
φｖ_mがインバータを介して接続されており、各水平ラ
インＨＬ₁〜ＨＬ_mにおいて、非選択時、つまり、φｖ
₁〜φｖ_mがロー・レベル時に、水平ラインＨＬ₁〜Ｈ
Ｌ_mを接地電位にするものである。

【００９７】これにより、水平方向の、ＨＬ₁〜ＨＬ_m
を介したクロストークの影響を抑圧することができる。

【００９８】本実施例の動作は、上記の他は、実施例Ｂ
１と全く同一なので省略する。（実施例Ｂ３）図１６は、本発明による他の実施例を示
す概略回路図である。実施例Ｂ１，Ｂ２では、各水平ラ
インＨＬ₁〜ＨＬ_mは３値レベルのパルスにより駆動さ
れていたが、本実施例は、ＨＬ₁〜ＨＬ_mを２値レベル
のパルスで駆動しようとするものである。

【００９９】本実施例は水平ラインＨＬ₁〜ＨＬ_mの昇
圧回路部分は、実施例Ｂ１と全く同様であるが、新た
に、垂直ラインＶＬ₁〜ＶＬ_mのリセット用トランジス
タＱｃ₁〜Ｑｃ_nが付加されている。さらに、素子Ｓ₁₁
〜Ｓ_mnのベース・リセット電位ｖ_cも外部端子から入力
できる様になっている。

【０１００】本実施例の動作を図１７を用いて説明す
る。

【０１０１】まず、時刻ｔ_oにおいて、パルスφｖ₁が
立上る。この時φｒはハイレベルにあり、垂直ラインＶ
Ｌ₁〜ＶＬ_nはすべて、接地電位にリセットされてい
る。

【０１０２】次に、φｔが立上り、キャパシタＣ₁〜Ｃ
_nも接地レベルにリセットされ、時刻ｔ₂において、φ
ｒが立下り、垂直ラインは各々、フローティング状態に
なる。

【０１０３】その後、パルスφｄが期間Ｔ₁だけハイレ
ベルになると、第１の実施例と同じく、第１ライン上の
素子Ｓ₁₁〜Ｓ_1nの電極１０６には、パルスφｄのハイレ
ベルが電圧降下することなく印加される。これにより第
１ラインの信号読出しが行なわれ、素子Ｓ₁₁〜Ｓ_1nの信
号がキャパシタＣ₁〜Ｃ_n上に読出される。

【０１０４】次に、パルスφｔがローレベルとなり、ト
ランジスタＱａ₁〜Ｑａ_nがオフ状態になり、時刻ｔ₂
にはφｖ₁もローレベルになりトランジスタＱｔ₁もオ
フ状態になる。

【０１０５】そして、水平走査回路１２３からパルスφ
ｈ₁〜φｈ_nが順次出力され、それに従ってキャパシタ
Ｃ₁〜Ｃ_nに蓄積された読出し信号がトランジスタＱ₁
〜Ｑ _nを介して順次出力ライン１２２へ取り出され、ア
ンプ１２４を通して出力信号Ｖ_outとして外部へシリア
ルに出力される。なお、各読出し信号が出力される毎に
パルスφｒｈが立上がり、トランジスタＱｒｈをオンし
て出力ライン１２２のキャリアを除去する。

【０１０６】この信号出力動作と平行してパルスφｒを
ハイレベルにしてトランジスタＱｂ₁〜Ｑｂ_nをオンと
し、垂直ラインＶＬ₁〜ＶＬ_nを接地する。

【０１０７】こうして、キャパシタＣ₁〜Ｃ_n上の読出
し信号がすべて、外部に出力された後、第２ライン以
降、第ｍライン上の素子の信号読出しが全く同様に行な
われる。

【０１０８】全素子の信号読出しが終了した後、時刻ｔ
₃において、Ｖ_cが各素子内のｐ−ＭＯＳトランジスタ
の閾値電圧より高い電圧だけ上昇する。各水平ラインＨ
Ｌ₁〜ＨＬ_mは接地電位にあるので、これにより、素子
内のｐ−ＭＯＳトランジスタはオン状態となり、全画素
一括して、接地電圧から、ｐ−ＭＯＳトランジスタの閾
値電圧だけ正の電位にリセットされる（一括完全リセッ
ト）。

【０１０９】その後Ｖ_cは再び接地電位まで立下り、上
記リセットは終了する。次に時刻ｔ₄において、パルス
φｒ₂が立上ると全画素同時に、リフレッシュ動作が行
なわれる。

【０１１０】この時端子電圧Ｖ_rを適当な値に設定する
ことにより、リフレッシュ終了時の全画素のベース電位
を接地電位近傍に設定することができる（一括リフレッ
シュ動作）。

【０１１１】その後、パルスφｒ₂が立下り、前述のリ
フレッシュ動作が終了する。

【０１１２】次に、時刻ｔ₅において、パルスφｖ₁が
立上り、さらに、その後、パルスφｄも立上り、水平ラ
インＨＬ₁上の素子のリフレッシュ動作が行なわれ、素
子Ｓ₁₁〜Ｓ_1nのベース領域１０３の電位は初期の負電位
に復帰し、蓄積動作を開始する。上記リフレッシュ動作
を全水平ライン毎に行ない、全素子が蓄積状態になる
（順次リフレッシュ動作）。

【０１１３】以上、一連の読出し動作、一括完全リセッ
ト動作、一括リフレッシュ動作、順次リフレッシュ動作
を通じて、残像特性が良好で、光電変換特性の線型性の
良い固体撮像装置が得られる。

【０１１４】

【発明の効果】（効果Ａ）以上説明した様に、本発明は
バイポーラ型の光電変換セルを持った光電変換装置にお
いて、光電変換セル間の素子分離領域と受光領域が絶縁
膜と接する界面付近に高不純物濃度の領域を配設するこ
とにより、暗電流の小さい、すなわちＳ／Ｎの大きい光
電変換装置を得ることができる。

【０１１５】（効果Ｂ）また本発明によれば、複数の光
電変換素子を駆動する垂直走査回路から出力される走査
パルスを、ブートストラップ効果を有する昇圧回路によ
り昇圧して供給することにより、各光電変換素子の駆動
クロックを、電圧降下することなく各光電変換素子に印
加することができる。

【０１１６】これにより、残像特性が良好で、光電変換
特性の線型性の良い光電変換装置が得られる。

【図面の簡単な説明】

【図１】本発明の実施例Ａ１の光電変換装置の構造を示
す模式図。

【図２】本発明の光電変換装置の製造工程を示す模式的
断面図。

【図３】本発明の光電変換装置の製造工程を示す模式的
断面図。

【図４】本発明の光電変換装置の製造工程を示す模式的
断面図。

【図５】従来例、及び本発明における光電変換装置の回
路図。

【図６】従来例、及び本発明における光電変換装置の動
作タイミング図。

【図７】従来例の光電変換装置の構造を示す模式図。

【図８】従来例、及び本発明の光電変換装置の等価回路
図。

【図９】本発明の実施例Ｂ１の光電変換装置の回路図。

【図１０】本発明の実施例Ｂ１のタイミングチャート。

【図１１】本発明の実施例Ｂ２の光電変換装置の回路
図。

【図１２】従来例の光電変換装置の断面を示す模式図。

【図１３】図１２の光電変換装置の等価回路図。

【図１４】従来例の光電変換装置の全体図を示す回路
図。

【図１５】従来例の駆動方法を示すタイミングチャー
ト。

【図１６】本発明の実施例Ｂ３の光電変換装置の回路
図。

【図１７】実施例Ｂ３のタイミングチャート。

【符号の説明】

１_-1〜１_-n フォトトランジスタアレイ２_-1〜２_-n ＰＭＯＳＦＥＴスイッチ３_-1〜３_-n、４_-1〜４_-n、１０_-1〜１０_-n ＮＭＯＳ
ＦＥＴスイッチ６シフトレジスタ１１ｐ型シリコン基板１３ｎ型エピタキシャル層２１ｐベース領域２２ｎ型エミッタ領域３４ｎ型高不純物濃度領域３５絶縁膜５１絶縁膜５２ｎ型高不純物濃度領域８０フォトレジスト１２１垂直走査回路１２２出力ライン１２３水平走査回路１２４アンプ１３１インバータＣ_B1〜Ｃ_Bm ブートストラップ容量ＶＬ₁ 〜ＶＬ_n 垂直ラインＨＬ₁ 〜ＨＬ_m 水平ライン

Claims

【特許請求の範囲】

【請求項１】複数のバイポーラ型光電変換セルを備え
た光電変換装置において、前記光電変換セルを構成するバイポーラトランジスタの
コレクタ領域よりも高濃度で、かつ同導電型の高濃度不
純物領域を、前記光電変換セル間の素子分離領域の絶縁
膜下の領域と、受光部の絶縁膜下の領域とに有し、前記素子分離領域下の高濃度不純物領域と、前記受光部
下の高濃度不純物領域とが連続して隙間無く配設されて
いることを特徴とする光電変換装置。
【請求項２】複数のバイポーラ型光電変換セルを備え
た光電変換装置の製造方法において、前記光電変換セル間の素子分離領域となる部分のレジス
トを除去し、前記素子分離領域下に高濃度不純物領域を
形成するため、不純物イオンを注入する工程と、前記イオン注入後、前記素子分離領域の厚い絶縁膜を形
成する工程と、前記厚い絶縁膜を形成する工程の後、前記レジストを除
去し、該除去した表面に受光部の薄い絶縁膜を形成する
工程と、前記光電変換セルの受光部下に、前記素子分離領域下の
高濃度不純物領域と連続した高濃度不純物領域を形成す
るため、前記薄い絶縁膜を通して、不純物イオンを注入
する工程と、を含むことを特徴とする光電変換装置の製造方法。
【請求項３】複数の光電変換素子を配列し、スイッチ
手段を介して前記光電変換素子を駆動する光電変換装置
において、前記垂直走査回路から出力される走査パルスを昇圧する
ための、前記スイッチ手段の出力側にブートストラップ
容量手段を設けたブートストラップ効果を有する回路を
有することを特徴とする光電変換装置。
【請求項４】各水平ラインの非選択時に、該水平ライ
ンを接地させるスイッチ手段を設け、全画素を一括して
リセットする機能を有することを特徴とする請求項３に
記載の光電変換装置。
【請求項５】各垂直ラインのリセット用スイッチ手段
を設けたことを特徴とする請求項３に記載の光電変換装
置。
【請求項６】前記複数の光電変換素子を構成するトラ
ンジスタのベース・リセット用の可変電源Ｖ_C を設けた
ことを特徴とする請求項５に記載の光電変換装置。