JPH052494A - 割込制御方式 - Google Patents
割込制御方式Info
- Publication number
- JPH052494A JPH052494A JP3154380A JP15438091A JPH052494A JP H052494 A JPH052494 A JP H052494A JP 3154380 A JP3154380 A JP 3154380A JP 15438091 A JP15438091 A JP 15438091A JP H052494 A JPH052494 A JP H052494A
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- interrupt
- circuit
- cpu
- signal
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Abstract
(57)【要約】
【目的】割込応答信号のない拡張スロットに、割込応答
機能を有する回路を接続する。 【構成】割込応答機能を有する回路１５Ａの割込要求信
号１８を拡張スロット１４を通してパーソナルコンピュ
ータ本体１に入力すると共に、アドレスデコーダ１１Ａ
の出力とＩＯリード信号７の論理積を割込応答として前
記回路１５Ａに返す。つまり特定アドレスを読出す事
で、前記回路１５Ａに割込応答信号を入力する構成とす
る。割込ルーチン内で処理の最初に上記特定アドレスを
読出す事によって上記回路１５Ａは（１）割込要求
（２）割込応答（３）本来の割込処理、の順に動作する
事となる。 【効果】上記構成でない場合、割込応答信号を上記回路
１５Ａに入力する手段がないため、上記（２）の処理が
実行できず誤動作の可能性がある。本発明によりこれを
回避できる。
機能を有する回路を接続する。 【構成】割込応答機能を有する回路１５Ａの割込要求信
号１８を拡張スロット１４を通してパーソナルコンピュ
ータ本体１に入力すると共に、アドレスデコーダ１１Ａ
の出力とＩＯリード信号７の論理積を割込応答として前
記回路１５Ａに返す。つまり特定アドレスを読出す事
で、前記回路１５Ａに割込応答信号を入力する構成とす
る。割込ルーチン内で処理の最初に上記特定アドレスを
読出す事によって上記回路１５Ａは（１）割込要求
（２）割込応答（３）本来の割込処理、の順に動作する
事となる。 【効果】上記構成でない場合、割込応答信号を上記回路
１５Ａに入力する手段がないため、上記（２）の処理が
実行できず誤動作の可能性がある。本発明によりこれを
回避できる。
Description
【０００１】
【産業上の利用分野】本発明は、パーソナルコンピュー
タなどの回路増設の方式に係り、特に割込機能を有する
回路を増設するのに好適な割込制御方式に関する。
タなどの回路増設の方式に係り、特に割込機能を有する
回路を増設するのに好適な割込制御方式に関する。
【０００２】
【従来の技術】従来、パーソナルコンピュータなどには
拡張スロットが用意されており、割込を要求する回路を
拡張する場合は、この拡張スロット上の割込機能を用い
ることが一般に行われている。
拡張スロットが用意されており、割込を要求する回路を
拡張する場合は、この拡張スロット上の割込機能を用い
ることが一般に行われている。
【０００３】例として、図２に示すような通信回路を拡
張する方法について説明する。
張する方法について説明する。
【０００４】図２において、１はパーソナルコンピュー
タ本体であり、２はパーソナルコンピュータ本体上のＣ
ＰＵである。１３はバスコントローラであり、ステータ
ス９をＣＰＵ２から受け取る。また、７のＩＯリード信
号を出力する。３は割込を制御する割込コントローラで
あり、６の割込要求信号をＣＰＵ２に出力し、１７の割
込応答信号をバスコントローラ１３から受け取る。割込
要求信号６は、拡張回路１０上の１５で示される通信回
路からの割込要求信号１８もしくは、パーソナルコンピ
ュータ本体１上の２０で示される周辺ＩＣからの割込要
求信号２１により、出力される。
タ本体であり、２はパーソナルコンピュータ本体上のＣ
ＰＵである。１３はバスコントローラであり、ステータ
ス９をＣＰＵ２から受け取る。また、７のＩＯリード信
号を出力する。３は割込を制御する割込コントローラで
あり、６の割込要求信号をＣＰＵ２に出力し、１７の割
込応答信号をバスコントローラ１３から受け取る。割込
要求信号６は、拡張回路１０上の１５で示される通信回
路からの割込要求信号１８もしくは、パーソナルコンピ
ュータ本体１上の２０で示される周辺ＩＣからの割込要
求信号２１により、出力される。
【０００５】１４は拡張スロットであり、パーソナルコ
ンピュータ本体１と拡張回路１０を接続している。４は
アドレスバス、５はデータバスであり、拡張スロット１
４にも供給されている。
ンピュータ本体１と拡張回路１０を接続している。４は
アドレスバス、５はデータバスであり、拡張スロット１
４にも供給されている。
【０００６】拡張回路１０上には、外部からの通信デー
タ１６を受け取る通信回路１５、１１のアドレスデコー
ダ、そして、８のリード信号作成用論理積回路が搭載さ
れている。
タ１６を受け取る通信回路１５、１１のアドレスデコー
ダ、そして、８のリード信号作成用論理積回路が搭載さ
れている。
【０００７】以下、その動作を説明する。
【０００８】外部から通信データ１６が拡張回路１０上
の通信回路１５に入力されると、通信回路１５は通信デ
ータ１６をパーソナルコンピュータ本体１上のＣＰＵ２
に読んでもらうために、パーソナルコンピュータ本体１
上の割込コントローラ３に対して、割込要求信号１８を
出力する。
の通信回路１５に入力されると、通信回路１５は通信デ
ータ１６をパーソナルコンピュータ本体１上のＣＰＵ２
に読んでもらうために、パーソナルコンピュータ本体１
上の割込コントローラ３に対して、割込要求信号１８を
出力する。
【０００９】この割込コントローラ３は、パーソナルコ
ンピュータ本体１の内部で発生している割込要求２１と
拡張回路１０からの割込要求信号１８において、どちら
の優先順位が高いかを比較し、拡張回路１０からの割込
要求信号１８の優先順位の方が高ければすぐに、そうで
なければパーソナルコンピュータ本体１の内部で発生し
ている割込要求２１の割込応答サイクルが終了した後
で、拡張回路１０からの割込要求信号１８の割込処理を
行うための割込要求信号６を、ＣＰＵ２へ向けて出力す
る。
ンピュータ本体１の内部で発生している割込要求２１と
拡張回路１０からの割込要求信号１８において、どちら
の優先順位が高いかを比較し、拡張回路１０からの割込
要求信号１８の優先順位の方が高ければすぐに、そうで
なければパーソナルコンピュータ本体１の内部で発生し
ている割込要求２１の割込応答サイクルが終了した後
で、拡張回路１０からの割込要求信号１８の割込処理を
行うための割込要求信号６を、ＣＰＵ２へ向けて出力す
る。
【００１０】ＣＰＵ２は、この割込コントローラ３から
出力された割込要求信号６を受け取ると、受け取った時
点に行っていたサイクルが終了し、割込を受け付けてよ
い状態になった時点で割込応答サイクルを実行し、同時
にこの割込応答サイクルを実行していることを示す割込
応答信号１７を、バスコントローラ１３を介して割込コ
ントローラ３に向けて出力する。
出力された割込要求信号６を受け取ると、受け取った時
点に行っていたサイクルが終了し、割込を受け付けてよ
い状態になった時点で割込応答サイクルを実行し、同時
にこの割込応答サイクルを実行していることを示す割込
応答信号１７を、バスコントローラ１３を介して割込コ
ントローラ３に向けて出力する。
【００１１】割込コントローラ３は、割込応答信号１７
が入力されたので、割込要求信号１８の割込処理を行う
ために、割込要求が拡張回路１０から出力されているこ
とを示すデータ、つまり割込番号をＣＰＵ２へ向けて出
力する。
が入力されたので、割込要求信号１８の割込処理を行う
ために、割込要求が拡張回路１０から出力されているこ
とを示すデータ、つまり割込番号をＣＰＵ２へ向けて出
力する。
【００１２】ＣＰＵ２は、この割込番号を読み込み、読
み込んだ割込番号で示される割込処理ルーチンへ制御を
移し、そこに書かれてある通信回路１５からのデータ読
み出しなどの割込処理プログラムを行う。
み込んだ割込番号で示される割込処理ルーチンへ制御を
移し、そこに書かれてある通信回路１５からのデータ読
み出しなどの割込処理プログラムを行う。
【００１３】
【発明が解決しようとする課題】上記した従来技術にお
いては、割込番号を返す機能を持つ回路を搭載した拡張
回路を拡張スロットに接続することに関しては、配慮さ
れていない。
いては、割込番号を返す機能を持つ回路を搭載した拡張
回路を拡張スロットに接続することに関しては、配慮さ
れていない。
【００１４】つまり、拡張スロットを通して割込を要求
することはできるが、パーソナルコンピュータ本体上の
ＣＰＵによる割込要求に対する割込応答サイクル実行を
拡張スロットの信号から知る手段を持たないため、拡張
回路上の割込番号を返す機能を持つ回路は、割込番号を
ＣＰＵへ出力することができない。
することはできるが、パーソナルコンピュータ本体上の
ＣＰＵによる割込要求に対する割込応答サイクル実行を
拡張スロットの信号から知る手段を持たないため、拡張
回路上の割込番号を返す機能を持つ回路は、割込番号を
ＣＰＵへ出力することができない。
【００１５】拡張回路は割込を発生する際、（１）割込
要求を出す（２）割込応答サイクルで割込番号を出す
（３）割込番号が示す割込プログラムによりデータを読
み出す、の手順で割込処理が行われることを想定してい
る。しかし、上記従来例の場合、（１）の後に割込処理
プログラムで（３）を実行することとなり、拡張回路に
本来必要な（２）の手順を実行することができない。こ
のため、回路が誤動作してしまう可能性がある。
要求を出す（２）割込応答サイクルで割込番号を出す
（３）割込番号が示す割込プログラムによりデータを読
み出す、の手順で割込処理が行われることを想定してい
る。しかし、上記従来例の場合、（１）の後に割込処理
プログラムで（３）を実行することとなり、拡張回路に
本来必要な（２）の手順を実行することができない。こ
のため、回路が誤動作してしまう可能性がある。
【００１６】本発明の目的は、上記従来技術の欠点を排
し、従来の拡張スロットの信号を利用して割込応答信号
を作成する回路を提供することにある。
し、従来の拡張スロットの信号を利用して割込応答信号
を作成する回路を提供することにある。
【００１７】
【課題を解決するための手段】上記の目的は、ＣＰＵ
と、アドレスデコーダと、ＣＰＵが読み込み状態である
ことを示すリード信号と、割込要因と関係づけられるデ
ータの作成機能を有してかつ、割込応答用入力端子に有
効なる論理値が入力されると、該データを出力する機能
を有する割込制御回路を備えた回路において、ＣＰＵが
特定アドレスをアクセスしたことをアドレスデコーダで
検出し、かつ、リード信号がＣＰＵが読み込み状態であ
ることを示している場合に、前記割込制御回路の割込応
答用入力端子に有効なる論理値を入力する手段を設ける
ことにより達成される。
と、アドレスデコーダと、ＣＰＵが読み込み状態である
ことを示すリード信号と、割込要因と関係づけられるデ
ータの作成機能を有してかつ、割込応答用入力端子に有
効なる論理値が入力されると、該データを出力する機能
を有する割込制御回路を備えた回路において、ＣＰＵが
特定アドレスをアクセスしたことをアドレスデコーダで
検出し、かつ、リード信号がＣＰＵが読み込み状態であ
ることを示している場合に、前記割込制御回路の割込応
答用入力端子に有効なる論理値を入力する手段を設ける
ことにより達成される。
【００１８】
【作用】割込処理の中で、拡張回路上の割込番号を返す
機能を持つ回路の割込応答信号に割り当てたアドレスを
読む命令を実行させると、このアドレス及びリード信号
から割込応答信号を作成するので、拡張回路上の割込番
号を返す機能を持つ回路は、割込応答サイクルになった
ことを知ることができる。
機能を持つ回路の割込応答信号に割り当てたアドレスを
読む命令を実行させると、このアドレス及びリード信号
から割込応答信号を作成するので、拡張回路上の割込番
号を返す機能を持つ回路は、割込応答サイクルになった
ことを知ることができる。
【００１９】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。
明する。
【００２０】図１は、本発明の装置の実施例の構成を示
すブロック図で、１２は割込応答作成用論理積回路であ
る。１５Ａの通信コントローラは、通信回路１５に割込
コントローラ部を付加したもので、割込応答作成用論理
積回路１２の出力は割込応答信号１９として、この割込
コントローラ部に入る。また、１１Ａはアドレスデコー
ダ１１に割込応答用アドレスデコーダ機能を付加したも
のである。そして、図２と同一部分には同一番号を付し
てある。
すブロック図で、１２は割込応答作成用論理積回路であ
る。１５Ａの通信コントローラは、通信回路１５に割込
コントローラ部を付加したもので、割込応答作成用論理
積回路１２の出力は割込応答信号１９として、この割込
コントローラ部に入る。また、１１Ａはアドレスデコー
ダ１１に割込応答用アドレスデコーダ機能を付加したも
のである。そして、図２と同一部分には同一番号を付し
てある。
【００２１】以下、この動作説明を行う。
【００２２】拡張回路１０上の通信コントローラ１５Ａ
が、通信コントローラ１５Ａ内の割込コントローラ部で
発生した割込要求を基にして、拡張スロット１４へ割込
要求信号１８を出力する。
が、通信コントローラ１５Ａ内の割込コントローラ部で
発生した割込要求を基にして、拡張スロット１４へ割込
要求信号１８を出力する。
【００２３】パーソナルコンピュータ本体１に搭載され
ている割込コントローラ３が、この割込要求信号１８を
受けて、この割込要求信号１８より優先順位の高い割込
要求が割込処理待ちであれば、その割込処理が終了する
まで待ち、優先順位の低い割込要求が割込処理待ちであ
れば、その割込処理を行う前にこの割込要求信号１８が
受け付けられる。
ている割込コントローラ３が、この割込要求信号１８を
受けて、この割込要求信号１８より優先順位の高い割込
要求が割込処理待ちであれば、その割込処理が終了する
まで待ち、優先順位の低い割込要求が割込処理待ちであ
れば、その割込処理を行う前にこの割込要求信号１８が
受け付けられる。
【００２４】この後、割込要求信号１８に対応した割込
処理ルーチンへ制御が移るところまでは、従来例と同一
である。しかし、この時点ではまだ通信コントローラ１
５Ａへは、割込応答サイクルは返っていない。以下、割
込処理ルーチンの処理を図３のフローチャートを用いて
説明する。
処理ルーチンへ制御が移るところまでは、従来例と同一
である。しかし、この時点ではまだ通信コントローラ１
５Ａへは、割込応答サイクルは返っていない。以下、割
込処理ルーチンの処理を図３のフローチャートを用いて
説明する。
【００２５】割込処理ルーチンでは、拡張回路１０上の
通信コントローラ１５Ａの割込応答信号１９用に割り当
てたアドレスの内容を読み込むという命令を実行する。
通信コントローラ１５Ａの割込応答信号１９用に割り当
てたアドレスの内容を読み込むという命令を実行する。
【００２６】この時ＣＰＵ２は、拡張回路１０上の通信
コントローラ１５Ａの割込応答信号１９用に割り当てた
アドレスを出力する。
コントローラ１５Ａの割込応答信号１９用に割り当てた
アドレスを出力する。
【００２７】拡張回路１０上のアドレスデコーダ１１Ａ
は、通信コントローラ１５Ａの割込応答信号１９用に割
り当てたアドレスが入力されたことを検出する。
は、通信コントローラ１５Ａの割込応答信号１９用に割
り当てたアドレスが入力されたことを検出する。
【００２８】このアドレスデコーダ１１Ａの出力と、Ｃ
ＰＵ２から出力されるＩＯリード信号７が互いにアクテ
ィブになると、割込応答作成用論理積回路１２は、その
出力、即ち割込応答信号１９をアクディブにする。
ＰＵ２から出力されるＩＯリード信号７が互いにアクテ
ィブになると、割込応答作成用論理積回路１２は、その
出力、即ち割込応答信号１９をアクディブにする。
【００２９】通信コントローラ１５Ａは割込応答信号１
９が返ってきたので、割込番号をデータバス５へ出力す
る。
９が返ってきたので、割込番号をデータバス５へ出力す
る。
【００３０】こうしてＣＰＵ２は、データバス５に出力
された割込番号を読み込む。つまり、この時点で通信コ
ントローラ１５Ａには割込応答信号１９を返すことがで
き、かつ、その出力する割込番号をＣＰＵ２にデータと
して取り込むことかできるのである。
された割込番号を読み込む。つまり、この時点で通信コ
ントローラ１５Ａには割込応答信号１９を返すことがで
き、かつ、その出力する割込番号をＣＰＵ２にデータと
して取り込むことかできるのである。
【００３１】割込処理ルーチンでは、ＣＰＵ２がこうし
て読み込んだデータを、このデータ用に作成してある割
込処理分岐テーブル上の値と比較して、どの割込処理を
行うのかを確認する。そして、本例のように通信データ
１６がそろったことによる割込ならば通信データ１６を
読み出し、割込処理を終了する。
て読み込んだデータを、このデータ用に作成してある割
込処理分岐テーブル上の値と比較して、どの割込処理を
行うのかを確認する。そして、本例のように通信データ
１６がそろったことによる割込ならば通信データ１６を
読み出し、割込処理を終了する。
【００３２】このようにすることで、ＣＰＵ２に対して
は一般的なプログラム処理として、また通信コントロー
ラ１５Ａに対しては本来想定している（１）割込要求を
出す（２）割込応答サイクルで割込番号を出す（３）割
込番号が示す割込プログラムによりデータを読み出すと
いう手順で処理することが可能となり、誤動作すること
はなくなるのである。
は一般的なプログラム処理として、また通信コントロー
ラ１５Ａに対しては本来想定している（１）割込要求を
出す（２）割込応答サイクルで割込番号を出す（３）割
込番号が示す割込プログラムによりデータを読み出すと
いう手順で処理することが可能となり、誤動作すること
はなくなるのである。
【００３３】なお、本実施例では拡張スロットに回路を
増設する場合について説明したが、必ずしもこれに限定
されるものではない。つまり、パーソナルコンピュータ
本体内においても本実施例と同様の回路を構成して本発
明を適用できることはいうまでもない。
増設する場合について説明したが、必ずしもこれに限定
されるものではない。つまり、パーソナルコンピュータ
本体内においても本実施例と同様の回路を構成して本発
明を適用できることはいうまでもない。
【００３４】
【発明の効果】本発明によれば、拡張スロット上に割込
応答信号が出力されていないシステムであっても、拡張
スロット上のアドレス及びリード信号から、割込応答信
号を作成することにより、割込コントローラ機能を持つ
回路を誤動作することなく増設することが可能となる。
応答信号が出力されていないシステムであっても、拡張
スロット上のアドレス及びリード信号から、割込応答信
号を作成することにより、割込コントローラ機能を持つ
回路を誤動作することなく増設することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例の構成図である。
【図２】従来の構成の一例を示す図である。
【図３】本発明の一実施例の割込処理ルーチンのフロー
チャートである。
チャートである。
１…パーソナルコンピュータ本体、
２…パーソナルコンピュータ本体上のＣＰＵ、
３…割込コントローラ、
４…アドレスバス、
５…データバス、
６…割込コントローラからの割込要求信号、
７…ＩＯリード信号、
７Ａ…リード信号、
８…リード信号作成用論理積回路、
９…ＣＰＵのステータス、
１０…拡張回路、
１１…アドレスデコーダ、
１１Ａ…割込応答用アドレスデコーダ機能を追加したア
ドレスデコーダ、 １２…割込応答作成用論理積回路、 １３…バスコントローラ、 １４…拡張スロット、 １５…通信回路、 １５Ａ…通信コントローラ、 １６…通信データ、 １７…割込コントローラへの割込応答信号、 １８…拡張回路からの割込要求信号、 １９…割込コントローラ部への割込応答信号、 ２０…周辺ＩＣ、 ２１…パーソナルコンピュータ本体上の割込要求信号。
ドレスデコーダ、 １２…割込応答作成用論理積回路、 １３…バスコントローラ、 １４…拡張スロット、 １５…通信回路、 １５Ａ…通信コントローラ、 １６…通信データ、 １７…割込コントローラへの割込応答信号、 １８…拡張回路からの割込要求信号、 １９…割込コントローラ部への割込応答信号、 ２０…周辺ＩＣ、 ２１…パーソナルコンピュータ本体上の割込要求信号。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 堀口 玄子
神奈川県横浜市戸塚区吉田町292番地株式
会社日立画像情報システム内
(72)発明者 益子 淳
神奈川県横浜市戸塚区吉田町292番地株式
会社日立画像情報システム内
(72)発明者 ▲高▼木 勉
神奈川県横浜市戸塚区吉田町292番地株式
会社日立画像情報システム内
(72)発明者 奈良 和久
神奈川県横浜市戸塚区吉田町292番地株式
会社日立画像情報システム内
(72)発明者 岩井 昌弘
神奈川県秦野市堀山下１番地株式会社日立
コンピユータエレクトロニクス内
(72)発明者 冨松 和文
神奈川県秦野市堀山下１番地株式会社日立
製作所神奈川工場内
(72)発明者 阿部 仁
神奈川県秦野市堀山下１番地株式会社日立
製作所神奈川工場内
Claims (3)
- 【請求項１】ＣＰＵと、アドレスデコーダと、ＣＰＵが
読み込み状態であることを示すリード信号と、割込要因
と関係づけられるデータの作成機能を有してかつ、割込
応答用入力端子に有効なる論理値が入力されると、該デ
ータを出力する機能を有する割込制御回路を備えた回路
において、ＣＰＵが特定アドレスをアクセスしたことを
アドレスデコーダで検出し、かつリード信号が、ＣＰＵ
が読み込み状態であることを示している場合に前記割込
制御回路の割込応答用入力端子に有効なる論理値を入力
する手段を設けたことを特徴とする割込制御方式。 - 【請求項２】前記割込制御回路、及び前記割込応答用入
力端子に有効なる論理値を入力する手段をコンピュータ
装置の回路拡張用手段内に設けたことを特徴とする請求
項１記載の割込制御方式。 - 【請求項３】前記割込み制御回路の割込応答用入力端子
に有効なる論理値が入力される際に出力されるデータ
を、前記ＣＰＵが読み込むための手段を設けたことを特
徴とする請求項１記載の割込制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3154380A JPH052494A (ja) | 1991-06-26 | 1991-06-26 | 割込制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3154380A JPH052494A (ja) | 1991-06-26 | 1991-06-26 | 割込制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH052494A true JPH052494A (ja) | 1993-01-08 |
Family
ID=15582883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3154380A Pending JPH052494A (ja) | 1991-06-26 | 1991-06-26 | 割込制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH052494A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6003127A (en) * | 1995-10-04 | 1999-12-14 | Nippondenso Co., Ltd. | Pipeline processing apparatus for reducing delays in the performance of processing operations |
-
1991
- 1991-06-26 JP JP3154380A patent/JPH052494A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6003127A (en) * | 1995-10-04 | 1999-12-14 | Nippondenso Co., Ltd. | Pipeline processing apparatus for reducing delays in the performance of processing operations |
| US6308263B1 (en) | 1995-10-04 | 2001-10-23 | Nippondenso Co., Ltd. | Pipeline processing apparatus for reducing delays in the performance of processing operations |
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