JPH02307149A - 直接メモリアクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、直接メモリアクセス制御方式に関し。

特に、メモリと入出力装置との間が共通バスに接続され
、メモリと入出力装置との間のデータ転送制御を行う直
接メモリアクセス制御方式に関するものである。

〔従来の技術〕

従来、コンピュータシステムにおいて、入出力装置とメ
モリとの間のデータ転送を高速に行うため、処理装置の
介入なく直接に記憶装置と人出力バッファメモリの間の
データ転送制御を行う制御装置として、直接メモリアク
セス制御装置（以下ＤＭＡ制御装置と略称する）が用い
られている。

この種のＤＭＡ制御装置は、処理装置の介入なく，独立
してデータ転送制御を行うので，データを高速にかつ大
量に処理する必要のある装置に用いられる。ＤＭＡ制御
装置は，共通バス（データパス，アドレスバス）に接続
されたメモリと入出力装置（人出力バッファメモリ）と
の間のデータ転送を行うため、通常の構成では、データ
レジスタ，転送元アドレスレジスタ，および転送先アド
レスレジスタを備え、転送元アドレスレジスタで転送元
アドレスを指定して、転送元から転送データをデータレ
ジスタに取込み、次に転送先アドレスレジスタで転送先
アドレスを指定して、データレジスタから転送先に転送
データを転送する。

このため、転送元アドレスレジスタで転送元アドレスを
指定して、転送元から転送データをデータレジスタに取
込むために、１マシンサイクルを要し、また、次の転送
先アドレスレジスタで転送先アドレスを指定して、デー
タレジスタから転送先に転送データを転送するために，
１マシンサイクルを要する。したがって、データ転送を
行うには、２マシンサイクルを要し、１マシンサイクル
で１ワードのデータ転送を行うことが不可能であった・ これに対して，更に，高速にデータ転送を行うため、例
えば、特開昭６３−１０３３５１号公報に記載されてい
るように、副記憶装置（入出力メモリ）内にアドレス変
換回路を設け、ＤＭＡ制御装置が送出するアドレスは、
主記憶装置に供給すると共に、当該アドレスをアドレス
変換回路でアドレス変換を行って副記憶装置に供給する
ことにより、同一アドレスで異なる複数アドレス（転送
元アドレス，転送先アドレス）を指定して、１マシンサ
イクルで、主記憶装置と副記憶装置のデータ転送を行う
ようにしたものがある。

また、同一信号線（アドレスバス）に時系列にアドレス
データを出力するＤＭＡ制御装置を用いて、ＤＭＡ制御
を行うものとしては、例えば、特開昭６３−９８７５５
号公報に記載されているＤＭＡ装置がある。このＤＭＡ
制御装置では、ＤＭＡ制御装置が同一信号線に時系列で
出力するアドレスデータをセレクタにより、第１バスお
よび第２バスに分配し、第１バスと第２バスの間に接続
されたデータラッチ回路を制御することにより、第１バ
スに接続された第１メモリと第２バスに接続された第２
メモリとの間のデータ転送を行うＤＭＡ制御装置である
。このＤＭＡ制御装置によれば、ＤＭＡ制御装置が出力
するアドレスを、セレクタを用いて、まず、第１バスに
出力し、第１メモリからのデータを一度バッファ（デー
タラッチ回路）に格納し、セレクタを切り換えた後、Ｄ
ＭＡ制御装置から第２バスにアドレスを出力し、バッフ
ァに格納したデータを第２メモリに書込み、第１メモリ
と第２メモリ間のデータ転送を行っている。

〔発明が解決しようとする課題〕

ところで、前述した従来のＤＭＡ制御装置において５次
のような問題点がある。例えば、前者のＤＭＡ制御装置
（特開昭６３−１０３３５１号公報）においては、１ワ
ードのデータ転送が、１マシンサイクルで行うことがで
きるが、転送先の副記憶装置（入出力装置；入出カメモ
リ）の中に、アドレス変換回路を必要とし、また、デー
タ転送の開始の前に、アドレス変換回路に初期データを
セットしなければならず、例えば、複数台の副記憶装置
（入出力装置）を備える構成のシステムでは、オーバヘ
ッドが大きくなるという問題がある。

また、後者のＤＭＡ装置（特開昭６３−９８７５５号公
報）は、第１メモリと第２メモリの間のデータ転送を、
第１バス系と第２バス系とで分離された系の間をデータ
ラッチ回路により結合して行うので、２回のマシンサイ
クルでデータ転送が行われることになり、途中バッファ
を用いるため転送時間がかかり、かつＤＭＡ制御回路が
複雑になるという問題がある。

本発明は、上記問題点を解決す、るためになされたもの
である。

本発明の目的は、１マシンサイクルの間に、メモリと入
出力装置の間のデータ転送を行うことが可能な直接メモ
リアクセス制御方式を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

上記目的を達成するため１本発明においては、メモリと
入出力装置とを共通のデータバスに接続し、メモリと入
出力装置との間のデータ転送制御を行う直接メモリアク
セス制御方式において、１マシンサイクルの間に、制御
信号線により区別して、メモリ側に第１アドレスを送出
すると共に、入出力装置側に第２アドレスを送出し、第
１アドレスが示す番地と第２アドレスが示す番地の間の
データ転送を１マシンサイクルの間に行うことを特徴と
する。

〔作用〕

前記手段によれば、メモリと入出力装置とを共通のデー
タバスに接続し、メモリと入出力装置との間のデータ転
送制御を行う直接メモリアクセス制御は、１マシンサイ
クルの間に、制御信号線により区別してメモリ側に第１
アドレスを送出すると共に、入出力装置側に第２アドレ
スを送出し、第１アドレスが示す番地と第２アドレスが
示す番地の間のデータ転送を１マシンサイクルの間に行
う。

これにより、メモリと入出力装置には、回路上の変更を
加えることなく、メモリと入出力装置との間のデータ転
送を１マシンサイクルで行うことができる。ここでの直
接メモリアクセス制御を行う直接メモリアクセス制御装
置は、１マシンサイクルの間に制御信号線により区別し
てメモリ側に第１アドレスデータを送出すると共に入出
力装置側に第２アドレスデータを送出する。第１アドレ
スデータと第２アジレスデータとを区別して送出するた
めの制御信号線の信号は、例えば、メモリ側を制御する
ローカル制御信号と、入出力装置側を制御するシステム
制御信号であり、これらの信号は個々に分けて出力され
、直接メモリアクセス制御装置が、メモリおよび入出力
装置（入出カメモリ）の２つの装置を同時に（１マシン
サイクルの間に）制御する。

直接メモリアクセス制御装置は、１マシンサイクルの間
に、例えば、メモリと入出力装置に異なる２つのアドレ
スを与えるため、制御信号線により区別して、第１アド
レスデータと第２アドレスデータを送出する。先に送出
される一方のアドレスデータ、例えば第１アドレスデー
タはアドレスラッチによりラッチしておき、後に送出さ
れる第２アドレスデータと共に、１マシンサイクルの間
は有効とする。このため、メモリ側と入出力装置側とで
分離して各々にアドレスを与えるため、メモリ側と入出
力装置側とで分離する位置にアドレスラッチを設ける。

例えば、メモリ側のローカルアドレスバスと入出力装置
側のシステムアドレスバスの間にアドレスラッチを設け
る。ローカルアドレスバスを延長して入出力装置に接続
する場合には、入出力装置内にアドレスラッチを設ける
。

また、直接メモリアクセス制御装置で、入出力装置側と
、メモリ側とを分離している場合には、直接メモリアク
セス制御装置の中にアドレスラッチを設ける。

このＤＭＡ制御方式によれば、１マシンサイクルでデー
タ転送が行えるため、高速のデータ転送が行えることに
なり、また、データ転送の処理制御も容易に行える。

〔実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

なお、実施例を説明するための全回において、同一要素
のものは同一符号を付け、その繰り返しの説明は省略す
る。

第１図は、本発明の一実施例にかかる直接メモリアクセ
ス制御装置を有するコンピュータシステムの構成を示す
ブロック図である。第１図において、１はメインメモリ
、２は直接メモリアクセス制御装置（ＤＭＡＣ）である
、また、３ａ、３ｂ。

３ｃは入出カメモリ（人出カバソファメモリ）を含む入
出力装置、４はマイクロプロセッサ等の処理装置（ＭＰ
Ｕ）、５はアドレスラッチ、６は共通接続されるデータ
バス、７はローカル制御信号線、８はシステム制御信号
線、９はローカルアドレスバス、１０はシステムアドレ
スバスである。

データバス６には、コンピュータシステムにおいてデー
タ転送を行う各装置が共通にバス接続される。すなわち
、メインメモリ１と、直接メモリアクセス制御装置（以
下、ＤＭＡＣと称する）２と、入出力袋Ｗ（以下、ＩＯ
メモリと称する）３ａ、３ｂ、３ｃと、処理装置（以下
、ＭＰＵと称する）４とが共通にデータバス６に接続さ
れ、データバス６によって各装置の間でデータ転送が行
われる。ローカル制御信号線７は、メインメモリ１、Ｍ
ＰＵ４．およびＤＭＡＣ２の間に共通に接続され、シス
テム制御信号線８は、ＤＭＡＣ２゜ＩＯメモリ３ａ、Ｉ
Ｏメモリ３ｂ、および工０メモリ３ｃの間に共通に接続
される。ローカルアドレスバス９は、メインメモリ１．
ＭＰＵ４．ＤＭＡＣ２，およびアドレスラッチ５の間に
共通に接続され、システムアドレスバス１０は、アドレ
スラッチ５．工０メモリ３ａ、ＩＯメモリ３ｂ、および
ＩＯメモリ３Ｃの間に共通に接続される。ＤＭＡＣ２は
、アドレスラッチ５をアドレスラッチ制御信号線１１の
制御信号で制御する。アドレスラッチ５には、スルーラ
ッチタイプのラッチ回路が用いられ、制御信号によって
は、スルー状態となり、アドレスデータがそのまま両方
向に通過する。

第２図は、直接メモリアクセス制御装置の要部の構成を
示すブロック図である。直接メモリアクセス制御装置（
ＤＭＡＣ）２において、１４はＤＭＡＣ制御回路である
。ＤＭＡＣ制御回路１４は、データバス６、ローカル制
御信号線７．およびシステム制御信号線８からのデータ
転送のための制御データを受けて、第１アドレス更新回
路１３ａ、第２アドレス更新回路１３ｂ、第１アドレス
レジスタ１２ａ、および第２アドレスレジスタ１２ｂを
制御すると共に、アドレスラッチ制御線１１に制御信号
を送出する。第１アドレスレジスタ１２ａまたは第シア
ドレスレジスタ１２ｂからのアドレスデータは、セレク
タ１５により選択されてローカルアドレスバス９へ出力
される。第１アドレスレジスタ１２ａには、第１アドレ
ス更新回路１３ａからの出力が供給され、また、第２ア
ドレスレジスタ１２ｂには、第２アドレス更新回路１３
ｂからの出力が供給される。

ＤＭＡＣ制御回路１４には、ローカル制御信号線７およ
びシステム制御信号線８が接続されており、ＤＭＡＣ制
御回路１４は、このローカル制御信号線７またはシステ
ム制御信号線８により、セレクタ１５から送出するアド
レスデータを区別する制御信号を送出する。

また、ＤＭＡＣ制御回路１４から送出されるアドレスラ
ッチ制御信号線１１の制御信号が、アサート中は、セレ
クタ１５は第１アドレスレジスタ１２ａからの出力を選
択し、アドレスラッチ制御信号線１１の制御信号がネゲ
ート中は、セレクタ１５は第２アドレスレジスタ１２ｂ
の出力を選択する。アドレスラッチ５は、前述したよう
に、スルーラッチタイプのラッチ回路であり、アドレス
ラッチ制御信号線１１の制御信号がアサート中は、ロー
カルアドレスバス９の内容をそのままスルーして、シス
テムアドレスバス１０へ出力し、アドレスラッチ制御信
号線１１の制御信号がアサートがらネゲートされた瞬間
に、ローカルアドレスバス９の出力を固定して、システ
ムアドレスバス１０に出力し続ける。

第３ａ図、第３ｂ図、および第３ｃ図は、直接メモリア
クセス制御によるデータ転送を説明するタイムチャート
である。

まず、第３ａ図を参照して、メインメモリ１がら工○メ
モリ３ａにデータを転送する場合について説明する。こ
の場合、まず、ＭＰＵ４が、データバス６およびローカ
ル制御信号線７を用いて、第１アドレスレジスタ１２ａ
は、工○入出カメモリ３ａ内へデータを書込みたい番地
（転送先アドレス）をセットし、第２アドレスレジスタ
１２ｂには。

メインメモリ１からデータを読出したい番地（転送元ア
ドレス）をセットし、更に、ＤＭＡＣ制御回路１４にデ
ータ転送の方向と転送バイト数をセットして、ＤＭＡＣ
２を起動する。

ＤＭＡＣ２４，、おイテは、ＤＭＡＣ制御回路１４がア
ドレスラッチ制御信号線１１の制御信号ＡＤＬＡＣＨ−
Ｎをアサートし、セレクタ１５を制御して。

ローカルアドレスバス９へのアドレス信号ＭＡＤ−Ｐと
して、第１アドレスレジスタ１２ａの内容を出力する。

次に、アドレスラッチ制御信号線１１の制御信号をネゲ
ートすると、この時のローカルアドレスバス９のアドレ
ス信号が、アドレスラッチ５に固定される。したがって
、これ以降はシステムアドレスバス１０のアドレス信号
ＡＤ−Ｐは、固定された第１アドレスレジスタ１２ａの
内容となっている。また、ローカルアドレスバス９に送
出されるアドレス信号ＭＡＤ−Ｐは、この時のセレクタ
１５の制御により、第２アドレスレジスタ１２ｂの内容
に選択されており、これ以降のローカルアドレスバス９
へのアドレス信号ＭＡＤ−Ｐとして、第２アドレスレジ
スタ１２ｂの内容が出力される。

次に、ローカル制御信号線７において、ローカルアドレ
スバス９が示す番地のデータをデータバス６へ出力する
指示を行う線７ａの信号ＭＭＥＭＲ−Ｎをアサートする
。これにより、メインメモリ１は、第２アドレスレジス
タ１２ｂが示す番地のデータをデータバス６の信号ＤＴ
−Ｐとして出方する。メインメモリｌからデータが出力
されるのを待って、ＤＭＡＣ制御回、路１４は、システ
ム制御信号線８において、システムアドレスバス１ｏが
示す■０メモリ３ａ〜３ｃの番地に、データバス６の値
を書き込む指示を行う線８ａの信号ＭＥＭＷ−Ｎをアサ
ートする。これにより、システムアドレスバス１０には
、アドレスラッチ５で固定した第１アドレスレジスタ１
２ａの内容が出力されているので、この第１アドレスレ
ジスタ１２ａの内容（ＩＯメモリ３ａ内の番地を示す内
容）によりデータ転送先の書込み動作が行われ、一定時
間後、データバス６の内容は、ＩＯメモリ３ａ内に書き
込まれる。工○メモリ３ａにデータが書き込まれた後、
１ｉ７ａの信号ＭＭＥＭＲ−Ｎおよび線８ａの信号ＭＥ
ＭＷ−Ｎをネゲートして、一連のデータ転送の制御を完
了し、１マシンサイクル中でデータ転送制御が行われる
。

このようにして、第２アドレスレジスタ１２ｂが示すメ
インメモリ１のアドレス（転送元）のデータが、第１ア
ドレスレジスタ１２ａが示すＩＯメモリ３ａのアドレス
（転送先）に書き込まれる。

第３ｂ図は、ＩＯメモリ３ａからメインメモリ１にデー
タを転送する場合のタイムチャートを示す図である。こ
の場合にも、同様にして、ＤＭＡＣ２によって、ローカ
ルアドレスバス９およびシステムアドレスバス１０に送
出するアドレス信号を制御し、両アドレスバスに出力さ
れるアドレス信号を確定して、データ転送の制御を行う
。これにより、工０メモリ３ａからのデータがメインメ
モリ１に転送される。この場合のデータ転送制御では、
第３ｂ図のタイムチャートに示すように、ＩＯメモリ３
ａからのアドレス（転送元）およびメインメモリ１への
アドレス（転送先）をそれぞれのアドレスレジスタにセ
ットして確定した後、このシステムアドレスバス１０が
示す番地の内容をデータバス６へ出力する指示を行う線
８ｂの制御信号ＭＥＭＲ−Ｎと、データバス６の内容を
ローカルアドレスバス９が示す番地へ書き込む指示を行
う線７ｂの制御信号ＭＭＥＷ−Ｎとを用いて、データ転
送の制御を行う。他の一連のデータ転送の制御は、前述
の場合のそれと同様である。

また、第３ｃ図は、ＭＰＵ４がメインメモリ１または工
０メモリ３ａ〜３ｃからデータを呼び出す場合のタイム
チャートである。この場合のＭＰＵ４の動作においては
、第３ｃ図に示すように、ＤＭＡＣ２がアドレスラッチ
制御信号（Ａ　Ｄ　Ｌ　ＡＣＨ−Ｎ）１１をアサートし
つづけ、更に、ＤＭＡＣ２がローカル制御信号＄９１７
の信号をシステム制御信号線８へそのまま出力し、また
、アドレスラッチ５がスルー状態となっている。このた
め、ＭＰＵ４は、ローカルアドレスバス９およびシステ
ムアドレスバス１０のアドレスバスへ出力する番地を変
えるだけで、メインメモリ１からも、工０メモリ３ａ〜
３ｃからも、同じ手続きでデータを読み出すことができ
る。また、ＭＰＵ４から、メインメモリ１．または工０
メモリ３　ａ　＝　ｃへのデータ書き込みについても同
様に行える。

次に、本発明にかかる実施例の他のシステム構成の例を
説明する。

第４図は、本発明の第２の実施例にかかるコンピュータ
システムの構成を示すブロック図である。

第４図のシステム構成において、メインメモリ１゜ＭＰ
Ｕ４と、データバス６に接続される入出力装置である入
出カメモリ１７ａ　、　１７ｂ　、　１７ｃには、それ
ぞれにアドレスラッチ１８ａ　、　１８ｂ　、　１８ｃ
が設けられる。これらの各アドレスラッチ１８ａ　、　
１８ｂ　。

１８ｃは、第１図におけるシステム構成におけるアドレ
スラッチ５に対応するものである。これらの各アドレス
ラッチ１８ａ　、　１８ｂ　、　１８ｃを制御するため
、アドレスラッチ制御線１１が、それぞれに人出カメモ
リ１７　ａ　ｙ　１７　ｂ　？　１７　ｃへ共通に接続
され、制御信号が共通に供給される。このシステム構成
の場合、これらのアドレスラッチ１８ａ　、　１８ｂ　
、　１８ｃにアドレスデータを与える信号線は、ローカ
ルアドレスバス９となる。このため、システムアドレス
バスは用いられず、各々の入出カメモリ１７ａ。

１７ｂ、１７ｃのアドレスラッチラッチ１８ａ　、　１
８ｂ　。

１８ｃには、ローカルアドレスバス９が接続されている
。ＤＭＡＣ２は、第１図に示したものと同様な構成（第
２図）のものを用いる。このようなシステム構成では、
特に、アドレスバスをローカルアドレスバス９とシステ
ムアドレスバス１０とに分離して構成しなくても良いの
で、また、アドレスラッチ１８ａ　、　１８ｂ　、　１
８ｃは、スルーラッチタイプのラッチ回路を用いる必要
はないので、システム構成の上で有利となる場合がある
。

第５図は、本発明の第３の実施例にかかるコンピュータ
システムの構成を示すブロック図である。

第５図において、メインメモリ１．ＭＰＵ４．入出カメ
モリ３ａ、３ｂ、３ｃは、それぞれ第１図に示したもの
と同様である。データバス６、ローカル制御信号線７．
システム制御信号線８．ローカルアドレスバス９．およ
びシステムアドレスバス１０との接続関係も、第１図に
示したシステム構成と同様である。この第５図のシステ
ム構成においては、アドレスラッチは、ＤＭＡＣ２０に
含む構成とする。すなわち、第１の実施例（第１図）ア
ドレスラッチ５を除き、ＤＭＡＣ２０から直接にシステ
ムアドレスバス１０へのアドレス信号を出力する構成と
する。第６図に、ＤＭＡＣ２０のブロック図を示す。

第６図は、直接メモリアクセス制御装置の他の構成例を
示す要部のブロック図である６直接メモリアクセス制御
装！　（ＤＭＡＣ）２０において、ＤＭＡＣ制御回路１
４、第１アドレス更新回路１３ａ。

第２アドレス更新回路１３ｂ、第１アドレスレジスタ１
２ａ、および第２アドレスレジスタ１２ｂは、第２図に
おけるそれと同様なものである。ここで、セレクタ（１
５１第２図）はなく、第２アドレスレジスタ１２ｂは直
接にローカルアドレスバス９に接続され、第１アドレス
レジスタ１２ａは直接にシステムアドレスバス１０に接
続される。

第７図および第８図は、第５図のシステム構成において
、直接メモリアクセス制御によるデータ転送を説明する
タイムチャートである。

第７図は、メインメモリ１からＩＯ入出カメモリ３ａヘ
データを転送する場合のタイムチャートであり、また、
第８図は、ＩＯ入出カメモリ３ａからメインメモリ１八
データを転送する場合のタイムチャートである。これら
の各々の場合におけるデータ転送の制御動作は、第３ａ
図および第３ｂ図における場合の動作と同様なものであ
り、詳細な説明は省略する。ＤＭＡＣ２０がらは、ロー
カルアドレスバス９およびシステムアドレスバス１０に
対する信号線が分離して構成されており、ＤＭＡＣ制御
回路１４の制御は簡単なものとなる。

以上、説明した本実施例の要点をまとめれば、次によう
になる。すなわち、 （１）メインメモリと、１台以上の入出カメモリと、Ｄ
ＭＡＣから成るコンピュータシステムに用いる直接メモ
リアクセス制御によるデータ転送である。

（２）メインメモリ、入出カメモリがデータバスを介し
て接続され、入出カメモリとＤＭＡＣがシステム制御信
号で接続され、入出カメモリとＤＭＡＣがシステム制御
信号で接続され、メインメモリとＤＭＡＣがローカル制
御信号で接続され、メインメモリとＤＭＡＣはローカル
アドレスバスで接続され、入出カメモリとＤＭＡＣはシ
ステムアドレスバスで接続される。

（３）ＤＭＡＣが、１マシンサイクルの間に、第１アド
レスをシステムアドレスバスに出力すると共に、第２ア
ドレスをローカルアドレスバスに出力し、メインメモリ
と工０入出カメモリ間のデータバスを通じて、第１アド
レスが示す番地と第２アドレスが示す番地の間のデータ
転送を、１マシンサイクルのうちに行なう。

（４）ＤＭＡＣから１マシンサイクルの間に出力するア
ドレス出力方法は、ＤＭＡＣから直接にシステムアドレ
スバスに第１アドレスを出力し、また、ローカルアドレ
スバスに第２アドレスを出力する（第５図）、この場合
には、ＤＭＡＣに接続される信号線（アドレスバス信号
線）の数が増加するが、ＤＭＡＣの回路構成および制御
回路が簡易なものとなり、信頼性が向上する。

（５）また、ＤＭＡＣから１マシンサイクルの間に出力
するアドレス出力方法は、ローカルアドレスバスとシス
テムアドレスバスとの間を分離し、その間をスルーラッ
チタイプで接続することで。

ＤＭＡＣからは順次に第１アドレスと第２アドレスを送
出する（第１図）、この場合には、ＤＭＡＣに接続され
る信号線の数は、特別に増加することなく、増加する信
号線は、アドレスラッチ制御信号線の１本の増加にとど
まる。゛例えば、ＬＳＩでＤＭＡＣを構成するには、ピ
ン数の大幅な増加がなく、経済性に優れている。

（６）ＤＭＡ制御によるデータ転送を行わない場合は、
アドレスラッチをスルー状態とし、また、ＤＭＡＣを介
して通過させて、ローカル制御信号をシステム制御信号
へ出力することにより、ローカルアドレスバス、ローカ
ル制御信号、データバスに接続されるＭＰＵからは、メ
インメモリと入出カメモリを同じようにアクセスできる
。この場合には、メインメモリ、入出カメモリに変更を
加える必要がなく１通常構成のメインメモリ、入呂カメ
モリをそのまま使用できる。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく５その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果〕

以上、説明したように、本発明によれば、直接メモリア
クセス制御によるデータ転送において、転送するデータ
をラッチすることなく、１マシンサイクルの間にメイン
メモリと入出カメモリ間のデータ転送を行ない、データ
転送を高速に行うことができる。また、メインメモリ、
入出カメモリとも格別の機能を追加する必要がなく、通
常構成のメインメモリ、入出カメモリを用いてシステム
構成することができ、低コストとなる。

【図面の簡単な説明】

第１図は、本発明の一実施例にかかる直接メモリアクセ
ス制御装置を有するコンピュータシステムの構成を示す
ブロック図である。 第２図は、直接メモリアクセス制御装置の要部の構成を
示すブロック図である。 第３ａ図、第３ｂ図、および第３ｃ図は、直接メモリア
クセス制御によるデータ転送を説明するタイミングチャ
ートである。 第４図は１本発明の第２の実施例にかかるコンピュータ
システムの構成を示すブロック図である。 第５図は、本発明の第３の実施例にかかるコンピュータ
システムの構成を示すブロック図である。 第６図は、直接メモリアクセス制御装置の他の構成例を
示す要部のブロック図である。 第７図および第８図は、第５図のシステム構成において
、直接メモリアクセス制御によるデータ転送を説明する
タイミングチャートである。 １・・・メインメモリ、２・・・直接メモリアクセス制
御装置（ＤＭＡＣ）　、　３　ａ　、　３　ｂ　、　３
　ｃ−入出力装置（入出カメモリ）、４・・・マイクロ
プロセッサ等の処理装置（ＭＰＵ）、５・・・アドレス
ラッチ、６・・・データバス、７・・・ローカル制御信
号線、８・・・システム制御信号線、９・・・ローカル
アドレバス、１０・・・システムアドレスバス、１１・
・・アドレスラッチ制御信号線、１２ａ・・・第１アド
レスレジスタ、１２ｂ・・・第２アドレスレジスタ、１
３ａ・・・第１アドレス更新回路、１３ｂ・・・第２ア
ドレス更新回路、１４・・・ＤＭＡＣ制御回路、１５−
・・セレクタ、　１７ａ　、　１７ｂ　、　１７ｃ・・
・入出力装置（入出カメモリ）　、　１８ａ、　１８ｂ
、　１８Ｃ・・・アドレスラッチ、２０・・・直接メモ
リアクセス制御装置（ＤＭＡＣ）。

Claims (1)

1. 【特許請求の範囲】 １、メモリと入出力装置とを共通のデータバスに接続し
   、メモリと入出力装置との間のデータ転送制御を行う直
   接メモリアクセス制御方式において、１マシンサイクル
   の間に、制御信号線により区別して、メモリ側に第１ア
   ドレスを送出すると共に、入出力装置側に第２アドレス
   を送出し、第１アドレスが示す番地と第２アドレスが示
   す番地の間のデータ転送を１マシンサイクルの間に行う
   ことを特徴とする直接メモリアクセス制御方式。 ２、メモリと、入出力装置と、メモリと入出力装置とを
   共通接続するデータバスと、メモリ側にアドレスデータ
   を供給する第１アドレスバスと、入出力装置側にアドレ
   スデータを供給する第２アドレスバスと、第１アドレス
   バスと第２アドレスバスとの間に接続されたアドレスラ
   ッチと、１マシンサイクルの間に制御信号線により区別
   してメモリ側に第１アドレスデータを送出すると共に入
   出力装置側に第２アドレスデータを送出する直接メモリ
   アクセス制御装置とを備え、入出力装置に対して与える
   転送元または転送先の第２アドレスデータを制御信号線
   により前記アドレスラッチでラッチして、第２アドレス
   バスに送出し、メモリと入出力装置との間で１マシンサ
   イクルの間に、第１アドレスデータで示す番地と第２ア
   ドレスデータで示す番地の間のデータ転送制御を行うこ
   とを特徴とする直接メモリアクセス制御方式。 ３、メモリと、入出力装置と、メモリと入出力装置とを
   共通接続するデータバスと、メモリ側にアドレスデータ
   を供給する第１アドレスバスと、入出力装置側にアドレ
   スデータを供給する第２アドレスバスと、第１アドレス
   バスと第２アドレスバスとに接続され、１マシンサイク
   ルの間に、制御信号線により区別して第１アドレスバス
   に第１アドレスデータを送出すると共に、第２アドレス
   バスに第２アドレスデータを送出する直接メモリアクセ
   ス制御装置とを備え、メモリと入出力装置との間で１マ
   シンサイクルの間に、第１アドレスデータで示す番地と
   第２アドレスデータで示す番地の間のデータ転送制御を
   行うことを特徴とする直接メモリアクセス制御方式。 ４、メモリと、入出力装置と、メモリと入出力装置とを
   共通接続するデータバスと、メモリ側にアドレスデータ
   を供給する第１アドレスバスと、メモリおよび入出力装
   置にアドレスデータを供給する共通のアドレスバスと、
   該アドレスバスに接続される各入出力装置内に設けられ
   てアドレスデータをラッチするアドレスラッチと、１マ
   シンサイクルの間に制御信号線により区別してメモリ側
   に第１アドレスデータを送出すると共に入出力装置側に
   第２アドレスデータを送出する直接メモリアクセス制御
   装置とを備え、入出力装置に対して与える転送元または
   転送先の第２アドレスデータを制御信号線により前記ア
   ドレスラッチでラッチして各入出力装置に供給して、メ
   モリと入出力装置との間で１マシンサイクルの間に、第
   １アドレスデータで示す番地と第２アドレスデータで示
   す番地の間のデータ転送制御を行うことを特徴とする直
   接メモリアクセス制御方式。 ５、入出力装置は、１台以上が備えられ、共通のデータ
   バスに接続されると共に入出力装置側のアドレスバスに
   共通に接続された入出力メモリを含むことを特徴とする
   前記請求項１乃至請求項４に記載の直接メモリアクセス
   制御方式。