JPH05250343A - 耐故障性情報処理装置 - Google Patents
耐故障性情報処理装置Info
- Publication number
- JPH05250343A JPH05250343A JP4084800A JP8480092A JPH05250343A JP H05250343 A JPH05250343 A JP H05250343A JP 4084800 A JP4084800 A JP 4084800A JP 8480092 A JP8480092 A JP 8480092A JP H05250343 A JPH05250343 A JP H05250343A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- cpu
- wait
- diagnosis
- fault
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【構成】 バス待ち発生で故障診断を実行し、バス待ち
解除で診断を中断し、通常動作へ復帰するが、一定時間
間隔毎に設けてあるチェックポイントに到達すると、通
常動作を中断し、故障診断の残りを全て実行し、かつ故
障発生時にスペアＣＰＵに処理を引き継ぐようにした。 【効果】 故障診断による通常動作中断時間の短縮と、
故障修復の時間的後戻りを低減できることとにより、フ
ォールトトレラント装置全体の処理速度向上が実現可能
となった。
解除で診断を中断し、通常動作へ復帰するが、一定時間
間隔毎に設けてあるチェックポイントに到達すると、通
常動作を中断し、故障診断の残りを全て実行し、かつ故
障発生時にスペアＣＰＵに処理を引き継ぐようにした。 【効果】 故障診断による通常動作中断時間の短縮と、
故障修復の時間的後戻りを低減できることとにより、フ
ォールトトレラント装置全体の処理速度向上が実現可能
となった。
Description
【０００１】
【産業上の利用分野】この発明は、系を多重化すること
により耐故障性(Fault Tolerant)の強化を図った情報処
理装置（以下、フォールトトレラント装置と称す）に関
し、特にその動作を高速化するためのシステム制御方式
の改良を図ったものに関するものである。
により耐故障性(Fault Tolerant)の強化を図った情報処
理装置（以下、フォールトトレラント装置と称す）に関
し、特にその動作を高速化するためのシステム制御方式
の改良を図ったものに関するものである。
【０００２】
【従来の技術】図６は従来のこの種のフォールトトレラ
ント装置を示し、この従来例は二重化されたＣＰＵを１
単位としてこれを複数持つことにより、マルチ処理を並
列に実行するものである。図６において、１1 〜１n は
通常状態において処理を実行する、自己診断機能を備え
たＣＰＵ１〜ＣＰＵｎ、１1 ′〜１n ′はＣＰＵ１〜Ｃ
ＰＵｎの故障発生時にこれに代ってその処理を代行する
スペアＣＰＵ１′〜ＣＰＵｎ′で、ＣＰＵ１〜ＣＰＵｎ
とは対称な構成を持つものである。１０1 〜１０n はＣ
ＰＵ１，ＣＰＵ１′、…、ＣＰＵｎ，ＣＰＵｎ′の各単
位毎に設けられた、バス制御を行なうバスコントローラ
であり、ＣＰＵ１，ＣＰＵ１′、…、ＣＰＵｎ，ＣＰＵ
ｎ′はこのバスコントローラ１０1 〜１０n を介してバ
スに接続されている。２００はこのバスコントローラ１
０1 〜１０n により制御されるバス、１００はバス２０
０を介して、以上のように構成された各ＣＰＵの一単位
毎に処理を振り分ける等のシステム制御を行うシステム
コントロールＣＰＵである。
ント装置を示し、この従来例は二重化されたＣＰＵを１
単位としてこれを複数持つことにより、マルチ処理を並
列に実行するものである。図６において、１1 〜１n は
通常状態において処理を実行する、自己診断機能を備え
たＣＰＵ１〜ＣＰＵｎ、１1 ′〜１n ′はＣＰＵ１〜Ｃ
ＰＵｎの故障発生時にこれに代ってその処理を代行する
スペアＣＰＵ１′〜ＣＰＵｎ′で、ＣＰＵ１〜ＣＰＵｎ
とは対称な構成を持つものである。１０1 〜１０n はＣ
ＰＵ１，ＣＰＵ１′、…、ＣＰＵｎ，ＣＰＵｎ′の各単
位毎に設けられた、バス制御を行なうバスコントローラ
であり、ＣＰＵ１，ＣＰＵ１′、…、ＣＰＵｎ，ＣＰＵ
ｎ′はこのバスコントローラ１０1 〜１０n を介してバ
スに接続されている。２００はこのバスコントローラ１
０1 〜１０n により制御されるバス、１００はバス２０
０を介して、以上のように構成された各ＣＰＵの一単位
毎に処理を振り分ける等のシステム制御を行うシステム
コントロールＣＰＵである。
【０００３】次に、図７の各動作モードについてその説
明を行う。ＣＰＵ１〜ＣＰＵｎの動作モードとして、通
常動作ａ、自己故障診断動作ｂ、状態セーブ動作ｃ、故
障発生時のＣＰＵｎの制御動作ｄがあり、システムコン
トロールＣＰＵの動作モードとして、通常動作ａ、状態
セーブ動作ｅ、故障発生時のシステムコントロールＣＰ
Ｕの制御動作ｆがある。また、スペアＣＰＵｎ′の動作
モードとして通常動作ａ、故障発生時のＣＰＵｎ′の制
御動作ｇとがある。
明を行う。ＣＰＵ１〜ＣＰＵｎの動作モードとして、通
常動作ａ、自己故障診断動作ｂ、状態セーブ動作ｃ、故
障発生時のＣＰＵｎの制御動作ｄがあり、システムコン
トロールＣＰＵの動作モードとして、通常動作ａ、状態
セーブ動作ｅ、故障発生時のシステムコントロールＣＰ
Ｕの制御動作ｆがある。また、スペアＣＰＵｎ′の動作
モードとして通常動作ａ、故障発生時のＣＰＵｎ′の制
御動作ｇとがある。
【０００４】次に動作について説明する。この従来のフ
ォールトトレラント装置は、一定時間間隔毎に設けてあ
るチェックポイントに到達するとＣＰＵ１〜ＣＰＵｎ
（１1〜１n ）は通常動作を中断し、その内部のＲＯＭ
あるいはシステムエリア等に搭載された故障診断プログ
ラムを最後まで走らせる制御方式と、かつこの制御方式
により故障が検出された時にその旨をシステムコントロ
ールＣＰＵ１００に通知し、システムコントロールＣＰ
Ｕ１００はスペアＣＰＵ１′〜ＣＰＵｎ′（１1′〜１
n ′）にその処理を引き継がせる制御方式とを有するも
のである。
ォールトトレラント装置は、一定時間間隔毎に設けてあ
るチェックポイントに到達するとＣＰＵ１〜ＣＰＵｎ
（１1〜１n ）は通常動作を中断し、その内部のＲＯＭ
あるいはシステムエリア等に搭載された故障診断プログ
ラムを最後まで走らせる制御方式と、かつこの制御方式
により故障が検出された時にその旨をシステムコントロ
ールＣＰＵ１００に通知し、システムコントロールＣＰ
Ｕ１００はスペアＣＰＵ１′〜ＣＰＵｎ′（１1′〜１
n ′）にその処理を引き継がせる制御方式とを有するも
のである。
【０００５】そして、この従来のフォールトトレラント
装置における故障診断は、図８に示すように、タイマー
割込発生により（ステップ８１，８２）一定時間間隔毎
に通常動作を中断し（ステップ８３）、故障診断プログ
ラムを診断終了まで実行した後（ステップ８４，８
５）、通常動作に戻る。また、故障修復では、発生した
故障をシステムＣＰＵ１００に知らせ、図７のｆの過去
の正常状態をロードする動作を行うとともに、その旨を
スペアＣＰＵｎ′に知らせ、図７のｇの過去の正常状態
をロードする動作を行い（ステップ８９）、ＣＰＵｎは
図７のｄのストップ動作を行う（ステップ９０）。これ
に対し、診断結果が正常ならば、ＣＰＵｎは図７のｃの
正常状態のセーブ動作を行うとともに（ステップ８
６）、システムＣＰＵ１００をヒットしてＣＰＵｎに関
するシステムＣＰＵの正常状態のセーブ動作、即ち、図
７のｅの動作を行い（ステップ８７）、タイマー値のリ
セット（ステップ８８）を行なって通常状態へ復帰する
（ステップ９１）。
装置における故障診断は、図８に示すように、タイマー
割込発生により（ステップ８１，８２）一定時間間隔毎
に通常動作を中断し（ステップ８３）、故障診断プログ
ラムを診断終了まで実行した後（ステップ８４，８
５）、通常動作に戻る。また、故障修復では、発生した
故障をシステムＣＰＵ１００に知らせ、図７のｆの過去
の正常状態をロードする動作を行うとともに、その旨を
スペアＣＰＵｎ′に知らせ、図７のｇの過去の正常状態
をロードする動作を行い（ステップ８９）、ＣＰＵｎは
図７のｄのストップ動作を行う（ステップ９０）。これ
に対し、診断結果が正常ならば、ＣＰＵｎは図７のｃの
正常状態のセーブ動作を行うとともに（ステップ８
６）、システムＣＰＵ１００をヒットしてＣＰＵｎに関
するシステムＣＰＵの正常状態のセーブ動作、即ち、図
７のｅの動作を行い（ステップ８７）、タイマー値のリ
セット（ステップ８８）を行なって通常状態へ復帰する
（ステップ９１）。
【０００６】
【発明が解決しようとする課題】従来のフォールトトレ
ラント装置は以上のように構成されているので、故障診
断に関しては一定時間間隔毎に故障診断プログラムを全
編実行することとなり、この間、通常動作が中断される
ことにより装置全体の速度低下が生じるという問題があ
るほか、故障修復時、過去の正常状態に戻ることとなる
が、故障診断を一定時間間隔で行っているため、過去の
状態への戻り率が常に一定時間間隔分必要となり、装置
全体の速度が低下してしまうという問題を生じていた。
ラント装置は以上のように構成されているので、故障診
断に関しては一定時間間隔毎に故障診断プログラムを全
編実行することとなり、この間、通常動作が中断される
ことにより装置全体の速度低下が生じるという問題があ
るほか、故障修復時、過去の正常状態に戻ることとなる
が、故障診断を一定時間間隔で行っているため、過去の
状態への戻り率が常に一定時間間隔分必要となり、装置
全体の速度が低下してしまうという問題を生じていた。
【０００７】この発明は、上記のような問題点を解消す
るためになされたもので、故障診断を実行した時のスル
ープットを向上できるとともに、故障修復時のリカバリ
ーに要するオーバヘッドを排除できるフォールトトレラ
ント装置を得ることをその目的としており、さらに、フ
ォールトトレラントに適した構成，制御方式を有するフ
ォールトトレラント装置を提供することをその目的とす
る。
るためになされたもので、故障診断を実行した時のスル
ープットを向上できるとともに、故障修復時のリカバリ
ーに要するオーバヘッドを排除できるフォールトトレラ
ント装置を得ることをその目的としており、さらに、フ
ォールトトレラントに適した構成，制御方式を有するフ
ォールトトレラント装置を提供することをその目的とす
る。
【０００８】
【課題を解決するための手段】この発明に係る耐故障性
情報処理装置は、その基本構成要素であるバス待ち判定
回路がバス待ち発生とバス待ち終了を判定し、自己故障
診断機能を備えたＣＰＵの故障診断のスタートとストッ
プを制御するように装置を構成したものである。
情報処理装置は、その基本構成要素であるバス待ち判定
回路がバス待ち発生とバス待ち終了を判定し、自己故障
診断機能を備えたＣＰＵの故障診断のスタートとストッ
プを制御するように装置を構成したものである。
【０００９】また、この発明に係る耐故障性情報処理装
置は、ＣＰＵを通常状態において処理を実行するための
ＣＰＵと該ＣＰＵの故障発生時にその処理を代行するス
ペアＣＰＵとで構成し、かつバスの制御を行うバスコン
トローラと、ＣＰＵおよびバスコントローラを含んだシ
ステムの制御を行うシステムコントロールＣＰＵとを備
え、バス待ち発生で故障診断を実行し、バス待ち解除で
故障診断を中断し、通常動作へ復帰するが、一定時間間
隔毎に設けてあるチェックポイントに到達すると通常動
作を中断し、故障診断を最後まで実行させるとともに、
通常状態での処理用のＣＰＵの故障発生時にスペアＣＰ
Ｕに処理を引き継がせるようにしたものである。
置は、ＣＰＵを通常状態において処理を実行するための
ＣＰＵと該ＣＰＵの故障発生時にその処理を代行するス
ペアＣＰＵとで構成し、かつバスの制御を行うバスコン
トローラと、ＣＰＵおよびバスコントローラを含んだシ
ステムの制御を行うシステムコントロールＣＰＵとを備
え、バス待ち発生で故障診断を実行し、バス待ち解除で
故障診断を中断し、通常動作へ復帰するが、一定時間間
隔毎に設けてあるチェックポイントに到達すると通常動
作を中断し、故障診断を最後まで実行させるとともに、
通常状態での処理用のＣＰＵの故障発生時にスペアＣＰ
Ｕに処理を引き継がせるようにしたものである。
【００１０】
【作用】この発明における耐故障性情報処理装置は、上
述のように構成したことにより、バス待ち発生毎に故障
診断プログラムを部分的に実行できるので、定期的な故
障診断においてはバス待ち発生時の故障診断で処理でき
なかった残りの故障診断だけを通常動作を中断して行え
ばよくなることにより、通常動作中断時間の削減が可能
となる。
述のように構成したことにより、バス待ち発生毎に故障
診断プログラムを部分的に実行できるので、定期的な故
障診断においてはバス待ち発生時の故障診断で処理でき
なかった残りの故障診断だけを通常動作を中断して行え
ばよくなることにより、通常動作中断時間の削減が可能
となる。
【００１１】また、この発明における耐故障性情報処理
装置は、上述のように構成したことにより、故障が生じ
た場合はスペアＣＰＵにその処理を引き継がせることが
可能となり、しかも、故障検出がバス待ち発生時の故障
診断のみで行えた場合は、故障検出時刻と過去の正常状
態までの時刻との間隔は常に定期的な故障診断間隔より
も短いので、故障修復に要する時間の削減を可能とした
こととの両者により、フォールトトレラント装置全体の
処理速度が向上する。
装置は、上述のように構成したことにより、故障が生じ
た場合はスペアＣＰＵにその処理を引き継がせることが
可能となり、しかも、故障検出がバス待ち発生時の故障
診断のみで行えた場合は、故障検出時刻と過去の正常状
態までの時刻との間隔は常に定期的な故障診断間隔より
も短いので、故障修復に要する時間の削減を可能とした
こととの両者により、フォールトトレラント装置全体の
処理速度が向上する。
【００１２】
【実施例】以下、この発明の一実施例を図について説明
する。図１にこの発明の一実施例による耐故障性情報処
理装置の全体の構成図を、図２にその動作タイミング図
を、図３〜図５にフォールトトレラント動作のフロー
を、図９，図１０にバス待ち判定回路の構成例を示す。
する。図１にこの発明の一実施例による耐故障性情報処
理装置の全体の構成図を、図２にその動作タイミング図
を、図３〜図５にフォールトトレラント動作のフロー
を、図９，図１０にバス待ち判定回路の構成例を示す。
【００１３】図１において、１1 〜１n は通常状態にお
いて処理を実行する、自己診断機能を備えたＣＰＵ１〜
ＣＰＵｎ、１1 ′〜１n ′はＣＰＵ１〜ＣＰＵｎの故障
発生時にこれに代ってその処理を代行するスペアＣＰＵ
１′〜ＣＰＵｎ′で、ＣＰＵ１〜ＣＰＵｎとは対称の構
成を持つものである。また、１０1 〜１０n はＣＰＵ
１，ＣＰＵ１′、…、ＣＰＵｎ，ＣＰＵｎ′の各単位毎
に設けられた、バス制御を行なうバスコントローラ、２
００はこのバスコントローラ１０1 〜１０n により制御
されるバス、１００はバス２００を介して、以上のよう
に構成された各ＣＰＵの一単位毎に処理を振り分ける等
のシステム制御を行うシステムコントロールＣＰＵであ
る。そして、本実施例においては、ＣＰＵ１，ＣＰＵ
１′、…、ＣＰＵｎ，ＣＰＵｎ′はＣＰＵとスペアＣＰ
Ｕを対とする各単位毎に図示しないバス待ち判定回路を
有しており、このバス待ち判定回路はバスに待ち状態が
発生しているか否かを判定し、その判定結果に応じて、
ＣＰＵ１〜ＣＰＵｎはその自己診断を実行する。
いて処理を実行する、自己診断機能を備えたＣＰＵ１〜
ＣＰＵｎ、１1 ′〜１n ′はＣＰＵ１〜ＣＰＵｎの故障
発生時にこれに代ってその処理を代行するスペアＣＰＵ
１′〜ＣＰＵｎ′で、ＣＰＵ１〜ＣＰＵｎとは対称の構
成を持つものである。また、１０1 〜１０n はＣＰＵ
１，ＣＰＵ１′、…、ＣＰＵｎ，ＣＰＵｎ′の各単位毎
に設けられた、バス制御を行なうバスコントローラ、２
００はこのバスコントローラ１０1 〜１０n により制御
されるバス、１００はバス２００を介して、以上のよう
に構成された各ＣＰＵの一単位毎に処理を振り分ける等
のシステム制御を行うシステムコントロールＣＰＵであ
る。そして、本実施例においては、ＣＰＵ１，ＣＰＵ
１′、…、ＣＰＵｎ，ＣＰＵｎ′はＣＰＵとスペアＣＰ
Ｕを対とする各単位毎に図示しないバス待ち判定回路を
有しており、このバス待ち判定回路はバスに待ち状態が
発生しているか否かを判定し、その判定結果に応じて、
ＣＰＵ１〜ＣＰＵｎはその自己診断を実行する。
【００１４】この実施例によるフォールトトレラント装
置は、ハード的にはバス待ち判定回路と、自己故障診断
機能を有するＣＰＵ１〜ＣＰＵｎと、これと対称な構成
を有し、ＣＰＵ１〜ＣＰＵｎに故障が発生した時にこれ
に代ってその処理を代行するスペアＣＰＵ１′〜ＣＰＵ
ｎ′とを基本構成要素とし、バス制御を行うバスコント
ローラとシステム制御を行うシステムコントロールＣＰ
Ｕとを有し、その動作モードとして図２のａ〜ｇまでの
モードを有し、さらにその故障診断方式としてバス待ち
時間を有効利用することを特徴とするものである。
置は、ハード的にはバス待ち判定回路と、自己故障診断
機能を有するＣＰＵ１〜ＣＰＵｎと、これと対称な構成
を有し、ＣＰＵ１〜ＣＰＵｎに故障が発生した時にこれ
に代ってその処理を代行するスペアＣＰＵ１′〜ＣＰＵ
ｎ′とを基本構成要素とし、バス制御を行うバスコント
ローラとシステム制御を行うシステムコントロールＣＰ
Ｕとを有し、その動作モードとして図２のａ〜ｇまでの
モードを有し、さらにその故障診断方式としてバス待ち
時間を有効利用することを特徴とするものである。
【００１５】次に、図２の各動作モードについてその説
明を行う。ＣＰＵ１〜ＣＰＵｎの動作モードとして、通
常動作ａ、自己故障診断動作ｂ、状態セーブ動作ｃ、故
障発生時のＣＰＵｎの制御動作ｄがあり、システムコン
トロールＣＰＵの動作モードとして、通常動作ａ、状態
セーブ動作ｅ、故障発生時のシステムコントロールＣＰ
Ｕの制御動作ｆがある。また、スペアＣＰＵｎ′の動作
モードとして通常動作ａ、故障発生時のＣＰＵｎ′の制
御動作ｇとがある。
明を行う。ＣＰＵ１〜ＣＰＵｎの動作モードとして、通
常動作ａ、自己故障診断動作ｂ、状態セーブ動作ｃ、故
障発生時のＣＰＵｎの制御動作ｄがあり、システムコン
トロールＣＰＵの動作モードとして、通常動作ａ、状態
セーブ動作ｅ、故障発生時のシステムコントロールＣＰ
Ｕの制御動作ｆがある。また、スペアＣＰＵｎ′の動作
モードとして通常動作ａ、故障発生時のＣＰＵｎ′の制
御動作ｇとがある。
【００１６】また、図９と図１０はＣＰＵ１，ＣＰＵ
１′、〜、ＣＰＵｎ，ＣＰＵｎ′の各組に内蔵されるバ
ス待ち判定回路の構成例を示すもので、図９の回路は、
ｎ個の直列接続されたＤラッチ９１1 〜９１n によりｎ
ビットのシフトレジスタを構成しており、ＡＮＤゲート
９６，９４，９５およびＤラッチ９２，９３により、
（バス要求信号がＨ）かつ（ｉビット幅（但し、２i ≧
ｎ＞２i-1 ）の／バス獲得信号が全てＬ）かつ（バス順
番待ち信号の値がｋを超える）場合にシフトクロックを
出力し、それ以外のときはリセットを出力することによ
り、シフトレジスタがクロックをｎ個カウントした時に
バス待ち割り込み発生信号を発生するものである。
１′、〜、ＣＰＵｎ，ＣＰＵｎ′の各組に内蔵されるバ
ス待ち判定回路の構成例を示すもので、図９の回路は、
ｎ個の直列接続されたＤラッチ９１1 〜９１n によりｎ
ビットのシフトレジスタを構成しており、ＡＮＤゲート
９６，９４，９５およびＤラッチ９２，９３により、
（バス要求信号がＨ）かつ（ｉビット幅（但し、２i ≧
ｎ＞２i-1 ）の／バス獲得信号が全てＬ）かつ（バス順
番待ち信号の値がｋを超える）場合にシフトクロックを
出力し、それ以外のときはリセットを出力することによ
り、シフトレジスタがクロックをｎ個カウントした時に
バス待ち割り込み発生信号を発生するものである。
【００１７】また、図１０の回路は、カウンタ１０２に
より（バス要求信号がＨ）かつ（ｉビット幅（但し、２
i ≧ｎ＞２i-1 ）の／バス獲得信号が全てＬ）かつ（バ
ス順番待ち信号の値がｋを超える）場合にカウントアッ
プしそれ以外の場合はリセットすることにより、クロッ
クをｎ個カウントした時にデコーダ１０１がバス待ち割
り込み発生信号を発生するものである。
より（バス要求信号がＨ）かつ（ｉビット幅（但し、２
i ≧ｎ＞２i-1 ）の／バス獲得信号が全てＬ）かつ（バ
ス順番待ち信号の値がｋを超える）場合にカウントアッ
プしそれ以外の場合はリセットすることにより、クロッ
クをｎ個カウントした時にデコーダ１０１がバス待ち割
り込み発生信号を発生するものである。
【００１８】また、図１１はこの図９，図１０に示され
たバス待ち判定回路の上位概念的な構成を示すもので、
図において、１１１は上述のように、（バス要求信号が
Ｈ）かつ（ｉビット幅（但し、２i ≧ｎ＞２i-1 ）の／
バス獲得信号が全てＬ）かつ（バス順番待ち信号の値が
ｋを超える）場合にクロックを出力するカウント制御回
路、１１２はクロック数をカウントできるカウンタもし
くはシフトレジスタである。
たバス待ち判定回路の上位概念的な構成を示すもので、
図において、１１１は上述のように、（バス要求信号が
Ｈ）かつ（ｉビット幅（但し、２i ≧ｎ＞２i-1 ）の／
バス獲得信号が全てＬ）かつ（バス順番待ち信号の値が
ｋを超える）場合にクロックを出力するカウント制御回
路、１１２はクロック数をカウントできるカウンタもし
くはシフトレジスタである。
【００１９】次に図２と図３ないし図５を用いて、ＣＰ
Ｕｎを例にとってそのフォールトトレラント動作につい
て説明する。故障診断はバス待ち状態の発生毎、および
一定時間間隔毎に設けてあるチェックポイントに到達す
る毎に発生する。
Ｕｎを例にとってそのフォールトトレラント動作につい
て説明する。故障診断はバス待ち状態の発生毎、および
一定時間間隔毎に設けてあるチェックポイントに到達す
る毎に発生する。
【００２０】まず、図示しないメモリとのメモリアクセ
スの都合等によりＣＰＵｎでバス待ち状態が発生すると
（ステップ３１）、ＣＰＵｎの動作モードは図２のａか
ら図２のｂへ遷移し、レジスタの内容等を退避する処理
（ステップ３２）を行なった後、自己故障診断を開始す
る（ステップ３３）。また、バス待ち状態が解消し（ス
テップ３６）、バス待ち判定回路がバス獲得信号をバス
コントローラ１０ｎから受信すると、図２のｂの自己診
断モードを中断して図２のａの通常動作モードに戻る。
ここで、診断結果が正常と判断され、かつ、診断が終了
した時は（ステップ３４，３５）、ＣＰＵｎは図２のｂ
の動作モードから図２のｃの状態セーブモードへ遷移し
て、正常時のＣＰＵｎの状態を全て記憶すると同時に、
システムコントロールＣＰＵをヒットして、この時点で
のシステムコントロールＣＰＵの持つＣＰＵｎに関する
状態を全て記憶する、図２のｅの状態セーブモードを発
生させる（ステップ３９，４０）。また診断結果が異常
と判断された時は（ステップ３４）、故障発生信号をＣ
ＰＵｎからシステムコントロールＣＰＵ１００とスペア
ＣＰＵｎ′に送ると同時に、ＣＰＵｎの停止を行う図２
のｄの動作モードを実行する。
スの都合等によりＣＰＵｎでバス待ち状態が発生すると
（ステップ３１）、ＣＰＵｎの動作モードは図２のａか
ら図２のｂへ遷移し、レジスタの内容等を退避する処理
（ステップ３２）を行なった後、自己故障診断を開始す
る（ステップ３３）。また、バス待ち状態が解消し（ス
テップ３６）、バス待ち判定回路がバス獲得信号をバス
コントローラ１０ｎから受信すると、図２のｂの自己診
断モードを中断して図２のａの通常動作モードに戻る。
ここで、診断結果が正常と判断され、かつ、診断が終了
した時は（ステップ３４，３５）、ＣＰＵｎは図２のｂ
の動作モードから図２のｃの状態セーブモードへ遷移し
て、正常時のＣＰＵｎの状態を全て記憶すると同時に、
システムコントロールＣＰＵをヒットして、この時点で
のシステムコントロールＣＰＵの持つＣＰＵｎに関する
状態を全て記憶する、図２のｅの状態セーブモードを発
生させる（ステップ３９，４０）。また診断結果が異常
と判断された時は（ステップ３４）、故障発生信号をＣ
ＰＵｎからシステムコントロールＣＰＵ１００とスペア
ＣＰＵｎ′に送ると同時に、ＣＰＵｎの停止を行う図２
のｄの動作モードを実行する。
【００２１】この時、故障発生信号を受信したシステム
コントロールＣＰＵ１００はＣＰＵｎの過去の正常状態
まで制御を戻す図２のｆの動作モードを行い、また、こ
の時、スペアＣＰＵｎ′は起動後、ＣＰＵｎの過去の正
常状態をロードし、ＣＰＵｎの代わりに処理を続行し、
図２のｇの動作モードを行う（ステップ４１，４２）そ
してタイマー値をリセットした後（ステップ４３）、通
常状態へ復帰する（ステップ４４）。
コントロールＣＰＵ１００はＣＰＵｎの過去の正常状態
まで制御を戻す図２のｆの動作モードを行い、また、こ
の時、スペアＣＰＵｎ′は起動後、ＣＰＵｎの過去の正
常状態をロードし、ＣＰＵｎの代わりに処理を続行し、
図２のｇの動作モードを行う（ステップ４１，４２）そ
してタイマー値をリセットした後（ステップ４３）、通
常状態へ復帰する（ステップ４４）。
【００２２】なお、ステップ３７においてタイマー値を
確認して診断を行なう必要があると判定した場合も、同
様の処理（ステップ４５〜５３）により以上と同様の動
作を行なう。
確認して診断を行なう必要があると判定した場合も、同
様の処理（ステップ４５〜５３）により以上と同様の動
作を行なう。
【００２３】次に、一定時間経過毎に発生する故障診断
では、タイマー割り込みが発生する毎に（ステップ５
４）、通常動作を中断し、故障診断終了まで診断処理を
実行する。この時の故障発生時の動作と正常終了時の動
作はバス待ち状態時の動作と同じ動作となる（ステップ
５５〜６４）。
では、タイマー割り込みが発生する毎に（ステップ５
４）、通常動作を中断し、故障診断終了まで診断処理を
実行する。この時の故障発生時の動作と正常終了時の動
作はバス待ち状態時の動作と同じ動作となる（ステップ
５５〜６４）。
【００２４】以上の構成と動作とにより、装置内部に故
障が発生しても外部へは常に正しい値を出力することが
でき、故障診断の実行を装置全体で高速化できるととも
に、故障修復時間による装置全体の低速化回避と、故障
発生後の装置全体の低速化回避を可能としたフォールト
トレラント装置を提供できる。
障が発生しても外部へは常に正しい値を出力することが
でき、故障診断の実行を装置全体で高速化できるととも
に、故障修復時間による装置全体の低速化回避と、故障
発生後の装置全体の低速化回避を可能としたフォールト
トレラント装置を提供できる。
【００２５】このように、上記実施例によれば、バス待
ち判定回路と自己故障診断機能を有するＣＰＵと、ＣＰ
Ｕの故障発生時にその処理を代行するスペアＣＰＵと、
バス制御を行うバスコントローラと、システム制御を行
うシステムコントロールＣＰＵとを備え、バス待ち発生
毎に故障診断を部分的に実行するようにしたので、定期
的な故障診断においてはバス待ち発生時の故障診断で処
理できなかった残りの故障診断だけを通常動作を中断し
て行えばよくなることにより、通常動作中断時間の削減
が可能となり、しかも故障検出がバス待ち発生時の故障
診断のみで行えた場合、故障検出時刻と過去の正常状態
までの時刻との間隔は常に定期的な故障診断間隔よりも
短いことにより、故障修復に要する時間の削減をも可能
となり、フォールトトレラント装置全体の処理速度を大
きく向上できる。
ち判定回路と自己故障診断機能を有するＣＰＵと、ＣＰ
Ｕの故障発生時にその処理を代行するスペアＣＰＵと、
バス制御を行うバスコントローラと、システム制御を行
うシステムコントロールＣＰＵとを備え、バス待ち発生
毎に故障診断を部分的に実行するようにしたので、定期
的な故障診断においてはバス待ち発生時の故障診断で処
理できなかった残りの故障診断だけを通常動作を中断し
て行えばよくなることにより、通常動作中断時間の削減
が可能となり、しかも故障検出がバス待ち発生時の故障
診断のみで行えた場合、故障検出時刻と過去の正常状態
までの時刻との間隔は常に定期的な故障診断間隔よりも
短いことにより、故障修復に要する時間の削減をも可能
となり、フォールトトレラント装置全体の処理速度を大
きく向上できる。
【００２６】また、本実施例の高信頼性装置の構成要素
であるバス待ち判定回路と自己故障診断機能を備えたフ
ォールトトレラント半導体装置ＣＰＵは、バス待ち判定
回路を用いることにより、ソフト制御不能な短時間のバ
ス待ち状態を排除できることにより、バス待ち発生時の
故障診断の効率化を図ることができる。
であるバス待ち判定回路と自己故障診断機能を備えたフ
ォールトトレラント半導体装置ＣＰＵは、バス待ち判定
回路を用いることにより、ソフト制御不能な短時間のバ
ス待ち状態を排除できることにより、バス待ち発生時の
故障診断の効率化を図ることができる。
【００２７】なお、上記実施例におけるＣＰＵ１〜ＣＰ
ＵｎおよびＣＰＵ１′〜ＣＰＵｎ′はそれぞれＣＰＵボ
ードであっても、半導体集積回路化されたＭＰＵであっ
てもよく、上記実施例と同様の効果を奏する。
ＵｎおよびＣＰＵ１′〜ＣＰＵｎ′はそれぞれＣＰＵボ
ードであっても、半導体集積回路化されたＭＰＵであっ
てもよく、上記実施例と同様の効果を奏する。
【００２８】また、上記実施例では、ＣＰＵ１〜ＣＰＵ
ｎおよびスペアＣＰＵ１′〜ＣＰＵｎ′はその機能が対
称であるとし、従って自己診断機能は両者に備わってい
るものとしたが、自己診断機能は少なくとも通常の処理
実行用のＣＰＵ１〜ＣＰＵｎ側のみに装備されていれば
よく、上記実施例と同様の効果を奏する。
ｎおよびスペアＣＰＵ１′〜ＣＰＵｎ′はその機能が対
称であるとし、従って自己診断機能は両者に備わってい
るものとしたが、自己診断機能は少なくとも通常の処理
実行用のＣＰＵ１〜ＣＰＵｎ側のみに装備されていれば
よく、上記実施例と同様の効果を奏する。
【００２９】さらに、上記実施例では、通常状態での処
理実行用のＣＰＵとスペアＣＰＵの組が複数ある場合に
ついてのみ示したが、これは１組のみであってもよく、
上記実施例と同様の効果を奏する。
理実行用のＣＰＵとスペアＣＰＵの組が複数ある場合に
ついてのみ示したが、これは１組のみであってもよく、
上記実施例と同様の効果を奏する。
【００３０】
【発明の効果】以上のように、この発明に係る耐故障性
情報処理装置によれば、ＣＰＵが接続されたバスに待ち
状態が発生しているか否かを判定し、バス待ち状態であ
ると判定した時にＣＰＵの自己診断を実行するようにし
たので、一定時間間隔ごとに自己診断をそれが完了する
まで実行する従来のものに比し、通常動作の中断時間を
削減できるという効果がある。
情報処理装置によれば、ＣＰＵが接続されたバスに待ち
状態が発生しているか否かを判定し、バス待ち状態であ
ると判定した時にＣＰＵの自己診断を実行するようにし
たので、一定時間間隔ごとに自己診断をそれが完了する
まで実行する従来のものに比し、通常動作の中断時間を
削減できるという効果がある。
【００３１】また、この発明に係る耐故障性情報処理装
置によれば、通常状態において処理を実行するためのＣ
ＰＵと該ＣＰＵの故障発生時にその処理を代行するスペ
アＣＰＵとからＣＰＵを構成し、バスの制御を行うバス
コントローラと、上記ＣＰＵおよび上記バスコントロー
ラを含んだシステムの制御を行うシステムコントロール
ＣＰＵとを設け、バス待ち発生で故障診断を実行し、バ
ス待ち解除で故障診断を中断し、通常動作へ復帰する
が、一定時間間隔毎に設けてあるチェックポイントに到
達すると通常動作を中断し、故障診断を最後まで実行さ
せるとともに、通常状態での処理用のＣＰＵの故障発生
時にスペアＣＰＵに処理を引き継がせるようにしたの
で、通常動作の中断時間の削減が可能となり、このため
故障が生じた場合はスペアＣＰＵにその処理を引き継が
せることが可能となり、しかも故障検出がバス待ち発生
時の故障診断のみで行えた場合、故障検出時刻と過去の
正常状態までの時刻との間隔は常に定期的な故障診断間
隔よりも短いため、故障修復に要する時間の削減をも可
能となり、装置全体の処理速度を大きく向上できる効果
がある。
置によれば、通常状態において処理を実行するためのＣ
ＰＵと該ＣＰＵの故障発生時にその処理を代行するスペ
アＣＰＵとからＣＰＵを構成し、バスの制御を行うバス
コントローラと、上記ＣＰＵおよび上記バスコントロー
ラを含んだシステムの制御を行うシステムコントロール
ＣＰＵとを設け、バス待ち発生で故障診断を実行し、バ
ス待ち解除で故障診断を中断し、通常動作へ復帰する
が、一定時間間隔毎に設けてあるチェックポイントに到
達すると通常動作を中断し、故障診断を最後まで実行さ
せるとともに、通常状態での処理用のＣＰＵの故障発生
時にスペアＣＰＵに処理を引き継がせるようにしたの
で、通常動作の中断時間の削減が可能となり、このため
故障が生じた場合はスペアＣＰＵにその処理を引き継が
せることが可能となり、しかも故障検出がバス待ち発生
時の故障診断のみで行えた場合、故障検出時刻と過去の
正常状態までの時刻との間隔は常に定期的な故障診断間
隔よりも短いため、故障修復に要する時間の削減をも可
能となり、装置全体の処理速度を大きく向上できる効果
がある。
【図１】この発明の一実施例による耐故障性情報処理装
置の全体構成図である。
置の全体構成図である。
【図２】図１の装置の動作タイミング図である。
【図３】図１の装置のバス待ち割り込み発生動作を示す
フローチャート図である。
フローチャート図である。
【図４】図１の装置のバス待ち割り込み発生動作を示す
フローチャート図である。
フローチャート図である。
【図５】図１の装置の定期的自己故障診断動作を示すフ
ローチャート図である。
ローチャート図である。
【図６】従来の装置の全体構成図である。
【図７】従来の装置の動作タイミング図である。
【図８】従来の装置の動作を示すフローチャート図であ
る。
る。
【図９】バス待ち判定回路の構成を示す図である。
【図１０】バス待ち判定回路の構成を示す図である。
【図１１】バス待ち判定回路の上位概念的な構成を示す
図である。
図である。
１1 〜１n ＣＰＵ １1 ′〜１n ′ スペアＣＰＵ １０1 〜１０n バスコントローラ １００ システムコントロールＣＰＵ ２００ バス
Claims (2)
- 【請求項１】 ＣＰＵが接続されたバスに待ち状態が発
生しているか否かを判定するバス待ち判定回路と、 該バス待ち判定回路がバス待ち状態であると判定した時
にＣＰＵの自己診断を実行する自己故障診断手段とを備
えたことを特徴とする耐故障性情報処理装置。 - 【請求項２】 上記ＣＰＵは通常状態において処理を実
行するためのＣＰＵと該ＣＰＵの故障発生時にその処理
を代行するスペアＣＰＵとからなり、 上記バスの制御を行うバスコントローラと、 上記ＣＰＵおよび上記バスコントローラを含んだシステ
ムの制御を行うシステムコントロールＣＰＵとを備え、 バス待ち発生で故障診断を実行し、バス待ち解除で故障
診断を中断し、通常動作へ復帰するが、一定時間間隔毎
に設けてあるチェックポイントに到達すると通常動作を
中断し、故障診断を最後まで実行させるとともに、 通常状態での処理用のＣＰＵの故障発生時にスペアＣＰ
Ｕに処理を引き継がせることを特徴とする請求項１記載
の耐故障性情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4084800A JPH05250343A (ja) | 1992-03-05 | 1992-03-05 | 耐故障性情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4084800A JPH05250343A (ja) | 1992-03-05 | 1992-03-05 | 耐故障性情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05250343A true JPH05250343A (ja) | 1993-09-28 |
Family
ID=13840787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4084800A Pending JPH05250343A (ja) | 1992-03-05 | 1992-03-05 | 耐故障性情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05250343A (ja) |
-
1992
- 1992-03-05 JP JP4084800A patent/JPH05250343A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5596716A (en) | Method and apparatus for indicating the severity of a fault within a computer system | |
| US6438709B2 (en) | Method for recovering from computer system lockup condition | |
| JPH05108391A (ja) | プログラムの実行を続行する方法 | |
| JPH0833874B2 (ja) | 複数のプロセッサを同期する装置 | |
| JPH05298134A (ja) | コンピュータシステムにおける処理誤りの処理機構及び方法 | |
| KR100296984B1 (ko) | 전자제어장치용감시시스템 | |
| GB2582783A (en) | Checkpointing | |
| US5500945A (en) | Apparatus and method for controlling a system bus of a multiprocessor system | |
| JP2770913B2 (ja) | パリティの置換装置及び方法 | |
| US8392642B2 (en) | Timeout preventing device, a timeout preventing method and a program thereof | |
| JPH02294739A (ja) | 障害検出方式 | |
| JPH03259349A (ja) | 障害処理方式 | |
| JPH03179538A (ja) | データ処理システム | |
| JPH1115661A (ja) | Ｃｐｕの自己診断方法 | |
| JP3415636B2 (ja) | プロセッサ装置 | |
| JP4983806B2 (ja) | 二重化タイマを用いたシステム監視装置、および監視方法 | |
| JP2924732B2 (ja) | 情報処理装置の自己診断方法 | |
| JPH1078896A (ja) | 産業用電子計算機 | |
| JP2990008B2 (ja) | プロセッサの自己診断方式 | |
| JPH07271625A (ja) | 情報処理装置 | |
| JP3042034B2 (ja) | 障害処理方式 | |
| CN117234787B (zh) | 系统级芯片运行状态监控方法及系统 | |
| JPS61160156A (ja) | プロセツサの障害検出方式 | |
| JPS6146535A (ja) | 擬似エラ−設定制御方式 | |
| JPS60171544A (ja) | 計算機システム異常自己診断装置 |