JPH05251383A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05251383A JPH05251383A JP4047245A JP4724592A JPH05251383A JP H05251383 A JPH05251383 A JP H05251383A JP 4047245 A JP4047245 A JP 4047245A JP 4724592 A JP4724592 A JP 4724592A JP H05251383 A JPH05251383 A JP H05251383A
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- polysilicon
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Abstract
(57)【要約】
【目的】 切れの良いパターンを有するポリサイド配線
を形成する。 【構成】 段差１を有する半導体基板２上に、ポリシリ
コン４を堆積してその表面を平坦化し、これの上にシリ
サイド５を堆積してフォトリソグラフィー技術によるシ
リサイド５とこれの下のポリシリコン４とのパターン化
のエッチングを行って、ポリサイド配線の形成を行な
う。
を形成する。 【構成】 段差１を有する半導体基板２上に、ポリシリ
コン４を堆積してその表面を平坦化し、これの上にシリ
サイド５を堆積してフォトリソグラフィー技術によるシ
リサイド５とこれの下のポリシリコン４とのパターン化
のエッチングを行って、ポリサイド配線の形成を行な
う。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置例えば絶縁
ゲート構造を有する回路素子よりなる半導体集積回路例
えばＭＯＳ−ＬＳＩ等の各種半導体装置の製法に係る。
ゲート構造を有する回路素子よりなる半導体集積回路例
えばＭＯＳ−ＬＳＩ等の各種半導体装置の製法に係る。
【０００２】
【従来の技術】図５にその要部の平面図を示し、図６に
図５のＡ−Ａ線上の断面図を示すように、例えば絶縁ゲ
ート構造を有する回路素子を有する半導体集積回路、例
えばＭＯＳ−ＬＳＩ等の各種半導体装置に於いて、その
絶縁ゲートのゲート電極、更に回路素子間を接続する接
続パターン等に於いて、導電性を有するポリシリコン４
上に更にその電気抵抗の低減化をはかる上で、シリサイ
ド例えばタングステンシリサイド、モリブデンシリサイ
ド、チタンシリサイド等の金属シリサイド５が積層され
たポリサイド配線３による配線構造をとる場合がしばし
ばある。
図５のＡ−Ａ線上の断面図を示すように、例えば絶縁ゲ
ート構造を有する回路素子を有する半導体集積回路、例
えばＭＯＳ−ＬＳＩ等の各種半導体装置に於いて、その
絶縁ゲートのゲート電極、更に回路素子間を接続する接
続パターン等に於いて、導電性を有するポリシリコン４
上に更にその電気抵抗の低減化をはかる上で、シリサイ
ド例えばタングステンシリサイド、モリブデンシリサイ
ド、チタンシリサイド等の金属シリサイド５が積層され
たポリサイド配線３による配線構造をとる場合がしばし
ばある。
【０００３】又、集積回路等に於いて、例えばその回路
素子を形成する、いわゆるアクティブ領域以外のいわゆ
るフィールド部に例えば厚い熱酸化膜によるパッシベー
ション或いは素子分離用の絶縁層７いわゆるＬＯＣＯＳ
が形成されてなる場合、フィールド部とアクティブ領域
との間に段差１が生じる。
素子を形成する、いわゆるアクティブ領域以外のいわゆ
るフィールド部に例えば厚い熱酸化膜によるパッシベー
ション或いは素子分離用の絶縁層７いわゆるＬＯＣＯＳ
が形成されてなる場合、フィールド部とアクティブ領域
との間に段差１が生じる。
【０００４】このように、表面に段差１を有する半導体
基板２に於いて、上述したポリサイド配線３を形成する
場合、そのポリサイド配線３の例えば、ゲート電極に於
いて、その縁部が目的とする直線等のいわゆる切れの良
いパターンとならず、細りや、欠けが生じ、正確に目的
とするパターンが得られないという問題がある。
基板２に於いて、上述したポリサイド配線３を形成する
場合、そのポリサイド配線３の例えば、ゲート電極に於
いて、その縁部が目的とする直線等のいわゆる切れの良
いパターンとならず、細りや、欠けが生じ、正確に目的
とするパターンが得られないという問題がある。
【０００５】このようなパターンの細りや、欠けの問題
は、例えば、ＭＯＳ−ＬＳＩに於けるＭＯＳ回路素子の
短チャンネル化に伴うポリサイド配線によるゲート電極
の幅、即ちチャンネル長Ｌの縮小化がなされるとき、特
性上に大きな影響をもたらして来る。
は、例えば、ＭＯＳ−ＬＳＩに於けるＭＯＳ回路素子の
短チャンネル化に伴うポリサイド配線によるゲート電極
の幅、即ちチャンネル長Ｌの縮小化がなされるとき、特
性上に大きな影響をもたらして来る。
【０００６】このように半導体基板２の表面に段差１が
存在する場合のポリサイド配線に於いてパターンの切れ
が低下するのは、ポリサイド配線のパターン化に際して
のフォトリソグラフィの適用に因る。即ち上層のタング
ステンシリサイド、モリブデンシリサイド、チタンシリ
サイド等の金属シリサイド層の上述の段差で生じた壁面
による光反射が、エッチングマスクとしてのポジティブ
型のフォトレジストに対するパターン露光に際し、露光
を回避すべき部分に不要な露光を生じさせて露光パター
ンを不鮮明にすることに起因する。
存在する場合のポリサイド配線に於いてパターンの切れ
が低下するのは、ポリサイド配線のパターン化に際して
のフォトリソグラフィの適用に因る。即ち上層のタング
ステンシリサイド、モリブデンシリサイド、チタンシリ
サイド等の金属シリサイド層の上述の段差で生じた壁面
による光反射が、エッチングマスクとしてのポジティブ
型のフォトレジストに対するパターン露光に際し、露光
を回避すべき部分に不要な露光を生じさせて露光パター
ンを不鮮明にすることに起因する。
【０００７】これについて図７を参照して説明するに、
ポリサイド配線の形成に当たっては、半導体基板２上に
全面的にポリシリコン４とシリサイド５とを順次ＣＶＤ
（化学的気相成長）法、スパッタリング等によって形成
した後、これの上に微細パターンを形成し易いポジ型の
フォトレジスト層６を塗布し、これに対して最終的に配
線として残すべきパターン部分６ａ以外の部分に露光を
行なって、その後現像処理し、露光部分を除去し、フォ
トレジストのパターン化を行なう。そして、このパター
ン化されたフォトレジスト膜６をマスクとしてシリサイ
ド５及びポリシリコン４に対するエッチングを順次行な
って、これらをパターン化して目的とするポリサイド配
線３の形成を行なうものであるが、この場合、段差１が
半導体基板２の表面に存在し、これによって反射率が高
いシリサイド５に側壁面５ａが生じていると、露光光線
が、この側壁面５ａによって反射されて、これが本来、
露光を回避すべきパターン部分６ａに向かい、このパタ
ーン部分６ａをも露光してしまういわゆるハレーション
が生じる。そこで、その後、フォトレジスト膜６を現像
した場合、パターン部分６ａ縁部に於いて、除去される
部分が生じ、細りや欠けを発生する。したがって、この
パターン部分６ａをマスクとしてシリサイド５及びポリ
シリコン４をエッチングすると、これによって形成され
た配線にも細りや、欠けが生じることになる。
ポリサイド配線の形成に当たっては、半導体基板２上に
全面的にポリシリコン４とシリサイド５とを順次ＣＶＤ
（化学的気相成長）法、スパッタリング等によって形成
した後、これの上に微細パターンを形成し易いポジ型の
フォトレジスト層６を塗布し、これに対して最終的に配
線として残すべきパターン部分６ａ以外の部分に露光を
行なって、その後現像処理し、露光部分を除去し、フォ
トレジストのパターン化を行なう。そして、このパター
ン化されたフォトレジスト膜６をマスクとしてシリサイ
ド５及びポリシリコン４に対するエッチングを順次行な
って、これらをパターン化して目的とするポリサイド配
線３の形成を行なうものであるが、この場合、段差１が
半導体基板２の表面に存在し、これによって反射率が高
いシリサイド５に側壁面５ａが生じていると、露光光線
が、この側壁面５ａによって反射されて、これが本来、
露光を回避すべきパターン部分６ａに向かい、このパタ
ーン部分６ａをも露光してしまういわゆるハレーション
が生じる。そこで、その後、フォトレジスト膜６を現像
した場合、パターン部分６ａ縁部に於いて、除去される
部分が生じ、細りや欠けを発生する。したがって、この
パターン部分６ａをマスクとしてシリサイド５及びポリ
シリコン４をエッチングすると、これによって形成され
た配線にも細りや、欠けが生じることになる。
【０００８】このように、ポリサイド配線に於いて、反
射率の高い金属シリサイドを用いる場合に於ける反射光
によるフォトレジスト層に対するハレーションの問題を
解決する対策として、シリサイド上に、更にポリシリコ
ン等の反射防止膜を形成して後、フォトレジスト膜の形
成、及びこれに対するパターン露光を行なう等の方法も
採られているものであるが、このようにしても尚、その
反射の問題が充分回避されていない。
射率の高い金属シリサイドを用いる場合に於ける反射光
によるフォトレジスト層に対するハレーションの問題を
解決する対策として、シリサイド上に、更にポリシリコ
ン等の反射防止膜を形成して後、フォトレジスト膜の形
成、及びこれに対するパターン露光を行なう等の方法も
採られているものであるが、このようにしても尚、その
反射の問題が充分回避されていない。
【０００９】
【発明が解決しようとする課題】本発明は、上述した反
射率の高いシリサイドを用いたポリサイド配線を有する
半導体装置に於いて、その半導体基板表面上に段差が存
在する場合に於いても、確実にポリサイド配線のパター
ン化を行なうことが出来るようにして、その特性にばら
つきがない、又、設計通りの特性を有する半導体装置を
確実に得ることが出来るようにする。
射率の高いシリサイドを用いたポリサイド配線を有する
半導体装置に於いて、その半導体基板表面上に段差が存
在する場合に於いても、確実にポリサイド配線のパター
ン化を行なうことが出来るようにして、その特性にばら
つきがない、又、設計通りの特性を有する半導体装置を
確実に得ることが出来るようにする。
【００１０】
【課題を解決するための手段】本発明は、図２Ｃにその
一例を示すように、段差１を有する半導体基板２の表面
にポリサイド配線３を形成する半導体装置の製造方法に
於いて、図１にその製法の一例の工程図を示すように、
ポリシリコン４を堆積する工程（図１Ａ）と、このポリ
シリコン４を平坦化する工程（図１Ｂ）と、半導体基板
２上にシリサイド５を堆積する工程（図１Ｃ）と、この
シリサイド５上にフォトレジスト膜６を形成する工程
（図２Ａ）と、このフォトレジスト膜６を選択的に露光
して、パターニングする工程（図２Ｂ）と、このフォト
レジスト膜６をマスクとしてシリサイド５をエッチング
する工程（図２Ｃ）とをとる。
一例を示すように、段差１を有する半導体基板２の表面
にポリサイド配線３を形成する半導体装置の製造方法に
於いて、図１にその製法の一例の工程図を示すように、
ポリシリコン４を堆積する工程（図１Ａ）と、このポリ
シリコン４を平坦化する工程（図１Ｂ）と、半導体基板
２上にシリサイド５を堆積する工程（図１Ｃ）と、この
シリサイド５上にフォトレジスト膜６を形成する工程
（図２Ａ）と、このフォトレジスト膜６を選択的に露光
して、パターニングする工程（図２Ｂ）と、このフォト
レジスト膜６をマスクとしてシリサイド５をエッチング
する工程（図２Ｃ）とをとる。
【００１１】又、本発明に於いては、ポリシリコン４を
平坦化する工程に於いて、このポリシリコン４上に平坦
化膜９を形成した後（図１Ａ）、この平坦化膜９例えば
フォトレジスト膜と共にエッチバックする工程をとる。
平坦化する工程に於いて、このポリシリコン４上に平坦
化膜９を形成した後（図１Ａ）、この平坦化膜９例えば
フォトレジスト膜と共にエッチバックする工程をとる。
【００１２】又、本発明に於いては、図３Ａに示すよう
に、ポリシリコン４を平坦化した後、シリサイド５を堆
積する前に半導体基板２上に更にポリシリコン４１を堆
積する工程をとる。
に、ポリシリコン４を平坦化した後、シリサイド５を堆
積する前に半導体基板２上に更にポリシリコン４１を堆
積する工程をとる。
【００１３】
【作用】上述したように、本発明製造方法に於いては、
図１Ｃに示すように、シリサイド５の表面の被着面が平
坦化されて、これの上にシリサイド５が平坦に形成され
ることから、これの上に形成したフォトレジスト膜６に
対するパターン露光に際して、シリサイド５からの反射
が、パターン露光を回避すべき部分に散乱することが効
果的に回避されるので、この露光後のフォトレジスト膜
６に対して現像処理を行なって、この露光によって可溶
化された部分をその現像液即ち溶液によって除去し未露
光部分のみを残した場合、その縁部、即ち未露光と露光
部との境界部が鮮明に形成される。したがって、現像し
て得たフォトレジスト膜６のパターン部分６ａは、切れ
の良い即ち、欠けや細りのない所定のパターンに形成さ
れる。
図１Ｃに示すように、シリサイド５の表面の被着面が平
坦化されて、これの上にシリサイド５が平坦に形成され
ることから、これの上に形成したフォトレジスト膜６に
対するパターン露光に際して、シリサイド５からの反射
が、パターン露光を回避すべき部分に散乱することが効
果的に回避されるので、この露光後のフォトレジスト膜
６に対して現像処理を行なって、この露光によって可溶
化された部分をその現像液即ち溶液によって除去し未露
光部分のみを残した場合、その縁部、即ち未露光と露光
部との境界部が鮮明に形成される。したがって、現像し
て得たフォトレジスト膜６のパターン部分６ａは、切れ
の良い即ち、欠けや細りのない所定のパターンに形成さ
れる。
【００１４】従って、このフォトレジスト膜６をマスク
としてエッチングしたシリサイド５とこれの下のポリシ
リコン４についても欠けや細りがない切れの良いパター
ンとなり、目的とするパターンを有するポリサイド配線
３を形成することが出来る。
としてエッチングしたシリサイド５とこれの下のポリシ
リコン４についても欠けや細りがない切れの良いパター
ンとなり、目的とするパターンを有するポリサイド配線
３を形成することが出来る。
【００１５】従って、これによって形成した半導体装置
例えば、ＭＯＳ−ＬＳＩ等の集積回路に於いて、目的と
した特性を有する集積回路を安定して構成することが出
来る。
例えば、ＭＯＳ−ＬＳＩ等の集積回路に於いて、目的と
した特性を有する集積回路を安定して構成することが出
来る。
【００１６】
【実施例】図１及び図２を参照して本発明の製造方法の
一実施例を詳細に説明する。
一実施例を詳細に説明する。
【００１７】この例に於いては、ポリサイド配線３によ
ってＭＯＳ素子のゲート電極及び、内部配線、リード導
出のボンディングパッド等の配線を形成する場合であ
る。
ってＭＯＳ素子のゲート電極及び、内部配線、リード導
出のボンディングパッド等の配線を形成する場合であ
る。
【００１８】この場合、図１Ａに示すように、例えばシ
リコン半導体基板２のフィールド部にＬＯＣＯＳ即ち厚
い酸化物膜より成る絶縁層７が形成され、これによって
囲まれるアクティブ領域に例えば薄い熱酸化によるゲー
ト絶縁膜８が形成されて成り、このゲート絶縁膜８と絶
縁層７との間即ち、アクティブ領域とフィールド部との
間に段差１が生じているものである。
リコン半導体基板２のフィールド部にＬＯＣＯＳ即ち厚
い酸化物膜より成る絶縁層７が形成され、これによって
囲まれるアクティブ領域に例えば薄い熱酸化によるゲー
ト絶縁膜８が形成されて成り、このゲート絶縁膜８と絶
縁層７との間即ち、アクティブ領域とフィールド部との
間に段差１が生じているものである。
【００１９】本発明に於いては、この段差１を有する半
導体基板２上に全面的に周知の技術によって例えば２０
０ｎｍの厚さにＣＶＤ法等によってポリシリコン４を全
面的に被着する。この場合、段差１の存在によってポリ
シリコン４の表面には凹凸が存在するが、これの上に平
坦化膜９例えば、フォトレジスト９を８０ｎｍの厚さに
塗布して、そのレジスト９の表面を平坦化する。その
後、表面が平坦化されたレジスト９上から、このレジス
ト９とポリシリコン４のエッチングレートが約１：１に
なる条件で、例えばＲＩＥ（反応性イオンエッチング）
によって平面的にエッチング即ちエッチバックを行な
う。この場合、フォトレジスト９が除去されて、絶縁層
６の表面と絶縁層６によって囲まれた凹部にポリシリコ
ン４が埋め込まれた状態で全体的に一平坦面１０を形成
するエッチバックを行なう。
導体基板２上に全面的に周知の技術によって例えば２０
０ｎｍの厚さにＣＶＤ法等によってポリシリコン４を全
面的に被着する。この場合、段差１の存在によってポリ
シリコン４の表面には凹凸が存在するが、これの上に平
坦化膜９例えば、フォトレジスト９を８０ｎｍの厚さに
塗布して、そのレジスト９の表面を平坦化する。その
後、表面が平坦化されたレジスト９上から、このレジス
ト９とポリシリコン４のエッチングレートが約１：１に
なる条件で、例えばＲＩＥ（反応性イオンエッチング）
によって平面的にエッチング即ちエッチバックを行な
う。この場合、フォトレジスト９が除去されて、絶縁層
６の表面と絶縁層６によって囲まれた凹部にポリシリコ
ン４が埋め込まれた状態で全体的に一平坦面１０を形成
するエッチバックを行なう。
【００２０】このＲＩＥは、例えばＣＦ4 或いはＳＦ6
等のガスを用い、レジスト９とポリシリコン４とのエッ
チングレートを１：１にするためにＯ2 を混入してＲＩ
Ｅする。その後、図１Ｃに示すように、平坦面１０上に
シリサイド５例えば、タングステンシリサイド、モリブ
デンシリサイド、チタンシリサイド等の金属シリサイド
をスパッタ等の周知の技術によって形成する。
等のガスを用い、レジスト９とポリシリコン４とのエッ
チングレートを１：１にするためにＯ2 を混入してＲＩ
Ｅする。その後、図１Ｃに示すように、平坦面１０上に
シリサイド５例えば、タングステンシリサイド、モリブ
デンシリサイド、チタンシリサイド等の金属シリサイド
をスパッタ等の周知の技術によって形成する。
【００２１】このようにして形成したシリサイド５は、
平坦面１０上に形成されていることから、このシリサイ
ド５は平坦な層として形成される。
平坦面１０上に形成されていることから、このシリサイ
ド５は平坦な層として形成される。
【００２２】その後、図２Ａに示すようにシリサイド５
上にポジタイプのフォトレジスト膜６を塗布する。ここ
にポジタイプのフォトレジスト膜を使用するのは、一般
にポジタイプのフォトレジスト膜が、ネガタイプのフォ
トレジスト膜に比して、高精度のパターン化が可能であ
ることによる。
上にポジタイプのフォトレジスト膜６を塗布する。ここ
にポジタイプのフォトレジスト膜を使用するのは、一般
にポジタイプのフォトレジスト膜が、ネガタイプのフォ
トレジスト膜に比して、高精度のパターン化が可能であ
ることによる。
【００２３】そして、最終的にポリサイド配線を形成す
べき部分以外に図２Ａ中矢印で示すように、例えば露光
マスク等を介してパターン露光する。このようにしてフ
ォトレジスト膜６の最終的にポリサイド配線を形成する
パターン部分６ａを未露光部とし、他部を露光すること
によって現像液に対して可溶化する。
べき部分以外に図２Ａ中矢印で示すように、例えば露光
マスク等を介してパターン露光する。このようにしてフ
ォトレジスト膜６の最終的にポリサイド配線を形成する
パターン部分６ａを未露光部とし、他部を露光すること
によって現像液に対して可溶化する。
【００２４】その後図２Ｂに示すように、フォトレジス
ト膜６に対して現像処理を施してパターン部分６ａを残
して他部を除去し、このパターン部分６ａをマスクとし
て、このパターン部分６ａによって覆われていない部分
のシリサイド５及びポリシリコン４をエッチング除去す
る。
ト膜６に対して現像処理を施してパターン部分６ａを残
して他部を除去し、このパターン部分６ａをマスクとし
て、このパターン部分６ａによって覆われていない部分
のシリサイド５及びポリシリコン４をエッチング除去す
る。
【００２５】その後図２Ｃに示すように、フォトレジス
ト膜６のパターン部分６ａを除去する。このようにして
所定のパターンを有するポリシリコン４と、これの上に
形成されたシリサイド５との積層構造によるポリサイド
配線３、例えばゲート電極、内部配線、ボンディングパ
ッド等のポリサイド配線を形成する。
ト膜６のパターン部分６ａを除去する。このようにして
所定のパターンを有するポリシリコン４と、これの上に
形成されたシリサイド５との積層構造によるポリサイド
配線３、例えばゲート電極、内部配線、ボンディングパ
ッド等のポリサイド配線を形成する。
【００２６】このようにして得た半導体装置は、そのア
クティブ領域即ち、薄いゲート絶縁膜８を有する部分に
於いて、確実にポリシリコン４が残されることから、シ
リサイド５に於ける金属例えばタングステン或いはモリ
ブデン等がゲート絶縁膜８を侵蝕してゲート耐圧を劣化
させる等の不都合は確実に除去される。
クティブ領域即ち、薄いゲート絶縁膜８を有する部分に
於いて、確実にポリシリコン４が残されることから、シ
リサイド５に於ける金属例えばタングステン或いはモリ
ブデン等がゲート絶縁膜８を侵蝕してゲート耐圧を劣化
させる等の不都合は確実に除去される。
【００２７】又、実際上シリサイド５が直接的にＳｉＯ
2 より成る絶縁層７に被着される場合、剥離膜は侵蝕等
の問題が生じて来るおそれがあるときは、両者間にポリ
シリコンを介在させることが望ましい。
2 より成る絶縁層７に被着される場合、剥離膜は侵蝕等
の問題が生じて来るおそれがあるときは、両者間にポリ
シリコンを介在させることが望ましい。
【００２８】このように絶縁層７とシリサイド５との間
にポリシリコンが介在するようになすためには、例え
ば、図３にその一例の工程図を示すように、図１Ａ及び
Ｂの工程をとって平坦面１０を形成して後、図３Ａに示
すように、その平坦面１０上に、再び例えば厚さ４０ｎ
ｍ程度の薄いポリシリコン薄膜４１を形成し、これの上
に図１Ｃ及び図２Ａ〜Ｃに示す工程をとって図３Ｂに示
すようにポリサイド配線３を形成することが出来る。
にポリシリコンが介在するようになすためには、例え
ば、図３にその一例の工程図を示すように、図１Ａ及び
Ｂの工程をとって平坦面１０を形成して後、図３Ａに示
すように、その平坦面１０上に、再び例えば厚さ４０ｎ
ｍ程度の薄いポリシリコン薄膜４１を形成し、これの上
に図１Ｃ及び図２Ａ〜Ｃに示す工程をとって図３Ｂに示
すようにポリサイド配線３を形成することが出来る。
【００２９】或いは、図４にその工程図を示すように、
図１Ａと同様にフォトレジストによる平坦化膜９の塗布
を行なって後、図１Ｂで説明した平坦面１０の形成に於
いて、絶縁層６の表面が露出することがない程度の深
さ、即ち図４Ａの矢印で示す位置までエッチバックを行
なって、図４Ｂに示すように絶縁層６上に例えば４０ｎ
ｍ程度の厚さの薄いポリシリコン４が残るようにして、
最終的に図３Ｂで示したと同様に絶縁層７上にポリシリ
コン４が介在されてポリサイド配線３が形成されるよう
にすることが出来る。
図１Ａと同様にフォトレジストによる平坦化膜９の塗布
を行なって後、図１Ｂで説明した平坦面１０の形成に於
いて、絶縁層６の表面が露出することがない程度の深
さ、即ち図４Ａの矢印で示す位置までエッチバックを行
なって、図４Ｂに示すように絶縁層６上に例えば４０ｎ
ｍ程度の厚さの薄いポリシリコン４が残るようにして、
最終的に図３Ｂで示したと同様に絶縁層７上にポリシリ
コン４が介在されてポリサイド配線３が形成されるよう
にすることが出来る。
【００３０】尚、上述した例に於いては、回路素子がＭ
ＯＳ構造を有するＭＯＳ−ＬＳＩ等の半導体集積回路装
置を得る場合に本発明を適用した場合であるが、その
他、種々の表面に段差を有する半導体基板２に対してポ
リサイド配線を形成する場合に本発明を適用することが
出来る。
ＯＳ構造を有するＭＯＳ−ＬＳＩ等の半導体集積回路装
置を得る場合に本発明を適用した場合であるが、その
他、種々の表面に段差を有する半導体基板２に対してポ
リサイド配線を形成する場合に本発明を適用することが
出来る。
【００３１】
【発明の効果】上述したように本発明によれば、ポリサ
イド配線３の形成のためのエッチングのマスクとして用
いられるフォトレジスト膜６に於いて、フォトレジスト
膜の露光に当たっての、反射率の高いシリサイド５の、
段差１によって生じる側壁面５ａからの反射によるハレ
ーションによる光のにじみが回避されることによって短
チャンネルＭＯＳ素子の形成に於いても、確実に所定の
チャンネル長のゲート電極即ちポリサイド配線３の形成
を行なうことが出来るので目的とする特性を有する半導
体装置を確実に得ることが出来る。
イド配線３の形成のためのエッチングのマスクとして用
いられるフォトレジスト膜６に於いて、フォトレジスト
膜の露光に当たっての、反射率の高いシリサイド５の、
段差１によって生じる側壁面５ａからの反射によるハレ
ーションによる光のにじみが回避されることによって短
チャンネルＭＯＳ素子の形成に於いても、確実に所定の
チャンネル長のゲート電極即ちポリサイド配線３の形成
を行なうことが出来るので目的とする特性を有する半導
体装置を確実に得ることが出来る。
【図１】本発明による半導体装置の製造方法の一例の製
造工程図（その１）である。
造工程図（その１）である。
【図２】本発明による半導体装置の製造方法の一例の製
造工程図（その２）である。
造工程図（その２）である。
【図３】本発明による半導体装置の製造方法の他の例の
製造工程図である。
製造工程図である。
【図４】本発明による半導体装置の製造方法の更に他の
例の製造工程図である。
例の製造工程図である。
【図５】本発明を適用する半導体装置の一例の略線的拡
大平面図である。
大平面図である。
【図６】図５のＡ−Ａ線上の断面図である。
【図７】フォトレジストに対する露光状態の説明図であ
る。
る。
１ 段差 ２ 半導体基板 ４ ポリシリコン ５ シリサイド ６ フォトレジスト膜 ７ 絶縁層
Claims (3)
- 【請求項１】 段差を有する半導体基板の表面にポリサ
イド配線を形成する半導体装置の製造方法に於いて、 上述半導体基板上にポリシリコンを堆積する工程と、 該ポリシリコンを平坦化する工程と、 上記半導体基板上にシリサイドを堆積する工程と、 該シリサイド上にフォトレジスト膜を形成する工程と、 該フォトレジスト膜を選択的に露光してパターニングす
る工程と、 該フォトレジスト膜をマスクとして上記シリサイドをエ
ッチングする工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項２】 ポリシリコンを平坦化するに際して、該
ポリシリコン上に平坦化膜を形成して後、該平坦化膜を
エッチバックすることを特徴とする請求項１に記載の半
導体装置の製造方法。 - 【請求項３】 ポリシリコンを平坦化した後、シリサイ
ドを堆積する前に半導体基板上にポリシリコンを堆積す
ることを特徴とする請求項１に記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4047245A JPH05251383A (ja) | 1992-03-04 | 1992-03-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4047245A JPH05251383A (ja) | 1992-03-04 | 1992-03-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05251383A true JPH05251383A (ja) | 1993-09-28 |
Family
ID=12769856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4047245A Pending JPH05251383A (ja) | 1992-03-04 | 1992-03-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05251383A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6156631A (en) * | 1996-09-06 | 2000-12-05 | Nec Corporation | Method of manufacturing semiconductor device |
-
1992
- 1992-03-04 JP JP4047245A patent/JPH05251383A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6156631A (en) * | 1996-09-06 | 2000-12-05 | Nec Corporation | Method of manufacturing semiconductor device |
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