JPH0414851A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0414851A JPH0414851A JP2118383A JP11838390A JPH0414851A JP H0414851 A JPH0414851 A JP H0414851A JP 2118383 A JP2118383 A JP 2118383A JP 11838390 A JP11838390 A JP 11838390A JP H0414851 A JPH0414851 A JP H0414851A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、半導体装置、特に、スクライブラインの製造
方法に関し。
方法に関し。
スクライブラインのＡ２による障害を防止することを目
的とし。
的とし。
半導体基板上に導電膜を形成し、該導電膜上に層間絶縁
膜を被覆する工程と、半導素子形成領域において、該層
間絶縁膜ならびに該導電膜に、半導体基板に達する開口
部を設け、且つ、スクライブライン領域において、、該
層間絶縁膜ならびに該導電膜を完全に除去する工程と、
該半導体基板上全面に絶縁膜を被覆する工程と、スクラ
イブライン領域上の該絶縁膜を、レジスト膜をマスクと
して、残すとともに、該絶縁膜を異方性エツチングして
、素子形成領域の開口部側壁にサイドウオールを形成す
る工程とを含むように構成する。
膜を被覆する工程と、半導素子形成領域において、該層
間絶縁膜ならびに該導電膜に、半導体基板に達する開口
部を設け、且つ、スクライブライン領域において、、該
層間絶縁膜ならびに該導電膜を完全に除去する工程と、
該半導体基板上全面に絶縁膜を被覆する工程と、スクラ
イブライン領域上の該絶縁膜を、レジスト膜をマスクと
して、残すとともに、該絶縁膜を異方性エツチングして
、素子形成領域の開口部側壁にサイドウオールを形成す
る工程とを含むように構成する。
本発明は、半導体装置、特に、スクライブラインの製造
方法に関する。
方法に関する。
近年の集積回路装置の高集積、微細化要求に伴い、スク
ライブラインの製法−つをとってみても。
ライブラインの製法−つをとってみても。
微細アライメントのマーカー等、製造工程中１種々の目
的に利用されている。
的に利用されている。
こうした産業分野において利用されることを目的として
いる。
いる。
（従来の技術〕
第３図は従来例の説明図、第４図はアライメントのマー
カー・パターンである。
カー・パターンである。
図において、２１はＳｉ基板、２２はフィールドＳｉＯ
２膜、２３は第１のポリＳｉ膜、２４は素子分離５ｉＯ
ｚ膜。
２膜、２３は第１のポリＳｉ膜、２４は素子分離５ｉＯ
ｚ膜。
２５は層間Ｓｉ０ｇ膜、２６はエミッタ開口部、２７は
スクライブライン１２８はマーカ一部、２９はサイドウ
オール、 ３０は第２のポリＳｉ膜、３１はベース開口
部。
スクライブライン１２８はマーカ一部、２９はサイドウ
オール、 ３０は第２のポリＳｉ膜、３１はベース開口
部。
３２はコレクタ開口部、３３はＡ！電極、３４は外部ベ
ース、３５は内部ベース１３６はエミッタである。
ース、３５は内部ベース１３６はエミッタである。
従来、集積回路装置のウェハープロセス工程において、
スクライブライン領域は、単なるスクライブだけの領域
に止まらず、特性チエツクやエツチングのエンドポイン
ト（終点）判定、フォトマスクの位置合わせパターン（
アライメント・マーカー）等９種々の目的に利用されて
きた。
スクライブライン領域は、単なるスクライブだけの領域
に止まらず、特性チエツクやエツチングのエンドポイン
ト（終点）判定、フォトマスクの位置合わせパターン（
アライメント・マーカー）等９種々の目的に利用されて
きた。
しかし、マーカーを含むスクライブラインでは。
第１層目のアルミニウム（Ａｊ２）電極配線形成のため
のバターニング・エツチングの際に、スクライブライン
の段差部分で、ｌ残渣が発生するという問題を生ずる。
のバターニング・エツチングの際に、スクライブライン
の段差部分で、ｌ残渣が発生するという問題を生ずる。
従って、この八Ｎの残渣がＳｉ基板のスクライブ時に、
Ｓｉ基板上に飛散して、Ａｆ電極のショート等の特性不
良が発生する。
Ｓｉ基板上に飛散して、Ａｆ電極のショート等の特性不
良が発生する。
このｌ残渣が発生する原因は従来のサイドウオール形成
工程に関係があり、第３図に示した従来例の工程順模式
断面図により説明する。
工程に関係があり、第３図に示した従来例の工程順模式
断面図により説明する。
先ず、第３図（ａ）に示すように、スクライブライン２
７の領域には、アライメントのためのマーカー・パター
ンがフィールドＳｉＯ□膜２２をエツチングして、その
マーカ一部２８に形成されている。
７の領域には、アライメントのためのマーカー・パター
ンがフィールドＳｉＯ□膜２２をエツチングして、その
マーカ一部２８に形成されている。
マーカー・パターンの一例を平面図で第４図に示す。
第３図（ｂ）に示すように、エミッタ電極窓形成用のエ
ミッタ開口部２６を第１のポリＳｉ膜２３．及び層間Ｓ
ｉＯ□膜２５を通して、 Ｓｉ基板２１に開口するとき
に、同時にスクライブライン２７も以上の膜をエツチン
グ除去するので、マーカ一部２Ｂでは４Ｓｉ基板２１が
露出する。
ミッタ開口部２６を第１のポリＳｉ膜２３．及び層間Ｓ
ｉＯ□膜２５を通して、 Ｓｉ基板２１に開口するとき
に、同時にスクライブライン２７も以上の膜をエツチン
グ除去するので、マーカ一部２Ｂでは４Ｓｉ基板２１が
露出する。
第３図（ｃ）に示すように、 Ｓｉ基板２１全面に。
５ｉ０２膜を被覆し、 ＲＩＥによる異方性エツチング
でエミッタ電極形成部分の側壁のみに、ベース引出電極
との隔壁となるサイドウオール２９を形成するが、この
時１ スクライブラインの側壁にも同様にサイドウオー
ルが形成され、コレクタ電極とスクライブ領域との隔壁
となる。
でエミッタ電極形成部分の側壁のみに、ベース引出電極
との隔壁となるサイドウオール２９を形成するが、この
時１ スクライブラインの側壁にも同様にサイドウオー
ルが形成され、コレクタ電極とスクライブ領域との隔壁
となる。
第３図（ｄ）に示すように、エミッタコンタクト電極と
しての第２のポリＳｉ膜３０を被覆し１異方性エツチン
グによりパタニングしてエミッタコンタクト電極を形成
するが、この時にポリＳｉ膜３０がスクライブラインの
サイドウオールにへばりついた形で残る。
しての第２のポリＳｉ膜３０を被覆し１異方性エツチン
グによりパタニングしてエミッタコンタクト電極を形成
するが、この時にポリＳｉ膜３０がスクライブラインの
サイドウオールにへばりついた形で残る。
第３図（ｅ’）に示すように、このポリＳｉ膜３０を弗
酸水溶液等によりウェットエツチングで除去すると１
スクライブラインの中のＳｉ基板が露出したマーカ一部
２８もエツチングされて、溝が掘られる。
酸水溶液等によりウェットエツチングで除去すると１
スクライブラインの中のＳｉ基板が露出したマーカ一部
２８もエツチングされて、溝が掘られる。
この場合、パターン周囲は厚いフィールドＳｉＯ２膜２
２のために２等方性エツチングによりフィールドＳｉＯ
□膜２２の下にオーバーハング状となって、深い凹部が
できる。
２のために２等方性エツチングによりフィールドＳｉＯ
□膜２２の下にオーバーハング状となって、深い凹部が
できる。
第３図（ｆ）に示すように、この状態で、スパッタした
ｉ膜を電極配線形成等のためにバターニングエツチング
をして、 Ａ！電極３３を形成した時に、矢印で示した
ように、スクライブライン２７の中のマーカ一部２８の
フィールドＳｉＯ２膜２２下の凹部にＡ！が残渣となっ
てへばりついた状態となる。
ｉ膜を電極配線形成等のためにバターニングエツチング
をして、 Ａ！電極３３を形成した時に、矢印で示した
ように、スクライブライン２７の中のマーカ一部２８の
フィールドＳｉＯ２膜２２下の凹部にＡ！が残渣となっ
てへばりついた状態となる。
このｌのへばりついた残渣が、Ｓｉ基板のスクライブに
よって、チップの表面に飛散し、電極配線等のショート
を引き起こす。
よって、チップの表面に飛散し、電極配線等のショート
を引き起こす。
本発明は１以上の問題点に鑑み、このＡＩ！、の残渣が
発生しない方法を得ることを目的として提供されるもの
である。
発生しない方法を得ることを目的として提供されるもの
である。
第１図は本発明の原理説明図である。
図において、１は半導体基板、２はフィールド絶縁膜、
３は導電膜、４は層間絶縁膜、５は絶縁膜、 ５Ａはサ
イドウオール、６はレジスト膜である。
３は導電膜、４は層間絶縁膜、５は絶縁膜、 ５Ａはサ
イドウオール、６はレジスト膜である。
第１図に本発明の原理説明図として１発明に直接関係す
る素子形成領域とスクライブライン領域のみの工程断面
図を示す。
る素子形成領域とスクライブライン領域のみの工程断面
図を示す。
本発明は、第１図に示すように、このＡｆ等の金属残渣
がスクライブラインに発生しないようにスクライブライ
ンに半導体基板が直接露出しないようにするか、或いは
、露出しても、２］電膜のエツチング前に絶縁膜を被覆
して、カバーする。
がスクライブラインに発生しないようにスクライブライ
ンに半導体基板が直接露出しないようにするか、或いは
、露出しても、２］電膜のエツチング前に絶縁膜を被覆
して、カバーする。
即ち１本発明の目的は、第１図（ａ）に示すように、半
導体基板１上に導電膜３を形成し、該導電膜３上に層間
絶縁膜４を被覆する工程と。
導体基板１上に導電膜３を形成し、該導電膜３上に層間
絶縁膜４を被覆する工程と。
第１図（ｂ）に示すように、半導素子形成領域においで
、、該層間絶縁膜４ならびに該導電膜３に半導体基板１
に達する開口部を設け、且つ、スクライブライン領域に
おいて、該層間絶縁膜４ならびに該導電膜３を完全に除
去する工程と第１図（ｃ）に示すように、該半導体基板
１上全面に絶縁膜５を被覆する工程と 第１図（ｄ）に示すように５スクライブライン領域上の
該絶縁膜を、レジスト膜６をマスクとして、残すととも
に、該絶縁膜５を異方性エツチングして、素子形成領域
の開口部側壁にサイドウオール５Ａを形成する工程とを
含むことにより達成される。
、、該層間絶縁膜４ならびに該導電膜３に半導体基板１
に達する開口部を設け、且つ、スクライブライン領域に
おいて、該層間絶縁膜４ならびに該導電膜３を完全に除
去する工程と第１図（ｃ）に示すように、該半導体基板
１上全面に絶縁膜５を被覆する工程と 第１図（ｄ）に示すように５スクライブライン領域上の
該絶縁膜を、レジスト膜６をマスクとして、残すととも
に、該絶縁膜５を異方性エツチングして、素子形成領域
の開口部側壁にサイドウオール５Ａを形成する工程とを
含むことにより達成される。
〔作用］
本発明のように、スクライブライン上に絶縁膜を形成す
ることにより、スクライブラインが導電膜のエツチング
時に掘られることもなく、従ってオーバーハングになる
箇所も発生せず３金属膜を基板全面に被覆しても、バタ
ーニングで金属膜の残渣ができることはなくなる。
ることにより、スクライブラインが導電膜のエツチング
時に掘られることもなく、従ってオーバーハングになる
箇所も発生せず３金属膜を基板全面に被覆しても、バタ
ーニングで金属膜の残渣ができることはなくなる。
第２図は本発明の一実施例の工程順模式断面図である。
図において、７はＳｉ基板、８はフィールドＳｉＯ□膜
、９は第１のポリＳｉ膜、１０は素子分離ＳｉＯ□膜。
、９は第１のポリＳｉ膜、１０は素子分離ＳｉＯ□膜。
１１は層間ＳｉＯ□膜、１２は開口部、１３はマーカ一
部。
部。
１４はスクライブライン、１５はＳｉＯ２膜、１５Ａは
サイドウオール、 １５ＢはスクライブラインＳｉＯ□
膜、 １６はレジスト膜、１７は第２のポリＳｉ膜、１
８Ａは外部ベース、１８Ｂは内部ベース、１９はエミッ
タ、 ２０はＡｌ電極である。
サイドウオール、 １５ＢはスクライブラインＳｉＯ□
膜、 １６はレジスト膜、１７は第２のポリＳｉ膜、１
８Ａは外部ベース、１８Ｂは内部ベース、１９はエミッ
タ、 ２０はＡｌ電極である。
本発明の一実施例について、ＬＳＩ中の自己整合型バイ
ポーラトランジスタを例にとり、第２図の工程順模式断
面図の中で１本発明に直接関連する部分について説明す
る。
ポーラトランジスタを例にとり、第２図の工程順模式断
面図の中で１本発明に直接関連する部分について説明す
る。
第２図（ａ）に示すように、フィールドＳｉＯ□膜８が
形成されたＳｉ基板７上にＣＶＤ方により第１のポリＳ
ｉ膜９を被覆し、バターニングしてベース及びコレクタ
引出し電極を形成する。
形成されたＳｉ基板７上にＣＶＤ方により第１のポリＳ
ｉ膜９を被覆し、バターニングしてベース及びコレクタ
引出し電極を形成する。
この時、ベースとコレクタ電極間はポリＳｉ膜９を選択
酸化して素子分離ＳｉＯ２膜１０とすることによって分
離する。
酸化して素子分離ＳｉＯ２膜１０とすることによって分
離する。
次に５層間５ｉ０２膜１１を被覆した後１層間５ｉＯｚ
膜１１と第１のポリＳｉ膜９をＲＩＥによる異方性エツ
チングによって、エミッタ領域に開口部１２を形成する
と同時にスクライブライン領域上を全部除去する。
膜１１と第１のポリＳｉ膜９をＲＩＥによる異方性エツ
チングによって、エミッタ領域に開口部１２を形成する
と同時にスクライブライン領域上を全部除去する。
第２図（ｂ）に示すように、 ５ｉ０２膜を被覆し。
スクライブライン１４の領域のみをレジスト膜１６でマ
スクして、 ＳｉＯ□膜をＰＩＨによる異方性エツチン
グによって処理すると、残ったＳｉＯ□膜１５はエミッ
タ電極形成領域の側壁にサイドウオール１５Ａとして、
またスクライブライン５ｉ０２膜１５Ｂとして形成され
る。
スクして、 ＳｉＯ□膜をＰＩＨによる異方性エツチン
グによって処理すると、残ったＳｉＯ□膜１５はエミッ
タ電極形成領域の側壁にサイドウオール１５Ａとして、
またスクライブライン５ｉ０２膜１５Ｂとして形成され
る。
第２図（ｄ）に示すように、第２のポリＳｉ膜１７を被
覆後、バターニングしてエミッタコンタクト電極を形成
する際に、スクライブライン上にポリＳｉ膜１７が残る
こともなく、従って、ポリＳｉ膜除去のためのウエント
エッチングも行う必要がなくなる。
覆後、バターニングしてエミッタコンタクト電極を形成
する際に、スクライブライン上にポリＳｉ膜１７が残る
こともなく、従って、ポリＳｉ膜除去のためのウエント
エッチングも行う必要がなくなる。
以後、第２図（ｅ）、（ｆ）に示すように２通常の工程
によって、自己整合型バイポーラトランジスタを完成す
る。
によって、自己整合型バイポーラトランジスタを完成す
る。
以上説明したように９本発明によれば、スクライブライ
ンをＳｉ０ｇ膜で被覆したために、サイドウオール形成
に関連するＡｊ２膜の残渣等の発生がなくなり、電極間
ショートが防止でき、ＬＳＩの歩留りアップ、信鯨性の
向上が期待できる。
ンをＳｉ０ｇ膜で被覆したために、サイドウオール形成
に関連するＡｊ２膜の残渣等の発生がなくなり、電極間
ショートが防止でき、ＬＳＩの歩留りアップ、信鯨性の
向上が期待できる。
第１図は本発明の原理説明図。
第２図は本発明の一実施例の工程順模式断面図。
第３図は従来例の説明図
第４図はアライメントのマーカー・パターンである。
図において。
１は半導体基板、 ２はフィールド絶縁膜。
３は導電膜、 ４は層間絶縁膜。
５は絶縁膜、 ５Ａはサイドウオール。
６はレジスト膜、 ７はＳｉ基板
８はフィールド５ｉ０２膜。
９は第１のポリＳｉ膜、 １０は素子分離ＳｉＯ２膜。
１１は層間ＳｉＯ□膜、１２は開口部。
１３はマーカ一部、１４はスクライブライン。
１５はＳｉｎ、膜、１５Ａはサイドウオール。
１５ＢはスクライプラインＳｆＯ，膜。
１６はレジスト膜、 １７は第２のポリＳｉ膜。
１８Ａは外部ベース、１８Ｂは内部ベース。
１９はエミツタ、２０はへ！電極
Ａ発θ月の＆埋ｇ敷四図
アライメントｌ７）７−カー、へ°クーソ第 ４
ｍ Ａ）＃θ肋−実胞？１へＩＪＬ引莫に吋面図第 ２
ｍ
ｍ Ａ）＃θ肋−実胞？１へＩＪＬ引莫に吋面図第 ２
ｍ
Claims (1)
- 【特許請求の範囲】 半導体基板（１）上に導電膜（３）を形成し、該導電
膜（３）上に層間絶縁膜（４）を被覆する工程と、半導
素子形成領域において、該層間絶縁膜（４）ならびに該
導電膜（３）に、半導体基板（１）に達する開口部を設
け、且つ、スクライブライン領域において、該層間絶縁
膜（４）ならびに該導電膜（３）を完全に除去する工程
と、 該半導体基板（１）上全面に絶縁膜（５）を被覆する工
程と、 スクライブライン領域上の該絶縁膜を、レジスト膜６を
マスクとして、残すとともに、該絶縁膜（５）を異方性
エッチングして、素子形成領域の開口部側壁にサイドウ
ォール（５Ａ）を形成する工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2118383A JPH0414851A (ja) | 1990-05-08 | 1990-05-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2118383A JPH0414851A (ja) | 1990-05-08 | 1990-05-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0414851A true JPH0414851A (ja) | 1992-01-20 |
Family
ID=14735337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2118383A Pending JPH0414851A (ja) | 1990-05-08 | 1990-05-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0414851A (ja) |
-
1990
- 1990-05-08 JP JP2118383A patent/JPH0414851A/ja active Pending
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