JPH09181337A - 半導体素子におけるサブミクロン構造の製造方法 - Google Patents

半導体素子におけるサブミクロン構造の製造方法

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JPH09181337A
JPH09181337A JP8338959A JP33895996A JPH09181337A JP H09181337 A JPH09181337 A JP H09181337A JP 8338959 A JP8338959 A JP 8338959A JP 33895996 A JP33895996 A JP 33895996A JP H09181337 A JPH09181337 A JP H09181337A
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etchable
semiconductor structure
sidewall
etching
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マジド・エム・ハシェミ
Saied N Tehrani
セイド・エヌ・セラニ
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サング・ピー・パック
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Abstract

(57)【要約】 【課題】 半導体素子においてサブミクロン構造を製造
する簡単、安価で、しかも再現性のある製造方法を提供
する。 【解決手段】 サブミクロン構造を製造するプロセス
は、基板（１０）上にゲート金属層（１５）を堆積する
段階と、金属層（１５）上に第１エッチング可能物質層
（２０）を形成し第１側壁（２１）を規定する段階とを
含む。この構造上に第２エッチング可能層（２５）を堆
積し、第２側壁（２６）を規定する。第２エッチング可
能層（２５）をエッチングして第２側壁（２６）のみを
残し、更に第１エッチング可能層（２０）を除去する。
第２側壁（２６）をエッチング・マスクとして用いて金
属層（１５）を除去し、サブミクロン構造を形成する。
この構造の幅は、金属層（１５）の厚さに依存する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子におけ
るサブミクロン構造の製造に関し、更に特定すれば、サ
ブミクロン半導体素子の製造に関するものである。
【０００２】
【従来の技術】電界効果トランジスタ（ＦＥＴ）、ヘテ
ロ接合電界効果トランジスタ（ＨＦＥＴ）、および制御
端子を内蔵する同様の素子のような半導体素子の多くで
は、素子の速度、したがって動作周波数は、少なくとも
部分的には制御端子領域によって決定される。即ち、制
御端子が小さい程（狭い程）、素子の速度および動作周
波数は高くなる。
【０００３】従来技術において、非常に小さい制御端子
を有する半導体素子を製造しようとする多くの試みがな
されている。半導体素子内に小さな制御端子を製造する
主要な方法は、Ｅ−ビーム(E-beam)技術を利用し、フォ
トレジストのようなマスキング材料またはその他のマス
キング材料に、ゲート即ち制御端子を描画するというも
のである。しかしながら、Ｅ−ビーム技術は極端に高価
であり、そのスループット(throughput)は非常に低いの
で、製造プロセスは非常に高価でしかも時間を要する。
【０００４】文献にはその他の方法も示唆されており、
非常に小さい制御端子を規定するための正確なアンダー
カット・エッチングまたは有角蒸着(angleevaporation)
が含まれる。しかしながら、これらの方法は実施が非常
に困難であり、多くの複雑なプロセス工程を含み、通常
再現性が低いので、製造される素子は信頼性または一貫
性がないものとなる。
【０００５】
【発明が解決しようとする課題】したがって、半導体素
子におけるサブミクロン構造のための簡単、安価で、し
かも再現性のある製造プロセスを考案することが非常に
望まれている。
【０００６】本発明の目的は、半導体素子における新規
で改良されたサブミクロン構造の製造方法を提供するこ
とである。
【０００７】本発明の他の目的は、比較的安価かつ簡単
に実施できる、半導体素子における新規で改良されたサ
ブミクロン構造の製造方法を提供することである。
【０００８】本発明の更に他の目的は、再現性が高く、
信頼性および一貫性が非常に高い半導体素子を提供す
る、半導体素子における新規で改良されたサブミクロン
構造の製造方法を提供することである。
【０００９】
【課題を解決するための手段】上述のおよびその他の問
題の少なくとも部分的な解決、ならびに上述のおよびそ
の他の目的の実現は、基板上にゲート金属層を堆積する
段階と、第１エッチング可能物質層を金属層上に形成し
て第１側壁を規定する段階とを含む、サブミクロン構造
の製造プロセスにおいて達成される。この構造上に第２
エッチング可能層を堆積して、第２側壁を規定する。第
２エッチング可能層をエッチングして、第２側壁のみを
残し、更に第１エッチング可能層を除去する。第２側壁
をエッチング・マスクとして用いて金属層をエッチング
し、サブミクロン構造を形成する。この構造の幅は、金
属層の厚さに依存する。
【００１０】
【発明の実施の形態】ここで図面に移ると、本発明によ
るサブミクロン構造を有する半導体素子の製造における
種々の工程が示されている。図１は、平面１１とこの平
面内に不連続部分とを有する基板１０の簡略半構成図(s
emi-schematic drawing)である。本特定実施例では、不
連続部分とは、高濃度にドープされた砒化ガリウム(GaA
s)等のような、導電性接点材料をパターニングした層１
２のことである。パターン層１２は、半導体素子の電極
用接点領域を規定する。この場合の電極とは、例えば、
ＦＥＴ、ＨＦＥＴ等の電流搬送電極（例えば、ドレイン
および／またはソース）である。尚、用途または半導体
素子によっては、不連続部分がないものもあり、また用
途によっては、ドーピング物質を直接基板１０に導入し
て接点領域を形成するものもあることは理解されよう。
【００１１】パターン層１２は、更に、先の電極用接点
領域間に制御電極領域即ち領域１３を規定するようにも
パターニングされている。ＦＥＴまたはＨＦＥＴの製造
において、この領域はゲートを受容するように設計され
ており、上述のように、ゲートは可能な限り小さいまた
は狭いものが望ましい。基板１０は実際には半導体ウエ
ハを表わし、その小部分のみが図示されていることは理
解されよう。また、パターン層１２は３つの異なる不連
続部分を含むが、種々の半導体素子においては、様々な
電流搬送電極の組み合わせが可能であり、かかる詳細は
当技術では既知であるので、本開示では詳しく説明しな
い。
【００１２】次に図２を参照する。パターン層１２の制
御電極領域１３および不連続部分を覆うように、ゲート
金属（またはその他の導電性材料）の層１５を堆積す
る。本特定実施例では、ＴｉＷＮ、Ａｌ、または下地物
質と良好なショットキ接点を形成可能な同様の金属のよ
うなゲート金属のブランケット層を表面上に堆積し、構
造をほぼ平面化する。通常、Ｓｉ3N 4等のような誘電体
である、第１エッチング可能物質の層２０を、層１５の
表面に堆積し、図３に示すように、１つ以上の側壁２１
を形成するようにパターニングを行う。
【００１３】一旦図４および図５に移ることにする。こ
れらの図では、各々ダッシュを付した同様の番号で同様
の素子を示すことにより、異なる実施例であることを表
わしている。ここに示すのは、多少異なる実施例であ
り、層１５’をコンフォーマルに堆積することによっ
て、層１２’における不連続部分を保存したものであ
る。勿論、実際の製造プロセスの間、これら２つの実施
例が共に存在することもあり、これら可能な２つの極端
な場合を示す目的の１つは、層１５’の厚さが所望の結
果を与える程十分に厚ければ、表面の輪郭は任意である
という事実を強調するためであることは、当業者には理
解されよう。第１エッチング可能層２０’を層１５’の
表面上に堆積し、先に述べたように、１つ以上の側壁２
１’を形成するようにパターニングを行う。
【００１４】残りのプロセスは両実施例とも同様である
ので、これより図６を参照することにする。層２０上に
第２エッチング可能層２５をコンフォーマルに堆積し、
第２側壁２６を規定する。第２側壁２６が規定する層２
５の部分は、層２５の残りの部分よりも大幅に厚い（約
２倍の厚さ）ことに注意されたい。また、層２０および
側壁２１を正確にパターニングすることによって、制御
電極領域１３内の所望の位置に側壁２６（即ち、層２５
の厚い部分）を位置付ける。通常、層２５は、ＳｉＯ2
等のような、容易にエッチング可能な物質で形成される
が、その理由は以下で明らかとなろう。
【００１５】次に図７を参照する。層２５をエッチング
して、側壁２６以外、即ち、層２５の厚い部分以外全て
を除去する。ここで注意すべきは、層２５は厚さ「ｔ」
を有し、層２５から厚さ「ｔ」の物質をエッチングする
ことによって、側壁２６が保持されることである。ま
た、側壁２６の幅「ｗ」は、通常層２５の厚さ「ｔ」に
よって決定される。したがって、幅「ｗ」は、層２５の
厚さ「ｔ」を制御することによって、容易に制御可能で
あり、非常に精度高く制御可能である。
【００１６】次に、選択エッチングにようないずれかの
好都合な方法によって、層２０を除去し、図８に示すよ
うに、自立した側壁(free standingsidewalls)２６を残
す。次いで、反応性イオン・エッチング（ＲＩＥ）のよ
うな好都合なエッチング技法を用い、側壁２６をエッチ
ング・マスクとして利用して、図９に示すように層１５
をエッチングする。層１５の残りの部分または部分群３
０は、制御端子領域１３において、半導体素子の制御端
子（例えば、ＦＥＴまたＨＦＥＴではゲート）を規定す
る。部分３０は図１０の紙面に入って突き抜けるように
延び、２つの異なる部分を形成するように終端するか、
あるいは図１１に示すように矩形状に延びて、内側の不
連続部分３５を取り囲む。一旦層２５のエッチングが完
了したなら、側壁２６を除去し、図１０または図１１に
示すように、制御端子３０を残すことができる。
【００１７】層２５の厚さ「ｔ」に対して非常に高い精
度の制御が可能であり、しかも非常に小さな厚さが達成
可能であるので、部分３０は、例えば、０．２５ミクロ
ン未満という、サブミクロン・サイズに比較的容易に作
成することができる。また、層２５の厚さは再現性が高
いため、ウエハ全体、または別のウエハ上でも、非常に
精度高く再現することができる。このように、サブミク
ロンの制御電極を有する半導体素子は生産性が非常に高
く、非常に精度高くで再現可能な速度および周波数特性
を有する。
【００１８】以上、本発明の特定実施例について示しか
つ説明してきたが、これ以外の変更および改良も当業者
には想起されよう。したがって、本発明はここに示した
特定形態には限定されないと理解されることを望み、特
許請求の範囲は本発明の精神および範囲から逸脱しない
全ての変更を含むことを意図するものである。
【図面の簡単な説明】
【図１】本発明による半導体素子においてサブミクロン
構造を製造するプロセスにおける、第１連続工程の１つ
を示す簡略半構成図。
【図２】本発明による半導体素子においてサブミクロン
構造を製造するプロセスにおける、第１連続工程の１つ
を示す簡略半構成図。
【図３】本発明による半導体素子においてサブミクロン
構造を製造するプロセスにおける、第１連続工程の１つ
を示す簡略半構成図。
【図４】図１ないし図３に描いた工程における多少の変
更を示す図。
【図５】図１ないし図３に描いた工程における多少の変
更を示す図。
【図６】本発明による半導体素子にサブミクロン構造を
製造するプロセスにおける、最終連続工程の１つを示す
簡略半構成図。
【図７】本発明による半導体素子にサブミクロン構造を
製造するプロセスにおける、最終連続工程の１つを示す
簡略半構成図。
【図８】本発明による半導体素子にサブミクロン構造を
製造するプロセスにおける、最終連続工程の１つを示す
簡略半構成図。
【図９】本発明による半導体素子にサブミクロン構造を
製造するプロセスにおける、最終連続工程の１つを示す
簡略半構成図。
【図１０】本発明による半導体素子にサブミクロン構造
を製造するプロセスにおける、最終連続工程の１つを示
す簡略半構成図。
【図１１】本発明による半導体素子にサブミクロン構造
を製造するプロセスにおける、最終連続工程の１つを示
す簡略半構成図。
【符号の説明】
１０ 基板 １１ 平面 １２，１２’ パターン層 １３ 制御電極領域 １５，１５’ ゲート金属層 ２０，２０’ 第１エッチング可能物質層 ２１ 側壁 ２５ 第２エッチング可能層 ２６ 側壁 ３５ 不連続部分
フロントページの続き (72)発明者 サング・ピー・パック アメリカ合衆国アリゾナ州テンピ、イース ト・アポロ・ドライブ2007

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】サブミクロン構造を有する半導体構造の製
    造方法であって：半導体構造（１０，１２）を用意する
    段階；前記半導体構造上に導電性物質層（１５）を堆積
    する段階；前記導電層（１５）上に第１エッチング可能
    物質層（２０）を形成し、第１側壁（２１）を規定する
    段階；前記導電層（１５）および前記第１エッチング可
    能層（２０）上に第２エッチング可能物質層（２５）を
    形成する段階であって、前記第２エッチング可能層（２
    ５）は前記第１エッチング可能層（２０）における前記
    側壁（２１）を覆い、前記第２エッチング可能層（２
    ５）において、前記第２エッチング可能層（２５）の残
    りの部分よりも厚い、第２側壁（２６）を規定するよう
    に、前記第２エッチング可能層（２５）を形成する前記
    段階；前記導電層（１５）および前記第１エッチング可
    能層（２０）から前記第２エッチング可能層（２５）を
    エッチングし、前記第２エッチング可能層（２５）に前
    記第２側壁（２６）の一部を残す段階；前記第１エッチ
    ング可能層（２０）を除去し、前記第２エッチング可能
    層（２５）に前記第２側壁（２６）を残す段階；および
    前記第２エッチング可能層（２５）における第２側壁
    （２６）をエッチング・マスクとして用いて、前記半導
    体構造（１０）上の導電性物質層（１５）をエッチング
    し、サブミクロン構造を形成する段階；から成ることを
    特徴とする方法。
  2. 【請求項２】サブミクロン構造を有する半導体構造の製
    造方法であって：平坦な表面（１３）と、該表面（１
    ３）内の不連続部分（１２）とを有する半導体構造（１
    ０）を用意する段階；前記表面（１３）および前記半導
    体構造（１０）の不連続部分（１２）上に、導電性物質
    層（１５）を堆積する段階；前記導電層（１５）上に第
    １エッチング可能物質層（２０）を形成し、前記半導体
    構造（１０）の不連続部分（１２）に隣接して、第１側
    壁（２１）を規定する段階；前記導電層（１５）および
    前記第１エッチング可能層（２０）上に第２エッチング
    可能物質層を形成する段階であって、前記第２エッチン
    グ可能層（２５）は前記第１エッチング可能層（２０）
    における側壁（２１）を覆い、前記第２エッチング可能
    層（２５）の残りの部分よりも厚い、第２側壁（２６）
    を前記第２エッチング可能層（２５）に形成するよう
    に、前記第２エッチング可能層（２０）を形成する前記
    段階；前記導電層（１５）および前記第１エッチング可
    能層（２０）から前記第２エッチング可能層（２５）を
    エッチングし、前記第２エッチング可能層（２５）に前
    記第２側壁（２６）を残す段階；前記第１エッチング層
    （２０）を除去し、前記半導体構造（１０）の不連続部
    分（１２）から離間された前記第２側壁（２６）を前記
    第２エッチング可能層（２５）に残す段階；前記第２側
    壁（２５）をエッチング・マスクとして用いて、前記表
    面（１３）および前記半導体構造（１０）の不連続部分
    （１２）上の導電層（１５）を除去し、サブミクロン構
    造を形成する段階；および前記第２側壁（２６）を除去
    する段階；から成ることを特徴とする方法。
  3. 【請求項３】サブミクロン構造を有する半導体構造の製
    造方法であって：導電性物質の接点層（１２）を上面に
    有する半導体構造を用意する段階；前記導電性接触層
    （１２）をエッチングし、前記基板（１０）の一部（１
    ３）を露出させる段階であって、前記基板（１０）の露
    出部分（１３）は制御電極領域を規定し、前記導電性接
    触層（１２）は前記制御電極領域に隣接して不連続部分
    を規定するように、前記導電性接触層（１２）をエッチ
    ングする段階；前記基板（１０）の露出部分（１３）お
    よび前記半導体構造の不連続部分上に制御電極金属層
    （１５）を堆積する段階；前記半導体構造の不連続部分
    を覆うように、前記制御電極金属層（１５）上に第１エ
    ッチング可能物質層（２０）を形成し、前記半導体構造
    の不連続部分に隣接して第１側壁（２１）を規定する段
    階；前記制御電極金属層（１５）および前記第１エッチ
    ング可能層（２０）上に第２エッチング可能物質層（２
    ５）を形成する段階であって、前記第２エッチング可能
    層（２５）は、前記第１エッチング可能層（２０）にお
    ける前記側壁（２１）を覆い、前記第２エッチング可能
    層（２５）の残りの部分よりも厚く、前記半導体構造の
    不連続部分から離間されている第２側壁（２６）を前記
    第２エッチング層（２５）に形成するように、前記第２
    エッチング可能層（２５）を形成する段階；前記制御電
    極金属層（１５）および前記第１エッチング可能層（２
    ０）から前記第２エッチング可能層（２５）をエッチン
    グし、前記第２側壁（２６）の一部を残す段階；前記第
    １エッチング可能層（２０）を除去し、前記半導体構造
    の不連続部分から離間された前記第２側壁（２５）を残
    す段階；前記第２側壁（２５）をエッチング・マスクと
    して使用し、前記表面（１３）および前記半導体構造の
    不連続部分上の前記制御電極金属物質層（１５）をエッ
    チングして、サブミクロン制御電極を形成する段階；お
    よび前記第２側壁（２６）を除去する段階；から成るこ
    とを特徴とする方法。
JP8338959A 1995-12-11 1996-12-04 半導体素子におけるサブミクロン構造の製造方法 Pending JPH09181337A (ja)

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US566385 1995-12-11
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19548058C2 (de) * 1995-12-21 1997-11-20 Siemens Ag Verfahren zur Herstellung eines MOS-Transistors
US5851882A (en) 1996-05-06 1998-12-22 Micron Technology, Inc. ZPROM manufacture and design and methods for forming thin structures using spacers as an etching mask
US5923981A (en) * 1996-12-31 1999-07-13 Intel Corporation Cascading transistor gate and method for fabricating the same
US6150245A (en) * 1997-02-27 2000-11-21 Nec Corporation Method of manufacturing a field effect transistor
US6191446B1 (en) 1998-03-04 2001-02-20 Advanced Micro Devices, Inc. Formation and control of a vertically oriented transistor channel length
US6683337B2 (en) * 2001-02-09 2004-01-27 Micron Technology, Inc. Dynamic memory based on single electron storage
DE10137575A1 (de) * 2001-07-31 2003-02-27 Infineon Technologies Ag Verfahren zur Erzeugung einer Maske sowie Verfahren zur Herstellung einer Halbleitervorrichtung

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4358340A (en) * 1980-07-14 1982-11-09 Texas Instruments Incorporated Submicron patterning without using submicron lithographic technique
US4354896A (en) * 1980-08-05 1982-10-19 Texas Instruments Incorporated Formation of submicron substrate element
US4432132A (en) * 1981-12-07 1984-02-21 Bell Telephone Laboratories, Incorporated Formation of sidewall oxide layers by reactive oxygen ion etching to define submicron features
JPS60137070A (ja) * 1983-12-26 1985-07-20 Toshiba Corp 半導体装置の製造方法
US4648937A (en) * 1985-10-30 1987-03-10 International Business Machines Corporation Method of preventing asymmetric etching of lines in sub-micrometer range sidewall images transfer
US4689869A (en) * 1986-04-07 1987-09-01 International Business Machines Corporation Fabrication of insulated gate gallium arsenide FET with self-aligned source/drain and submicron channel length
JPS63226930A (ja) * 1987-03-16 1988-09-21 Nec Corp 半導体装置の製造方法
JPH0233939A (ja) * 1988-07-23 1990-02-05 Nec Corp 電界効果トランジスタの製造方法
US5480829A (en) * 1993-06-25 1996-01-02 Motorola, Inc. Method of making a III-V complementary heterostructure device with compatible non-gold ohmic contacts

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