JPS6184864A - ベース・ソース電極短絡部を持つ絶縁ゲート半導体素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景および概要 本発明は、ベース・ソース電極短絡部を有する絶縁ゲー
ト半導体素子Ｊ５よびこのような短絡部を形成する方法
に関する。

絶縁ゲート半導体素子は、半導体材料から絶縁されて隔
たっているゲート、すなわち制御１１電極を使用し、ゲ
ートの下の半導体材料の導電率を変える素子である。典
型的な絶縁ゲート半導体素子には、周知の素子である金
属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）
、およびＢ、Ｊ。

Ｂａｉｉｇａ等による論文ｒ　Ｔ　ｈｅ　　ｌ　ｎ５ｕ
ｌａｔｅｄ　　Ｇ　ａｔｅ　　Ｒａｃｔｉｆｉｅｒ　　
　＜　　（ＧＲ）　　：　　Ａ　　　Ｎｅｗ　　　Ｐｏ
ｗｅｒ５Ｗｉｔｃｈｉｎ（Ｉ　　ｏｅＶｉＣｅ　Ｊ　、
　　ｆ　Ｄ　ＥＭ　（１９８２年１２月ン２６４−２６
７頁、に記載されているような絶縁ゲートトランジスタ
（ＩＧＴ）（これは、「絶縁ゲート整流器」ども呼ばれ
ている）が含まれる。ＭＯＳＦＥＴおよびＩＧＴの両方
は典型的には多数の繰返した個々の「セルＪで構成され
ており、各セルの大きさが小さくなるにつれて素子の通
電能力が増大する。

ベース・ソース電極短絡部は、典型的にはＭＯＳＦＥＴ
およびＩＧＴに使用され、最も一般的にはｆ’ＰＪすな
わち中位のＦ１４度にドープされたＰ導電型ベース領域
、および「Ｎ＋」すなわち高濃度にドープされたＮ導電
型ソース領域を互いに電気的に短絡するソース電極の一
部から成る。これは、Ｐ型ベース領域とＮ生型ソース領
域との間のベース・ソース間ＰＮ接合部が、Ｎ十型ソー
スからベース・ソース間ＰＮ接合部を横切ってＰ型ベー
ス領域内へ電子を注入し始めるほどに、（例えば、Ｐ十
型領域内の正孔の流れによって）順方向にバイアスされ
ないように保証するのに役立つ。このような電子の注入
はＭＯＳＦＥＴおよび１０丁の両方に有害である。例え
ば、ＩＧＴにおいては、このような電子の注入によって
素子はサイリスタにおけるように「オン」すなわち電流
導通状態にラッチ保持され、素子電流に対するゲート制
御ができなくなる。

従来の前述したベース・ソース電極短絡部を使用した時
でさえも、Ｐ型ベース領域における正孔の流れによりＮ
生型ソース領域による好ましくない電子注入を生じさせ
るのに十分な電圧降下がベース・ソース間ＰＮ接合部に
沿ってまだ発生することがある。Ｐ型ベース領域におけ
る正孔の流れによる電圧降下およびその結果のＮ生型ソ
ース領域による好ましくない電子の注入の可能性を最小
にする従来の一つの技術は、特別に整合したマスクを使
用して、「Ｐ＋」すなわら高濃度にドープされたＰ導電
型短絡領域をベース・ソース間ＰＮ接合部に隣接するＰ
型ベースｆｌＡ域の選択された部分に形成することであ
る。従って、Ｐ十型短絡領域に流れる正孔の流れがＰ十
型短絡領域内に低い電圧降下のみを生じさせ、そしてＮ
＋型ソ〜ス領滅からの好ましくない電子の注入を生じさ
せないようにしている。

ベース・ソース間ＰＮ接合部に沿った正孔の流れによる
電圧降下を最少にする上述した技術の欠点は、Ｐ十短絡
領域を形成する際に特別に整合したマスクを必要とする
ことである。これは製造費用を高くすると共に、より大
きな寸法のセルにしか適用できず、この結果、素子の通
電能力を低下させる。

従って、本発明の目的は、非常に有効なベース・ソース
電極短絡部を有する絶縁ゲート半導体素子を提供するこ
とにある。

本発明の伯の目的は、ベース・ソース電極短絡部を有し
、従来の素子に比較して寸法を小ざくしたセルを有する
絶縁ゲート半導体素子を提供することにある。

本発明の別の目的は、製造の複雑さおよび価格において
わずかな増加のみで形成することができるベース・ソー
ス電極短絡部を有する半導体素子を提供することにある
。

本発明の更に他の目的は、ベース・ソース電極短絡部を
有する半導体素子において改良された短絡領域を形成す
る方法を提供することにある。

本発明の好適形態によれば、改良されたベース・ソース
電極短絡部を有する半導体素子が提供される。この素子
は、実質的に平坦な上面を有し、Ｎ型電圧支持層と、こ
のＮ型電圧支持層の上に配設され、ウェーハ上面に近接
して終端する部分を持つＰ型ベース領域と、このＰ型ベ
ース領域の上に配設されたＮ生型ソース領域とを含む半
導体ウェーハを有する。半導体素子はまた、ウェーハ上
に設けられ、このウェーハから絶縁されて隔たるゲート
と、ウェーハ上に配設され、Ｎ生型ソース領域に導電結
合さ札たソース電極とを有する。、Ｐ＋型稙込み短絡領
域がウェーハの中に設けられており、このＰ十型植込み
（ｉｍｐｌａｎｔ　）短絡領域の少なくとも主要部はウ
ェーハ上面の平面の下に配置され、Ｎ＋望ソースおよび
Ｐ型ベース領域に隣接している。植込み短絡領域はＰ型
ベース領域よりも高い導電率を有し、Ｐ型ベース領域と
ソース電極との間に短絡部を完成するようにソース電極
に導電結合されている。

本発明の別の好適形態によれば、絶縁ゲート半導体素子
中に植込み短絡領域を形成する方法が提供される。この
方法は、実質的に平坦な上面を有し、順次隣接して構成
されたＮ十型ソース領域、Ｐ型ベース領域およびＮ型電
圧支持層を含む半導体ウェーハを用意する工程を含む。

ウェーハから絶縁されて隔たるゲートがウェーハ上に形
成される。ゲートは、Ｐ十型植込み短絡領域の少なくと
も大部分がウェーハ上面の下側に配置され且つＮ＋型ソ
ースおよびＰ型ベース領域の両方に隣接するように十分
に高いエネルギレベルでウェーハ中にＰ十植込み短絡領
域を打込む際、打込み用マスクの一体部分として利用さ
れる。ソース電極がＮ＋型ソース領域およびＰ十型植込
み短絡領域に導電接続される。

本発明の新規な特徴は特許請求の範囲に記載されている
。しかしながら、構成および動作の方法についての本発
明自身は、その他の特徴および利点とどらに、添付図面
に関連する次の説明を参照することにより更に良く理解
されることであろう。

好適実施例の説明 本発明の植込み短絡領域により達成される電気的機能の
理解を助けるために、従来の半導体素子を第１図に例示
して説明する。第１図は半導体素子１０の断面図を示す
ものである。素子１０は実質的に平坦な上面および下面
１４および１６をそれぞれ有する半導体ウェーハ１２を
有している。Ｎ導電型ドーパント不純物で高１１１度に
ドープされたポリシリコンのようなゲート１８が、絶縁
層２０の下側部分によってウェーハ１２から絶縁されて
隔たっている。

絶縁層２０は一つの層からなるものとして簡単な形態で
図示されているが、実際には一例どして二酸化シリコン
および窒化シリコンの一つ以上の層で構成してもよい。

また、素子１０には上側の電極すなわちソース電極２２
および下側の電極すなわらドレイン電極２４が設けらけ
ている。

ウェーハ１２はＰ型ベースｌ［２６を含んでおり、この
Ｐ型ベース領域２６は上から見た時、−例として矩形、
円形または細長い形であってよい。ゲート１８がＰ型ベ
ース領域２６の部分２６′　の上に配設され、ゲート１
８は上から見た時、平面図においてＰ型ベース領ｈｉ！
２６の周囲と同じ形状を有する。Ｐ型ベース領域２６上
にはＮ十型ソース領域２８が配設され、これはＰ型ベー
ス領域とともにＰＮ接合部２９を形成する。Ｎ十型ソー
ス領１４２８はソース電極２２にＰＩＪ接しており、上
から見た時、典型的にはＰ型ベース領域２６内にＰ型ベ
ース領域２６の周囲と同じ形状の閉ループを形成してい
る。従って、右側のＮ十型領域はＮ生型ソース領ｌ１ｉ
ｉ！２８のループの一部である。Ｎ型′眉圧支持領域３
０はＰ型ベース領域２６の下に配設され、またドレイン
電極２４の上に配設されている最も下側の領Ｉ！Ａ３２
の上に配設されている。図示のように、領域３２はＰ導
電型またはＮ導電型に高温度にドープされたものであり
、前者の場合には素子１０はＩＧＴを構成し、後者の場
合には素子はＭＯＳＦＥＴを構成する少導体素子１０は
典型的には完成された素子１０内に幾度も繰返されたセ
ルを右し、各セルは共通のゲート１８、共通のソース電
極２２および共通のドレイン°市極２４を共有している
。

ＩＧＴすなわち最も下側の領域３２がＰ導電型である場
合の素子１０の動作について次に考察する。

ゲート１８が（ソース゛電極２２に対して）十分に高い
電圧でバイアスされた場合には、ゲート１８に１ａ接し
ているＰ型ベース領域２６の部分２６′　は正孔（すな
わち、正電荷のキャリア）が欠乏状態になり、電子を４
９１する「反転」ヂャンネルとして知られているものを
形成するように電子で占有された状態になる。この時、
ドレイン電極２４をソース電（り２２よりも正方向にバ
イアスすると、図に示す電子の流れ３２がソース電４４
ｉ２２からＮ十型ソース領戚２８および部分２６′　の
反転チャンネルを介してＮを電圧支持領域３０へ流れる
。Ｎ型電圧支持層３ｏと最も下側のＰ十型領ｌｊｉ！３
２との間にあるＰＮ接合部３３が十分に順方向にバイア
ス（シリコンの場合には、約０．５ボルト）されると、
正孔の流路３４を介して最も下側のＰ十型領緘３２によ
りＮ型電圧支持層３゜内へ正孔が注入される。正孔の流
れ３４の一部は電子の流れ３２と交差する所（例えば、
位置３６）で電子の流れ３２と再結合し、この再結合に
より素子電流の大部分が生じる。しかしながら、正孔の
流れ３４の一部は、図示の正孔の流路３８によって示さ
れるように電子の流路３２からの電子と再結合せず、代
りにＰ型ベース領域２６を介してソース電極２２に流れ
る。正孔の流れ３８はＰＮ接合部２９に沿って位置△お
よびＢの間において電圧降下を発生し、この゛電圧がシ
リコン素子の場合には約０．５ポル１−を越えると、Ｎ
十型ソース領域２８はＰ型ベース領域２６へ電子を注入
するように誘起され、これにより素子１０は直ちにサイ
リスクと同じようにオン状態にラッチされ、ゲート１８
による素子電流の制御が失われる。

ＰＮ接合部２つに沿った正孔の流れ３８によって発生す
る電圧降下を減らすために、従来技術によるとウェーハ
１２内に二点鎖線で示すＰ＋型短絡領域４２が設けられ
ている。この領域４２は正孔に対して非常にＲ電性であ
り、その結果ＰＮ接合部２９に沿う位置Ｃから位置Ｂま
での間の電圧降下が極端に低くなる。しかしながら、こ
のＰ＋型短絡領域４２を作るには二つの重要な欠点があ
る。第１は、特別に整合したマスク（図示せず）が非望
的にＰ＋型短絡領域４２を形成する工程に使用されてい
ることである。第２は、Ｐ型ベース領域２６が上述した
マスクに対する整合の公差を吸収するのに十分な大きさ
でなければならず、この結果セルの寸法が大きくなり、
素子１０の通電能力が低くなる。これらの欠点は第２図
以降の図について説明する本発明により除去される。

第２図を考察すると、本発明による半導体素子５０の製
造方法における一工程が断面図で示されている。素子５
０はシリコンのような半導体材料からなるウェーハ５２
、Ｎ導電型不純物で高温度にドープされたポリシリコン
のようなゲート５８および絶縁層６０を有しており、絶
縁層６０の下側部分はゲート５８をウェーハ５２から絶
縁して隔てる。絶縁層６０は一つの層のみから成るよう
な簡単な形態で図示されているが、実際には例えば二酸
化シリコンおよび窒化シリコンの一つ以上の層で構成し
てもよい。つＩ−ハ５２は、（ＩＧＴに対しては）ＰＷ
導電型あり、または（ＭＯＳＦＥＴに対しては）Ｎ導電
型である最も下側の領域または層６２と、この最も下側
の層６２の上に配設されたＮ型電圧支持層６４と、この
Ｎ型電圧支持層６４の上に配設され、ゲート５８に近接
して終端している部分６８′　を有するＰ型ベース領域
６８とを含む。このＰ型ベース領域６８は、上から見た
場合、−例として矩形、円形または細長い形状である。

更にウェーハ５２はＰ型ベース領域６８の上に配設され
たＮ十型ソース領１４７０を有し、この領域７０の最も
上側の部分はウェーハ上面５４に終端している。Ｐ形ベ
ース部分６８′　が図示のようにウェーハ上面５４に終
端している場合には、素子５０は通常オフ状態にある素
子を構成しており、素子５０をターンオンするためには
ゲート５８をバイアスしなげ机ばならない。別の実施例
として、Ｎ導電型領戚（図示せず）がＰ型ベース部分６
８′　とウェーハ上面５４との間に配設され、かつＮ型
電圧支持領戚６４とＮ十型ソース領域１０の両方に相互
接続される場合には、素子５０は通常オン状態にある素
子を構成する。これはすなわら、Ｎ　Ｌｆｆ電型領域か
ら電子を欠乏状態にするようにゲート５８が適当にバイ
アスされてない場合には電子の流れがＮ導電型領域に流
れるからである。

本発明によれば、ゲート５８およびその上の絶縁層６２
の部分を打込み用マスクとして利用しながら。

ウェーハ上面５４を介してＰ導電型ドーパントを打込む
ことによりウェーハ５２内にＰ十型植込み短絡領［７２
を形成している。従って、特別に整合させたマスクを必
要とせずに、Ｐ十型植込み短絡領域７２を容易に形成す
ることができ、特別に整合したマスクに対する整合の公
差を吸収するためにＰをベース領域６８を大きくする必
要がないので、上から見たとぎのＰ型ベース領域６８を
寸法を小さくすることができる。その結果、素子５０は
セルの寸法を更に小さくすることができ、より大きな通
電能力を有することができる。Ｐ十型植込み短絡領域７
２はＮ十型ソース領域７０とＰ型ベース領域６８の間に
配置される。Ｐ十型短絡ｊＩＡ１４７２は第２図に示す
ものよりも更に下方に伸びてＰ型ベース領域６８内に延
在していてもよく、その結果このような植込み短！８領
域を形成するための適切な打込みエネルギを選択する際
に比較的広い許容差が得られる。

次に、Ｐ＋型植込み短絡領域７２を形成する模範的な手
順を第３図を参照して説明する。この第３図は第２図の
Ｐ＋型植込み短絡領域７２の中央部分と、隣接するＮ生
型ソース領域７０およびＰ型ベースｖＡＲ６８とを拡大
して示したものである。更に、第３図はＰ導電型ドーパ
ントおよびＮ導電型ドーパントのドーパント濃度分布を
示しており、また図示されている「深さ」はウェーハ上
面５４からつ工−ハ５２内への深さである。ホウ素は、
Ｐ＋型植込み短絡領域７２およびＰ型ベース領域６８を
形成するのに使用される好適なＰ導電型ドーパントであ
り、リンは、Ｎ生型ソース領域７０を形成するのに使用
される好適なＮｕ！！電型ドーパントである。Ｐ＋型植
込み短絡領１ｊ１６８がＮ生型ソース領域７０に直接隣
接するように、ホウ素のドーパントは位＠７５のような
元のＮ生型ソース領域７０内の位置においてリンのドー
パントより多くすべぎである。

第３図に示ずようなリンのドーパント濃度分布である場
合、少なくともシリコン素子に対しては例えば２Ｘ１０
１Ｓドーパント原子数／ＣＴｎ３のドーパント１ｌｉ１
度で例えば１９０Ｋｆｆｉ子ボルトの高い打込みエネル
ギでホウ素ドーパントを打込むことによって、第３図に
示ずようなＰ＋型植込み短絡領域７２のホウ素ドーパン
ト濃度分布を達成することができる。打込みエネルギを
八くすべき理由は、領域７２用のドーパントがウェーハ
５２の次の加熱工程によって［駆動」すなわち拡散され
た侵、Ｐ＋型植込み短絡領１４７２がＰ型ベース領域６
８の部分６８′　の中まで横方向に拡張するのを防止す
るためである。

このため、Ｐ型ベース領域６８の部分６８′　を反転す
るために必要なゲート５８のバイアス電圧はＰ＋型植込
み短絡領域７２の形成によって影響を受けない。

更に、ゲート５８（第２図）およびゲート５８の上の絶
縁層６０（第２図）の部分の全体の厚さはホウ先のドー
パントがゲート５８の下の絶縁層６０の部分に達するこ
とを防止するように十分な厚さであることが好ましい。

これは、Ｐ型ベース領域６８の部分６８′　を反転する
のに必要なゲート５８のバイアス電圧がホウ素の打込み
によって変わらないように維持する。

Ｐ＋型植込み短絡領域７２の形成の後、このように形成
された素子５０は、第４図に二点ｌＪＡｍで示すように
メタライズによりアルミニウムのよう′なソース電極１
４が形成される。本発明の一態様によれば、ソース電極
７４はそれから十分高い温度で十分な期間焼結され、破
線で示す金属−半導体共融組成物７６が形成される。こ
の共融組成１カフ６は下方に伸びるスパイク７８を有し
、これはＰ＋型植込み短絡領域１２をソース電１４７４
に導電接続し、またＮ＋型ソース額域１０をソース電極
１４に接続する。−例として、ソース電極７４としてア
ルミニウムを使用し、ウェーハ５２としてシリコンを使
用した場合には、共融組成物７６を形成するのに適切な
焼結時間は約３０乃至９０分であり、焼結温度は約５０
０℃から５５０°Ｃの範囲内にある。共融組成物γ６の
スパイク７８はＰ十型短Ｉ８領域７２を貫通してＰ型ベ
ース領域６８内に入らないことが好ましく、貫通すると
素子５０の降伏電圧が低下して不利だからである。。

完成された素子５０は第５図に示されているようになり
、これは最も下の領１ｄ６２の下にドレイン電極８０を
有している。このトレイン電１４８０は本技術分野に専
門知識を有するものにとって明らかであるように、素子
５０に対する製造工程の内の都合のよい時点において形
成してもよいものである。

次に第６図を参照すると、本発明の他の実施例による半
導体素子９０が示されており、これはＰト型植込み短絡
領域７２′　が形成された後のものである。このように
形成された素子９０は、Ｐ＋型植込み短絡領域７２が形
成された後の第２図の素子５０に対応するものであり、
従って、同じ符号を付しｌこ素子９０と素子５０の各部
分は同じ部分を構成しでいる。

第６・図に示す処理工程によれば、Ｎ十型ソース領域７
０′　の一部分に浅いエツチングを施づ°ことにより、
二点鎖線で示すようにウェーハの上面５４′から少なく
ともＰ＋型植込み短絡領域７２′の上部までの半導体材
料の部分９０を取り除く。−例として、反応性イオンエ
ツチングのような方向性エツチング処理で例えば約０．
２５乃至１．０マイクロメートルの半導体材料の部分９
２を取り除くことが適切である。しかしながら、方向性
エツチングを使用せず、またソース電極（図示せず）を
壁部９４においてのみＮ十型ソース領域に接触させる場
合には、約０．２５乃至０．４マイクロメートルのより
浅いエツチング深さが好適である。これは、壁部９４を
作るＮ生型ソース領域７０′　の横方向のエツチングが
大きくなり過ぎることを防止する。もし過大な横方向エ
ツチングが生じると、ソース電極をＮ＋型ソース領域７
０′　の壁部９４に付着させることが困難になるからで
ある。

第６図のエツチング工程の完成後に、素子９０は第７図
に二点鎖線で示すようにソース電極９６が形成さ机、こ
のソース電極９６は壁部９４においてＮ＋をソース領［
７０’　に隣接し、またＰ＋型植込み短絡領域１２′　
の上部に隣接している。最も下側の領域６２′　に隣接
覆る（二点鎖線で示す）ドレイン電極９８をこの時形成
してもよいし、本技術分野に専門知識を有する者に明ら
かなように、素子９０を形成する工程の他の都合のよい
時に形成してもよい。

完成された半導体素子９０は第８図に示されている。

第８図の半導体素子９０の好適変形例が第９図の斜視図
に示されている。明確にするために部分的に破断して示
されているが、ソース電極９６は壁部９４においてＮ生
型ソース領域７０′　に接触し、更にＮ十望ソース領域
７０′　の部分１００においてソース領域７０′　に接
触している。この部分１００は第６図のエツチング工程
においてエツチングされなかった部分である。Ｎ＋型ソ
ース領ＩＩＩ！７０′　の部分１００は第６図のエツチ
ング工程におけるエツチングマスクとして平行な線（例
えば、４マイクロメートルの幅で４マイクロメートルの
間隔）の格子を使用して従来の方法で形成してもよい。

この場合、前記平行な線はゲート５８′の矩形の開口部
１０２（第９図）の縦軸線に対してほぼ直交するように
配列される。

次に第１０図を参照すると、本発明の別の実施例による
半導体素子１１０が示されている。素子１１０（第１０
図〉および素子９０′（第９図）間における同じ符号は
同じ構成部品を示す。素子１１０において、ソース電極
９６′　は部分１００′　においてのみＮ十型ソース領
域７０″と接触している。この部分１００′　は（Ｐ十
型領１或７２″、　１１２および　１１４を打込む時の
）打込み用マスクとして平行線（例えば４マイクロメー
トル幅で４マイクロメートルの間隔）の格子を使用する
ことにより形成するのが適切である。この場合、前記平
行線はゲート５８″の矩形の開口部１０２′　の縦軸線
にほぼ直交するように配列される。ソース電極９６′　
は、Ｐ＋型植込み領域１１２および　１１４からなる高
導電路を介してＰ＋型植込み短絡領域１２″に心電結合
される。前記［）−１型植込み領域１１２および１１４
は領域７２″よりも更に少ない打込みエネルギで形成さ
れている。

２つのＰ＋型植込み領域（１１２および１１４）が図示
されているが、単一の植込み領域または３つ以上植込み
領域を使用してもよい。これらの植込み領域はソース電
４＠９６’　とＰ＋型植込み短絡領域７２′の間に高導
電路を形成するために設けられるものである。

第１１図には、本発明の特徴を第１図の従来の半導体素
子に取り入れた半導体素子２００が図示されている。索
子２００（第１１図）および索子１０（第１図）間にお
ける同じ符号は同じ構成部分を示している。素子２００
は、本発明によるＰ＋型植込み短絡領ｆｄ　２０２を有
し、更に従来の素子１０によるＰ十型短絡領域４２′　
を有している。

素子を上から児たときのＰ＋型植込み短絡領域２０２の
中央部２０６は、ウェーハの上面１４′　と接触してい
るように示されており、これは例えばＰ＋型植込み短絡
領［２０２を打込みにより形成する際に中央部２０６の
上に直接館以て配設された厚い酸化物（図示せず〉を介
して打込むことにより生じる。このような厚い酸化物は
Ｐ十型短絡領域４２′およびＮ生型ソース領Ｍ　２８’
　を形成するのに使用されるマスク（図示せず）の開口
部を覆う熱成長酸化物であってよい。

素子２００の各セルの寸法は、素子２００がＩＧＴ（最
も下側のＷＡ域３２′　がＰ導電型である場合）を構成
している場合には素子１０のセルの寸法と餞型的に同じ
大きさであるけれども、従来のＩＧＴ素子１０に比較し
てオン状態にラッチされることがより少なくなっている
。これは、Ｐ型ベース２６′　からソース電極２２′　
へ流れる正孔の流れ（図示せず）が、第１図のＰ型ベー
ス２６からソース電極２２への通路（ずなわら、領域４
２のみ）を通る正孔の流れ３８の場合よりも更に高い導
電性のＰ導電型材料（すなわち、領域４２′および２０
２の両方）を通るからである。

半導体素子２００（第１１図）の好適変形例においては
、Ｐ生型短絡領域４２′　は従来の素子１０（第１図）
の対応するＰ十型短絡領域４２よりも更に浅く形成する
かまたは完全に省略する（図示せず）。

これは、Ｐ十型植込み短絡領域２０２と、この領域２０
２にウェーハの上面１４′　で接触するソース電極２２
′　とが素子２００内にベース・ソース電極短絡部を構
成するのに適切であるので、素子２００の許容し得る変
形である。Ｐ生型短絡領域４２′を浅く形成したり、ま
たは素子２００から完全岬こ省略することによる利点は
、素子２００を更に小さな１法のセルで作ることができ
ることである。

以上、製造を簡単にし、素子のセルの寸法をより小さく
することを可能にしながら、浸れた素子性能を提供する
、改良されたベース・ソース゛電極短絡部を有する半導
体素子について説明した。

本発明の特定の実施例を例示して詳述したが、本技術分
野に専門知識を有する者にとっては多くの変更や変形を
行なうことができるものであろう。

例えば、Ｎ導電型材料とＰ導電型材料とを逆にした相補
型の半導体素子を形成することもできる。

従って、特許請求の範囲は本発明の真の精神および範囲
内に入るこのよう４【すべての変更や変形を包含するも
のであることを理解されたい。

【図面の簡単な説明】

第１図は、従来の半導体素子の概略断面図である。 第２図は、本発明による半導体素子の一製造工程を示す
概略断面図である。 第３図は、第２図の半導体素子の一部のドーパント濃度
分布を示す図である。 第４図は、本発明による半導体素子の別の一製造工程を
示す概略断面図である。 第５図は、本発明による完成された半導体素子の概略断
面図である。 第６図は、本発明による別の半導体素子の一製造工程を
尽す概略断面図である。 第７図は、第６図の素子の別の一製造工程を示す第６図
に類似した断面図である。 第８図は、完成された第６図および第７図の半導体素子
の概略断面図である。 第９図は、第６図乃至第８図の半導体素子の変形例の概
略断面斜視図である。 第１０図は、本発明による他の半導体素子の概略断面斜
視図である。 第１１図は、本発明の更に他の実施例による半導体素子
の概略断面図である。 （主な符号の説明） ５０・・・半導体素子、５２・・・ウェーハ、５４・・
・ウェーハ上面、５８・・・ゲート、６０・・・絶縁層
、６２・・・最も下側の領域、６４・・・Ｎ型゛市圧支
１４層６８・・・Ｐ型ベース領域、７０・・・Ｎ十型ソ
ース領域、１２・・・Ｐ十型植込み短絡領域。

Claims (1)

1. 【特許請求の範囲】 １、ベース・ソース電極短絡部を改良した絶縁ゲート半
   導体素子であつて、 実質的に平坦な上面を持つ半導体ウェーハと、前記ウェ
   ーハ内に含まれる一導電型の電圧支持層と、 前記ウェーハ内に含まれ、前記電圧支持層の上に設けら
   れ、前記上面または該上面の近くに終端する部分を持つ
   反対導電型のベース領域と、前記ウェーハ内に含まれ、
   前記ベース領域の上に設けられている前記−導電型のソ
   ース領域と、前記ウェーハの上に絶縁されて隔たつて配
   設されたゲートと、 前記ウェーハの上に配設され、前記ソース領域に導電結
   合されたソース電極と、 前記ウェーハ内に含まれ、少なくとも主要部が前記ウェ
   ーハ上面の平面の下に配置されて前記ソースおよびベー
   ス領域の両方に隣接している、前記ベース領域よりも高
   い導電率を有し、前記ソース電極に導電結合されている
   前記反対導電型の植込み短絡領域と、 を含む絶縁ゲート半導体素子。 ２、特許請求の範囲第１項記載の半導体素子において、
   更に前記ソース領域および前記植込み短絡領域を導電的
   に相互接続する導電性の金属−半導体共融組成物を有す
   る半導体素子。 ３、特許請求の範囲第１項記載の半導体素子において、
   前記ソース電極が、前記ウェーハ上面の平面の下のそれ
   ぞれの位置で前記植込み短絡領域と前記ソース領域の部
   分とに隣接している半導体素子。 ４、特許請求の範囲第３項記載の半導体素子において、
   前記ソース電極が、更に前記ウェーハ上面の平面の所で
   前記ソース領域に隣接している半導体素子。 ５、特許請求の範囲第１項記載の半導体素子において、
   前記ウェーハが更に前記反対導電型の少なくとも一つの
   別の植込み領域を含み、前記少なくとも一つの別の植込
   み領域が前記ウェーハの上面に隣接する上面および前記
   植込み短絡領域に隣接する下面を有し、前記ソース電極
   が前記ウェーハの上面において前記別の植込み領域に隣
   接すると共に、前記ウェーハの上面において前記ソース
   領域に隣接している半導体素子。 ６、特許請求の範囲第１項記載の半導体素子において、
   前記ウェーハは更に第２の短絡領域を含み、この第２の
   短絡領域はその横側が前記ベース領域に隣接すると共に
   、その少なくとも大部分が前記植込み短絡領域および前
   記電圧支持層の両方に隣接している半導体素子。 ７、特許請求の範囲第６項記載の半導体素子において、
   更に前記ウェーハが前記電圧支持層の下側に配設された
   前記反対導電型の少数キャリア注入領域を含み、前記少
   数キャリア注入領域の下にドレイン電極が配設されてい
   る半導体素子。 ８、特許請求の範囲第１項記載の半導体素子において、
   前記ソース領域および電圧支持層がＮ導電型の半導体材
   料からなり、前記ベースおよび植込み短絡領域がＰ導電
   型の半導体材料からなる半導体素子。 ９、特許請求の範囲第８項記載の半導体素子において、
   前記ウェーハがシリコン半導体材料からなる半導体素子
   。 １０、絶縁ゲート半導体素子内に植込み短絡領域を形成
   する方法であって、 実質的に平坦な上面を有し、順次隣接して形成された一
   導電型のソース領域、反対導電型のベース領域および前
   記一導電型の電圧支持領域を含む半導体ウェーハを用意
   し、 前記ウェーハの上に前記ウェーハから絶縁されて隔たる
   ゲートを形成し、 前記ゲートを打込み用マスクの一体部分として利用して
   前記ウェーハ内に前記反対導電型で前記ベース領域より
   高い導電率を有する植込み短絡領域を打込み、この打込
   みは、前記ウェーハの上面の下に前記植込み短絡領域の
   少なくとも主要部が形成されて前記ソース領域およびベ
   ース領域の両方に隣接するように十分に高いエネルギレ
   ベルで行い、 ソース電極を前記ソース領域および植込み短絡領域に導
   電接続する、各工程を有する方法。 １１、特許請求の範囲第１０項記載の方法において、前
   記ソース電極を前記ソース領域および植込み短絡領域に
   導電接続する前記工程が、前記ソース電極と前記ソース
   領域および前記植込み短絡領域とを相互接続する金属−
   半導体共融組成物を形成する工程を有する方法。 １２、特許請求の範囲第１０項記載の方法において、前
   記ソース電極を前記ソース領域および植込み短絡領域に
   導電接続する前記工程が、前記ソース領域を通って前記
   植込み短絡領域までエッチングし、次いで前記ソース領
   域および植込み短絡領域の上に金属層を設置する工程を
   有する方法。 １３、特許請求の範囲第１０項記載の方法において、前
   記ソース電極を前記ソース領域および植込み短絡領域に
   導電接続する前記工程が、前記ゲートを打込み用マスク
   の一体部分として利用して前記ウェーハ内に前記反対導
   電型の高い導電率を有する少なくとも一つの別の植込み
   領域を打込んで、この別の植込み領域により前記植込み
   短絡領域を前記ウェーハ上面に導電接続し、前記ソース
   領域の選択された部分の上および前記別の植込み領域の
   上に金属層を設置する工程を有する方法。