JPH05251713A - 横型共鳴トンネリングトランジスタ - Google Patents

横型共鳴トンネリングトランジスタ

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JPH05251713A
JPH05251713A JP4295839A JP29583992A JPH05251713A JP H05251713 A JPH05251713 A JP H05251713A JP 4295839 A JP4295839 A JP 4295839A JP 29583992 A JP29583992 A JP 29583992A JP H05251713 A JPH05251713 A JP H05251713A
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barrier
quantum
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heterojunction
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C Sieberg Alan
シー．シーバウグ アラン
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Abstract

(57)【要約】 【目的】 非水平ヘテロ接合トンネリング障壁間に少な
くとも１つの量子化された領域を有する、ヘテロ接合障
壁を備えた横型共鳴トンネリングトランジスタを提供す
る。 【構成】 ヘテロ接合障壁２４と量子化領域３３を含む
横型共鳴トンネリングトランジスタが提供される。ソー
スコンタクト２６とドレインコンタクト２８との間の電
流は、ゲートコンタクト３０および３２に対して適切な
電圧を印加することによってスイッチ”オン”、”オ
フ”することができる。ゲートコンタクト３０および３
２上の電位は量子化領域３３中の量子状態を調節して、
ヘテロ接合障壁２４と量子化領域３３とを貫通して電子
がトンネルすることを許容する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的に電子デバイス分
野に関するものであり、更に詳細には横型共鳴トンネリ
ングトランジスタに関する。
【０００２】
【従来の技術】集積回路は電子回路的機能を実現するた
めに選択されうる技術となってきた。最小デバイス寸法
が縮小され電子デバイスの機能集積度の増大がもたらさ
れた。ナノエレクトロニクスデバイスの発展により従来
の電子デバイスでは限界と考えられている現状を越えて
集積化電子システムの機能集積度を増大させることが可
能となった。”ナノエレクトロニクス”という用語は
０．０１ミクロンのオーダにまで最小回路寸法を縮小さ
せることができる集積回路技術を意味する。
【０００３】ナノエレクトロニクスでは、半導体中の電
子の振る舞いは電子の波動的な性質を考慮することによ
って理解できる。観測される２つの重要な量子現象は、
電子がポテンシャルエネルギー障壁を貫通する”トンネ
リング”と、電子がトンネリングをする量子化領域の寸
法のために定常状態のトンネリング電流が本質的に増大
する”共鳴”とである。トンネリングと共鳴とは隣接す
る領域間で特定の量子状態が揃った時に観測される。
【０００４】現在まで、ダイオードとトランジスタを含
むいくつかの異なるデバイスがこれらの量子効果を利用
して提案されている。例えば、１９９１年８月のProcee
d-ings of the IEEEの１９９１年８月号、第７９巻、第
８号の頁１１３１−１１３９に発表された論文、”電界
誘起量子井戸と障壁とを用いた横型共鳴トンネリングト
ランジスタ（Lateral Resonant Tunneling Transistors
Employing Field-Induced Quantum wells and Barrie
rs）”では、チョウ（Ｃｈｏｕ）、アリー（Ａｌｌｅ
ｅ）、ピース（Ｐｅａｓｅ）、ハリス（Ｈａｒｒｉｓ）
がそのようなデバイスを提案している。別の例として
は、Appl. Phys. Lett. の１９８９年１２月２５日発行
の第５５巻、第２６号、頁２７４２−２７４４に発表さ
れた論文、”新しい電界効果共鳴トンネリングトランジ
スタ：振動する相互コンダクタンスの観測（New Field
Effect Resonant Tunneling Transistor: Observation
of Oscillatory Transconductance）”の中でヤン（Ｙ
ａｎｇ）、カオ（Ｋａｏ）、シー（Ｓｈｉｈ）はシュタ
ルク効果トランジスタについて述べている。
【０００５】量子効果デバイスの開発には進展がみられ
るが、その進歩の速度が遅い重要な分野はデジタルエレ
クトロニクスである。デジタル回路に応用できるデバイ
スの提案は行われているものの、それらは重大な制約を
有している。例えば、チョウ等によって提案されたデバ
イスは特殊な半導体スイッチング特性を示す。電界の使
用を通して、空乏層領域の電位障壁間に量子化領域が生
成され、共鳴トンネリングが観測される。こうして、電
界の強度に依存して、電流がスイッチオン、オフする。
しかし、そのようなデバイスの特性はドーパント濃度に
敏感に依存し、しかもそれらのデバイスは低温でしか動
作できない。ヤン等によって提案されたデバイスは物理
的な水平電位障壁を利用している。そのようなデバイス
では、前面ゲートと裏面ゲートとの間に印加された電界
を利用することによって電流が流れる。
【０００６】従来技術のデバイスのいずれも、量子状態
を別々に−すなわちデジタル的に−変調して電子のトン
ネリングを許容するように、非水平物理的トンネリング
障壁間に作られた量子化領域を提供していない。このよ
うにして、非水平物理的トンネリング障壁間に存在する
量子化領域の量子状態が電界によって変調されて電流の
スイッチングを引き起こすように、非水平物理的トンネ
リング障壁を利用したデバイスに対する要望が生じてき
た。更に、従来の横型共鳴トンネリングトランジスタは
室温において動作させることができなかった。
【０００７】
【発明の概要】本発明の教えるところに従えば、非水平
ヘテロ接合トンネリング障壁間に少なくとも１つの量子
化された領域を有する、ヘテロ接合障壁を備えた横型共
鳴トンネリングトランジスタが提供される。各量子化領
域と絶縁して設けられたゲート構造に電位を与えること
によって生成された電界が、その量子化領域内の量子状
態を調節する。その量子化領域内の量子状態を、ソース
とドレインにおける電子の利用可能な電位状態と揃える
ことによって、電子がその量子化領域をトンネルするこ
とができる。このように、動作時には、本発明はそのゲ
ート本体に印加された特定の電圧に依存して、電流スイ
ッチングデバイスとして働く。
【０００８】本発明の実施例の１つに従えば、２つのヘ
テロ接合トンネリング障壁間に１つの量子化領域が形成
される。この実施例では、その量子化領域を覆うゲート
本体に対して適切な電位を印加することによって、その
量子化領域を通るトンネリング電流を流すことができ
る。
【０００９】本発明の別の実施例に従えば、複数のヘテ
ロ接合トンネリング障壁間に一列に複数個の量子化領域
が形成される。この実施例では、複数個の量子化領域を
覆う複数個のゲート本体が量子化領域すべての状態を揃
えた時にのみ複数個の量子化領域を通る電流がトンネリ
ング電流が流れる。
【００１０】本発明のスイッチングデバイスの１つの重
要な技術的特長は、それがヘテロ接合トンネリング障壁
を利用しているという事実である。これらの物理的トン
ネリング障壁は、デバイスの動作温度を低温（約７７Ｋ
未満）から室温およびそれ以上の温度へ上昇させても正
確で再現性の高い量子構造を許容する。本発明の別の重
要な技術的特長は、”直列に”つながれた複数個の量子
化領域の使用である。この”直列”接続は、複数個のゲ
ート本体によって制御されるスイッチングデバイスを提
供する。こうして、ゲート本体上の電位が量子化領域内
の量子状態と正しく揃った時に、この量子化領域の”直
列”接続を通して電流がトンネルできる。
【００１１】本発明のより完全な理解は、特許請求の範
囲と以下の詳細な説明とを、図面を参照しながら考察す
ることによって得られるであろう。図面では同等な部品
を同じ符号で参照している。
【００１２】
【実施例】本発明の好適実施例とそれの特長は、図１か
ら図６を参照することによって最も良く理解できるであ
ろう。各図面において、同等および対応する部品には同
じ参照符号を付した。
【００１３】図１はヘテロ接合障壁を備えた横型共鳴ト
ンネリングトランジスタの断面図の一例である。この図
の縮尺は正確ではなく、分かりやすくするために、特定
の方向の寸法は大幅に拡大、または縮小されている。一
般的に８で示されたトランジスタは、本実施例では半絶
縁性のインジウムリン基板１０上に成長されている。そ
の他の、本発明に利用できる可能性のある基板として
は、シリコン、ガリウムリン、ゲルマニウム、ガリウム
砒素、インジウム砒素、アルミニウムアンチモン、そし
てカドミウムテルルが含まれる。基板またはベースとな
る層の材料を選択することにより本発明を構成するため
に使用できるヘテロ接合系が決定される。これは、それ
らの系が基板１０と格子整合しているか、または仮像的
でなければならないからである。”仮像的（pseudomorp
hic ）”という用語は、基板の格子と整合するように、
本来の格子定数が歪を受けている層を意味する。
【００１４】基板１０の上には低伝導度で、高（広）バ
ンドギャップの障壁層１２が成長される。基板１０がイ
ンジウムリンの場合は、障壁層１２は、格子整合的なイ
ンジウムアルミニウム砒素またはインジウムリンのエピ
タキシャル成長層を含み、また障壁層１２は欠陥密度を
低減し、キャリアを二次元電子ガス領域１８（後述）に
閉じこめるために使用される。基板１０がガリウム砒素
の場合は、障壁層１２はガリウム砒素のエピタキシャル
成長層を含む。
【００１５】障壁層１２上には、後に述べるエッチング
時のエッチングストッパとして働くエッチストップ１４
が約１０ｎｍの厚さに成長される。エッチストップ１４
はアルミニウム砒素のエピタキシャル成長層を含む。エ
ッチストップ１４を覆って、量子層１６がエピタキシャ
ル成長される。量子層１６は３０ｎｍのインジウムガリ
ウム砒素層を含むことができる。次に、量子層１６を覆
ってエピタキシャル成長法により障壁層２０が形成され
る。障壁層２０は量子層１６よりも大きいバンドギャッ
プを持つ格子整合した半導体層を含むべきである。更
に、障壁層２０にはｎ形不純物、例えばシリコンがドー
プされ、例えばインジウムアルミニウム砒素の２０ｎｍ
の厚さの層として形成される。最後に、インジウムガリ
ウム砒素のような格子整合した半導体が、障壁層２０を
覆ってエピタキシャル成長され、コンタクト層２２を形
成する。
【００１６】本実施例では、層１６と２２として、化合
物Ｉｎ0.53Ｇａ0.47Ａｓが使用される。トランジスタは
リベール（Ｒｉｂｅｒ）２３００のような分子線エピタ
キシー成長炉中で、連続する層として成長される。後述
のエッチングの後、パターニング、エッチング、そして
再成長によって図１に示した形状のヘテロ接合障壁２４
が形成される。ヘテロ接合障壁２４は分子線エピタキシ
ープロセスによって再成長されたインジウムリンを含む
ことができる。次に、パターニングとエッチングの後に
導電性材料が堆積されソース、ゲートおよびドレインの
コンタクト２６、２８、３０、および３２が形成され
る。ソースコンタクト２６は、ヘテロ接合障壁２４の一
方の側で、コンタクト層２２と障壁２０を介して量子層
１６とオーミック接触する。反対側では、ドレインコン
タクト２８が同様に、コンタクト層２２を介して量子層
１６とオーミック接触している。ゲートコンタクト３０
および３２はヘテロ接合障壁２４に対してショットキー
コンタクトを形成し、図１に示されたようにゲート構造
を構成する。コンタクト２６、２８、３０および３２は
すべてアルミニウムまたはその他の導電性材料、例えば
クロム／金、またはチタン／白金／金のような復号（コ
ンポジット）金属でできている。
【００１７】図１の破線は、量子層１６の上側の層中に
形成された二次元電子ガス（２ＤＥＧ）領域１８を示し
ている。２ＤＥＧ領域１８は、障壁層２０のドーピング
と、障壁層２０と量子層１６とのバンドギャップエネル
ギーの差のために形成される。約１×１０18／ｃｍ3 の
濃度に障壁層２０へドープされたｎ形不純物は、量子層
１６のバンドギャップが障壁層２０のそれよりも低いた
め、量子層１６の最上層へ移動（migrate ）する。２Ｄ
ＥＧ領域１８の生成は、電子ガスの輸送特性のために望
ましく、例えばそれによりトランジスタの高速動作が可
能となる。２ＤＥＧ領域１８は、このデバイスのチャネ
ルを構成し、それを介して主要な電流が流れる。
【００１８】ヘテロ接合障壁２４は、２ＤＥＧ領域１８
を介して量子層１６中に２つの非水平な（実質的に垂直
な成分を有する）電位障壁２５と２７とを含むように形
成される。障壁２５と２７は上方へ延び、コンタクト層
２２の上方で結合してヘテロ接合障壁２４を形成する。
この構造によって、横方向に量子化された領域（volum
e）が障壁２５と２７との間に形成される。量子層１６
および２ＤＥＧ領域１８中の、障壁２５と２７の幅は１
０ｎｍのオーダである。量子層１６中の障壁２５と２７
間の２ＤＥＧ領域１８の距離は、二次元的に制約された
量子領域３３内で量子効果が許容されるように十分小さ
くなっており、１０−１５ｎｍのオーダである。もし、
紙面に垂直な方向でのトランジスタ８の深さが十分小さ
ければ、量子層１６中の障壁２５と２７との間の２ＤＥ
Ｇ領域１８の体積は量子ドット（quantum dot ）となる
であろう。紙面に垂直な方向でのトランジスタ８の深さ
がその方向でその領域を量子化するのに十分小さくなけ
れば、量子層１６中の障壁２５と２７との間の２ＤＥＧ
領域１８エリアは量子ワイヤ（quantum wire）線となる
であろう。
【００１９】動作時には、１ボルトオーダの電位がソー
スコンタクト２６とドレインコンタクト２８との間に印
加される。ゲートコンタクト３０および３２に０−１ボ
ルトのオーダの適当な電位を印加することによって、量
子領域３３の量子状態をソースおよびドレインにおいて
利用可能なポテンシャルエネルギーと揃えるように調節
できる。このようにして、ゲートコンタクト３０および
３２へ適切な電位を供給することによって、量子領域３
３と障壁２５および２７とを介して共鳴トンネリング電
流を流すことができる。ソースとドレインとの間を流
れ、量子領域を介してトンネリングする電子は２ＤＥＧ
領域１８を介して流れる。明らかなように、スイッチン
グトランジスタが構成されることになる。１つまたは複
数の適切な”オン”電圧がゲートコンタクト３０および
３２に供給されると、ソースとドレインとの間に電流が
流れる。ここで、各”オン”電圧は領域３３中の量子状
態を、障壁２５と２７の外側の層１６中で利用可能なエ
ネルギー状態と揃える。
【００２０】ここで、トランジスタ８の説明において特
定の半導体材料を引用したことは、単に実施例を説明す
るための便宜上のことであることが当業者には理解され
よう。本発明によって開示されるヘテロ接合を備えた横
型共鳴トンネリングトランジスタを作製するために、そ
の他の半導体材料を使用することも可能である。例え
ば、本発明の教えるところからはずれることなく、半絶
縁性のガリウム砒素のような基板を使用することができ
る。同様に、量子層１６はエピタキシャル成長されたガ
リウム砒素層を含むことができる。障壁層１２および２
０はインジウムアルミニウム砒素でなく、アルミニウム
ガリウム砒素で形成することができる。更に、エッチス
トップ層１４はデバイスの動作にとっては不要であり、
単に製造の便宜のためのものであり、従って、まるっき
り省略してもよい。
【００２１】ここに述べたことからはずれることなく、
本発明のために如何に異なる半導体材料が利用可能であ
るかを示す別の例として、ヘテロ接合障壁２４はアルミ
ニウムガリウム砒素のエピタキシャル再成長層を含むこ
ともできる。半導体基板として十分高いバンドギャップ
を有し、そして／または低い伝導度を有するものが選ば
れたならば、障壁層１２を省略することも可能であると
いうことは重要である。そのような場合には、基板は電
子がヘテロ接合障壁２４の周辺（すなわち、図１におい
て、障壁２５および２７の下側）を伝導するのを妨げる
のに十分低い真性の伝導度を有するであろう。一例とし
て、ガリウム砒素でできた基板では障壁層１２を省くこ
とができる。その場合には、量子層１６は直接、基板１
０の上に形成される。
【００２２】次に、図２を参照すると、２つの量子領域
を含む横型共鳴トンネリングトランジスタ３１が模式的
に示されている。トランジスタ８の場合のように、トラ
ンジスタ３１は量子層１６中の２ＤＥＧ領域１８を取り
囲む２つの障壁層１２と２０を含む。トランジスタ３１
において、本発明にとってエッチストップは必要でない
が、製造上、便利である。トランジスタ３１において、
障壁層１２、量子層１６、障壁層２０、そしてコンタク
ト層２２は、半絶縁性基板１０の上に連続して引き続い
てエピタキシャル成長される。各層の寸法とトランジス
タ３１の構造は、トランジスタ８に関連して述べたもの
と同様である。
【００２３】トランジスタ３１において、層２２、２
０、１８、そして１６を貫通して３つのオリフィスがエ
ッチされ、これらの３つのオリフィス中に非水平のヘテ
ロ接合電位障壁３４が成長され、２つの量子領域３５お
よび３７が形成される。ソースコンタクト２６とドレイ
ンコンタクト２８との間に与えられる特定の電位によ
り、予め選ばれた電圧がゲートコンタクト３６、３８、
４０上に与えられていると仮定して、電子は３つのヘテ
ロ接合障壁３４によって形成される非水平物理的電位障
壁をトンネルする。量子領域３５および３７の量子状態
は、予め選ばれた電位をゲートコンタクト３６、３８、
４０上へ与えることによって生成される電界によって変
調される。もし、量子領域３５および３７中の量子状態
がソースコンタクト２６において利用可能な電子の占有
されたエネルギー状態およびドレインコンタクト２８中
の非占有状態と揃っていなければ、ソースコンタクト２
６とドレインコンタクト２８の間で電流は流れない。従
って、ソースコンタクト２６とドレインコンタクト２８
との間で電流をスイッチ”オン”、”オフ”するために
ゲートコンタクト３６、３８、４０を使用できる。
【００２４】空乏層領域を障壁として使用するのではな
く、物理的ヘテロ接合障壁を障壁として使用することに
よって、空乏層障壁型量子デバイスで問題となる重大な
温度制約を回避することができる。物理的電位障壁を使
用することによって、量子領域の場所と寸法とが正確
に、かつシャープに定義できる。このようにして、量子
領域中の量子状態が電界を使用して正確に変調できる。
更に、本発明の電位障壁と量子領域の寸法は、それらが
物理的に定義されるものであるため、空乏層障壁型量子
デバイスでそうであるようには再現困難な不純物濃度に
依存することがない。
【００２５】図１と図２に示されたように、本発明の１
つの実施例はデジタル電子回路に重要な用途を有するト
ランジスタに関連している。図１と図２に示されたゲー
トコンタクトに特定の電圧を供給することによって、ソ
ースコンタクトとドレインコンタクトとの間の電流をス
イッチ”オン”、”オフ”することができる。このよう
に、ゲートコンタクトはデジタル信号ラインのように働
く。
【００２６】図２のトランジスタ３１のようなデバイス
において、既に述べたように、もし、量子領域３５およ
び３７中の量子状態がソースコンタクト２６とドレイン
コンタクト２８において利用可能な電子の利用可能なエ
ネルギー状態と揃っていれば、ソースコンタクト２６と
ドレインコンタクト２８との間に電流が流れる。量子領
域３５と３７とは異なる寸法に作製されてもよく、その
場合、ソースコンタクト２６とドレインコンタクト２８
との間でトンネル電流が流れるように、ソースおよびド
レインの各々の中の利用可能なエネルギー状態と同様
に、各々の領域中の少なくとも１つの量子状態を、他の
領域中の量子状態と揃えるために、各量子領域で異なる
電界が必要とされる。すなわち、例えば、量子領域３５
の量子状態の１つを、ソースコンタクト２６とドレイン
コンタクト２８とにおいて利用可能な電子状態の１つと
揃えるために、量子領域３５内に１つの電界が生成され
る。しかし、量子領域３７の少なくとも１つの量子状態
がソースおよびドレインの両方において利用可能な電子
状態のどれとも揃わなければ、電流は流れない。量子領
域３５と３７とを異なる寸法に作製することによって、
ゲートコンタクト３６、３８、そして４０で構成される
ゲート構造に供給される０−１ボルトのオーダの予め選
ばれた異なる電位が量子領域３５と３７の量子状態を揃
えて、ソースコンタクト２６とドレインコンタクト２８
との間の電子トンネリングを許容するようになる。
【００２７】既に示したように、量子領域３５と３７と
の寸法を制御することは、これらの領域内での量子状態
を揃えるために異なる電界を使用することを許容する。
すなわち、トランジスタ３１を用いたとして、ゲートコ
ンタクト３６、３８、４０は古典的なデジタル入力とみ
なすことができる。これらのゲートコンタクト上に適切
な電位が与えられている時にのみ、ソースコンタクト２
６とドレインコンタクト２８との間に電流が流れる。量
子領域の寸法はヘテロ接合障壁３４の非水平物理的ヘテ
ロ接合障壁の間隔を増大させることによって変化させる
ことができる。
【００２８】ここで図３を参照すると、本発明の別の実
施例であるトランジスタ４１が模式的に示されている。
原子層エピタキシー（atomic layer epitaxy）プロセス
によって、トレンチの表面上にヘテロ接合障壁４２が５
ｎｍのオーダの厚さに成長される。トレンチは量子層１
６中にあって、２０ｎｍ厚のオーダである。図３から分
かるように、ヘテロ接合障壁４２はコンタクト層２２の
表面からトレンチ４３の表面に沿って下方へ伸び、量子
層１６の底へ達している。原子層エピタキシープロセス
の説明に関しては、１９８８年１２月５日発行の、App
l. Phys. Lett.第５３巻、第２３号の頁２３１４−２３
１６に発表された、イデ（Ｉｄｅ）、マックダーマット
（ＭｃＤｅｒｍｏｔｔ）、ハシェミ（Ｈａｓｈｅｍ
ｉ）、ベデイア（Ｂｅｄａｉｒ）による論文”原子層エ
ピタキシーによる側壁成長（SidewallGrowth by Atomic
Layer Epitaxy）”を参照されたい。
【００２９】更に原子層エピタキシーを使用して、ヘテ
ロ接合障壁４２を覆う２５ｎｍ厚オーダの導電性層４４
が成長される。次に、導電性層４４の上にゲートコンタ
クト４６が取り付けられる。このプロセスによって、ヘ
テロ接合障壁４２の非水平部の間に量子領域４７が形成
される。
【００３０】ゲートコンタクト４６に対して０−１ボル
トオーダの電位を供給することによって、量子領域４７
内の量子状態のレベルが調節できる。量子領域４７中の
１つの量子状態がソースコンタクト２６とドレインコン
タクト２８とにおける電子の利用可能なエネルギー状態
の１つと揃った時には、電子は量子領域４７とヘテロ接
合障壁４２を貫通してトンネルすることができる。その
ような場合には、電子は２ＤＥＧ領域１８に沿って流
れ、ヘテロ接合障壁４２の非水平部の１つを貫通し、導
電性層４４の底の層を通り、ヘテロ接合障壁４２の他方
の実質的に垂直な部分を通ってトンネルし、２ＤＥＧ領
域１８へ戻ってくる。
【００３１】トランジスタ４１において、量子領域１６
はガリウム砒素のような半導体材料を含み得る。導電性
層４０および４２は量子層１６と同じ材料で作られるべ
きである。領域４０および４２はアルミニウムガリウム
砒素で作ることができる。当業者は、本発明が教えると
ころからはずれることなく、トランジスタ４１中にその
他の半導体材料を使用することができることを理解され
るであろう。図３のトランジスタではエッチストップ層
は示されていなかった。しかし、トレンチのエッチング
を容易にするために、図１に示したような（エッチスト
ップ層１４）エッチストップ層を含めてもよい。トラン
ジスタ４１のヘテロ接合障壁４２は、量子層１６および
導電性層４４に使用されているガリウム砒素のような材
料と比べて広いバンドギャップを有するアルミニウムガ
リウム砒素のような半導体材料を含むことができる。
【００３２】別の例として、基板１０は上述のように障
壁層１２の必要性を排除するガリウム砒素で形成するこ
とができる。障壁層２０はアルミニウムガリウム砒素
で、また量子層１６とコンタクト層２２はガリウム砒素
で形成することができる。ヘテロ接合障壁４２はアルミ
ニウムガリウム砒素で、また導電性層４４はガリウム砒
素で形成することができる。更に、量子層１６は作製を
容易にするために、エッチストップの上に成長させるこ
とができ、そのエッチストップは例えば、アルミニウム
砒素、アルミニウムガリウム砒素、あるいはインジウム
ガリウム砒素で形成することができる。
【００３３】トランジスタ４１に対して複数個のトレン
チをエッチし、その後ヘテロ接合障壁４２と同様の複数
個のヘテロ接合障壁を再成長し、更に導電性層４４のよ
うな複数個の導電性層を再成長し、更に続いてゲート本
体をそれぞれの導電性層へ接続する。そのような場合、
量子領域は各導電性層４４中と、各満されたトレンチ間
の量子層１６中の各２ＤＥＧ領域１８部分中とに交互に
形成される。このように、図２に関連して説明したよう
な多重入力スイッチングデバイスが、図３に関連して説
明した原理を用いて実現される。
【００３４】次に図４を参照すると、トランジスタ８に
対して変更を施したトランジスタ４９が模式的に示され
ている。ここでは、トランジスタは半導体層１２ないし
２２中に形成されるであろう他のデバイスから分離され
ている。この分離は、コンタクト層２２を貫通して基板
１０まで下方へエッチングを施し、側壁５１と５３とを
形成することによって実現されている。これによって、
トランジスタ４９を半導体層１２ないし２２中に形成さ
れるその他のデバイスから電気的に分離することができ
る。更に、ソースコンタクト４８とドレインコンタクト
５０とはそれぞれ、エッチ側壁５１と５３とに沿ってコ
ンタクトしており、量子層１６中の２ＤＥＧ領域１８を
介するソースコンタクト４８とドレインコンタクト５０
との間の電子の流れに対する優れた電気的コンタクトを
提供している。
【００３５】図５ａ、図５ｂ、図５ｃ、図５ｄはトラン
ジスタ８が作製される過程を示している。図５ａは、図
１でトランジスタ８に関連して説明した各種の半導体層
を示している。図５ａに示された半導体層の形成の後
に、コンタクト層２２、障壁層２０、そして量子層１６
を下方へエッチしてトレンチ５２および５４が形成され
る。エッチストップ層１４はトレンチ５２および５４の
形成に際して優れたエッチストップとして機能する。ト
レンチ５２および５４は高分解能のリソグラフィを用い
て形成されることができる。例えば、マスクを形成する
ために電子ビームリソグラフィを用い、次に反応性イオ
ンエッチングまたは選択性エッチング（Technical Dige
st of Electronic Devices, Meeting, 1990 （ニューヨ
ーク、ＩＥＥＥプレス出版）の頁２３１−２３４にブル
ーカート（Ｂｒｏｅｋａｅｒｔ）とフォンスタッド（Ｆ
ｏｎｓｔａｄ）によって発表されたこはく酸（succinic
acid ）エッチャントによるエッチング等）等のエッチ
ングプロセスを使用したエッチングを用いることができ
る。
【００３６】次にトレンチ５２および５４中にヘテロ接
合障壁層２４（障壁２５および２７を含む）が成長さ
れ、それはコンタクト層２２を覆う。既に述べたよう
に、ヘテロ接合障壁２４は例えば、インジウムリンやア
ルミニウムガリウム砒素等の比較的大（高）バンドギャ
ップの半導体材料で成長される。ヘテロ接合障壁２４は
分子線エピタキシー等のプロセスによって成長され、そ
の後パターニングされ、エッチされてそれの横方向寸法
が定義される。
【００３７】パターニングの後、図５ｄに示されたよう
に、ヘテロ接合障壁２４の対向する側の層２２とオーミ
ックに接触するようにソースコンタクト２６とドレイン
コンタクト２８とが堆積される、ゲートコンタクト３０
および３２も同様に、ヘテロ接合障壁２４の自然に形成
された溝にコンタクトするように形成される。これらの
溝は、ヘテロ接合障壁２４がトレンチ５２および５４の
他にコンタクト層２２の一部にも再成長するために形成
される。従って、溝はトレンチ５２および５４の外側に
成長した再成長部の上に形成され、それはコンタクト層
２２上に再成長した再成長エリアによって囲まれる。再
成長ヘテロ接合障壁２４は、上述のように、ゲートコン
タクト３０および３２の堆積を容易にする。それはその
ような溝へのコンタクトの堆積のほうが、３３、３５、
または３７のような薄い量子領域上またはメサ構造上へ
の堆積よりも信頼性に優れているからである。しかし、
本発明の教えるところからはずれることなく、その他の
手段を用いて、障壁２５と２７との間に形成される量子
領域中の電界の変調を許容するようにゲート間を接続す
ることができる。
【００３８】図６は、図１のトランジスタ８の構造と電
子のポテンシャルを表す三次元的な表示である。図６に
示された次元は”ｚ”と”ｘ”、すなわち図１の紙面の
物理的次元であり、第３の次元はトランジスタ８の電子
ポテンシャル面に対応している。図６から分かるよう
に、量子層１６中の電子は障壁層１２と２０の高ポテン
シャル面によって取り囲まれている。電子はそれが２Ｄ
ＥＧ領域１８の位置であるため、ｚ＝４５ｎｍのライン
において導通しようとする。更に、障壁２５および２７
のポテンシャル面は量子層１６中の電位障壁として見る
ことができる。図６は、トランジスタ８を形成するため
に使用される各種材料の電子ポテンシャル面の関係を示
すためにここに示された。
【００３９】本発明とそれの特長について詳細に説明し
てきたが、特許請求の範囲に示された本発明の範囲から
はずれることなしに各種の変更、置換、修正が可能であ
ることは理解されるべきである。
【００４０】以上の説明に関して更に以下の項を開示す
る。 （１）半導体材料の表面に作製された横型共鳴トンネリ
ングトランジスタであって：前記表面から下方へ延びる
２つのヘテロ接合トンネル障壁の間に形成された量子化
領域、前記ヘテロ接合トンネル障壁の一方に隣接して、
前記量子化領域に対向するように設けられたソース、前
記ヘテロ接合トンネル障壁の他方に隣接して、前記量子
化領域に対向するように設けられたドレイン、前記量子
化領域と絶縁されて隣接するように設けられたゲート構
造であって、前記ゲート構造への少なくとも１つの予め
定められた電位の印加時に、前記ソースと前記ドレイン
との間で前記ヘテロ接合トンネル障壁を介して電子がト
ンネるできるように前記量子化領域内の量子状態を調節
するように動作できるゲート構造、を含むトランジス
タ。
【００４１】（２）第１項記載のトランジスタであっ
て、更に：前記量子化領域がその中に形成される第１の
半導体層、前記第１の半導体層よりも大きいバンドギャ
ップエネルギーを有し、前記第１の半導体層の上下に形
成された２つの水平な半導体障壁層、前記第１の半導体
層よりも大きいバンドギャップエネルギーを有し、前記
ヘテロ接合トンネリング障壁を形成する半導体材料、を
含むトランジスタ。
【００４２】（３）第２項記載のトランジスタであっ
て、前記ヘテロ接合トンネル障壁が更に、前記表面から
前記第１の半導体層を介して下方へ形成された２つの間
隔を置いたトレンチ中に再成長された半導体材料を含ん
でいるトランジスタ。
【００４３】（４）第３項記載のトランジスタであっ
て、前記ヘテロ接合トンネル障壁の上端が前記表面より
も上方へ延びて前記表面の上方で結合しているトランジ
スタ。
【００４４】（５）第３項記載のトランジスタであっ
て、前記ゲート構造が２つのゲートコンタクトを含み、
前記ゲートコンタクトの各１つが前記ヘテロ接合トンネ
ル障壁の１つの上に形成されているトランジスタ。
【００４５】（６）第３項記載のトランジスタであっ
て、前記ヘテロ接合トンネル障壁と前記量子化領域がそ
れぞれ第１と第２の対向する横側壁を有し、更に：前記
トランジスタがその上に形成されている半導体基板、前
記半導体基板に対して前記第１の側壁に形成された前記
ソースのためのソースコンタクト、前記半導体基板に対
して前記第２の側壁に形成された前記ドレインのための
ドレインコンタクト、を含むトランジスタ。
【００４６】（７）第６項記載のトランジスタであっ
て、前記半導体基板がガリウム砒素とインジウムリンの
グループから選ばれた化合物でできているトランジス
タ。
【００４７】（８）第７項記載のトランジスタであっ
て、前記半導体基板が前記第１の半導体層の下側の前記
半導体障壁層の１つとして機能しているトランジスタ。
【００４８】（９）第８項記載のトランジスタであっ
て、更に前記半導体基板と前記第１の半導体層との間に
形成され、アルミニウム砒素、アルミニウムガリウム砒
素、そしてインジウムガリウム砒素のグループから選ば
れた化合物でできているエッチストップを含むトランジ
スタ。
【００４９】（１０）第６項記載のトランジスタであっ
て、前記第１の半導体層がガリウム砒素とインジウムガ
リウム砒素のグループから選ばれた化合物でできている
トランジスタ。
【００５０】（１１）第６項記載のトランジスタであっ
て、前記半導体障壁層がアルミニウムガリウム砒素とイ
ンジウムアルミニウム砒素のグループから選ばれた化合
物でできているトランジスタ。
【００５１】（１２）第６項記載のトランジスタであっ
て、前記表面がガリウム砒素とインジウムガリウム砒素
のグループから選ばれた化合物でできているトランジス
タ。
【００５２】（１３）第６項記載のトランジスタであっ
て、前記ヘテロ接合トンネル障壁がアルミニウムガリウ
ム砒素、インジウムアルミニウム砒素、そしてインジウ
ムリンのグループから選ばれた化合物でできているトラ
ンジスタ。
【００５３】（１４）第６項記載のトランジスタであっ
て、更に、前記半導体障壁の底の層と前記第１の半導体
層との間に形成され、アルミニウム砒素とインジウムリ
ンのグループから選ばれた化合物でできているエッチス
トップを含むトランジスタ。
【００５４】（１５）第２項記載のトランジスタであっ
て、更に：前記第１の半導体層の上表面に前記半導体障
壁層の１つに隣接して形成され、前記半導体障壁層の上
側の層をドープすることによって形成された二次元電子
ガス層であって、前記ソースと前記ドレインとが前記二
次元電子ガス層へ前記ヘテロ接合トンネル障壁の外側で
コンタクトしている二次元電子ガス層、前記量子化領域
の上表面に前記半導体障壁層の前記上側の層に隣接して
形成された一次元電子ガス、を含むトランジスタ。
【００５５】（１６）第２項記載のトランジスタであっ
て、更に：前記第１の半導体層の上表面に前記半導体障
壁層の１つに隣接して形成され、前記半導体障壁層の上
側の層をドープすることによって形成された二次元電子
ガス層であって、前記ソースと前記ドレインとが前記二
次元電子ガス層へ前記ヘテロ接合トンネル障壁の外側で
コンタクトしている二次元電子ガス層、前記量子化領域
の上表面に前記半導体障壁層の前記上側の層に隣接して
形成された零次元電子ガス、を含むトランジスタ。
【００５６】（１７）半導体材料の表面に作製された横
型共鳴トンネリングトランジスタであって：第１の半導
体層、前記第１の半導体層よりも高いバンドギャップエ
ネルギーを有し、前記第１の半導体層を挟んで形成され
た２つの水平な半導体障壁層、前記表面から下方へ延び
る２つのヘテロ接合トンネル障壁の間に形成された量子
化領域であって、前記ヘテロ接合トンネル障壁が、前記
第１の半導体層よりも高いバンドギャップエネルギーを
有する半導体材料で形成され、前記表面から下方へ前記
第１の半導体層を通って形成されたトレンチの表面へ再
成長されたものである量子化領域、前記ヘテロ接合トン
ネル障壁間に形成され、前記量子化領域がその中に形成
された第２の半導体層、前記ヘテロ接合トンネル障壁の
一方に隣接して前記量子化領域に対向するように取り付
けられたソース、前記ヘテロ接合トンネル障壁の他方に
隣接して前記量子化領域に対向するように取り付けられ
たドレイン、前記量子化領域に絶縁されて隣接するゲー
ト構造であって、前記ゲート構造に対して少なくとも１
つの予め定められた電位を供給された状態で、前記量子
化領域内の量子状態を調節して、前記ソースと前記ドレ
インとの間で前記ヘテロ接合トンネル障壁を貫通して電
子をトンネリングさせるように機能するゲート構造、を
含むトランジスタ。
【００５７】（１８）半導体材料の表面に作製された横
型共鳴トンネリングトランジスタであって：一列に形成
された複数個の量子化領域であって、各量子化領域が上
面を有し、前記表面から下方へ延びる複数個のヘテロ接
合トンネル障壁のうちの隣接する障壁間に形成された複
数個の量子化領域、前記量子化領域の列の一方の端に位
置する前記ヘテロ接合トンネル障壁の１つに隣接して、
前記複数個の量子化領域に対向するように取り付けられ
た１つのソース、前記量子化領域の列の他方の端に位置
する前記ヘテロ接合トンネル障壁の１つに隣接して、前
記複数個の量子化領域に対向するように取り付けられた
１つのドレイン、一般的に前記複数個の量子化領域を覆
うように取り付けられた複数個の導電性ゲートであっ
て、各ゲートが少なくとも１つの量子化領域に絶縁され
て隣接するように取り付けられており、前記複数個のゲ
ートに対して少なくとも１つの予め定められた電位を与
えた状態で、前記複数個の量子化領域中の量子状態を調
節して、前記ソースから前記ドレインへ前記障壁を貫通
して電子をトンネルさせるように機能する複数個のゲー
ト、を含むトランジスタ。
【００５８】（１９）半導体材料の表面に作製された横
型共鳴トンネリングトランジスタであって：第１の半導
体層、前記第１の半導体層よりも高いバンドギャップエ
ネルギーを有し、前記第１の半導体層を挟むように形成
された２つの水平な半導体障壁層、上面を有し、一列に
形成された複数個の量子化領域であって、各量子化領域
が、例えば前記複数個の量子化領域の各々が前記ヘテロ
接合トンネル障壁の２つの間に形成されて各隣接する量
子化領域が前記ヘテロ接合トンネル障壁の１つを共用す
るように、前記表面から下方へ延びる複数個のヘテロ接
合トンネル障壁のうちの隣接する障壁間に形成されてお
り、前記ヘテロ接合トンネル障壁が、前記第１の半導体
層よりも高いバンドギャップエネルギーを有する半導体
材料で形成され、各々前記表面から下方へ前記第１の半
導体層を通ってエッチされた複数個のトレンチの表面上
に再成長されたものである複数個の量子化領域、前記ヘ
テロ接合トンネル障壁の上に再成長された第２の半導体
層であって、前記複数個の量子化領域が前記ヘテロ接合
障壁間に形成され、それらが前記第２の半導体層の中と
前記第１の半導体層の中とに交互に位置している第２の
半導体層、前記量子化領域の列の一方の端に位置する前
記ヘテロ接合トンネル障壁の１つに隣接して、前記複数
個の量子化領域に対向するように取り付けられた１つの
ソース、前記量子化領域の列の他方の端に位置する前記
ヘテロ接合トンネル障壁の１つに隣接して、前記複数個
の量子化領域に対向するように取り付けられた１つのド
レイン、前記複数個の量子化領域に絶縁されて隣接する
複数個のゲートであって、前記ゲート構造に対して少な
くとも１つの予め定められた電位を与えた状態で、前記
複数個の量子化領域中の量子状態を調節して、前記ソー
スから前記ドレインへ前記量子化領域を貫通して電子を
トンネルさせるように機能する複数個のゲート、を含む
トランジスタ。
【００５９】（２０）横型共鳴トンネリングトランジス
タであって：半絶縁性半導体基板、前記半絶縁性半導体
基板上に形成された第１の半導体層、前記第１の半導体
層よりも低いバンドギャップエネルギーを有し、前記第
１の半導体層の上に形成された第２の半導体層、第１の
伝導形を有するようにドープされ、前記第２の半導体層
よりも高いバンドギャップエネルギーを有し、前記第２
の半導体層の上に形成され、前記第２の半導体層の上面
に二次元電子ガスを形成する第３の半導体層であって、
前記第２の半導体層に対向する上面を有する第３の半導
体層、前記上面から下方へ前記第２の半導体層を通って
延びる２つのヘテロ接合トンネル障壁であって、それら
の間に１つの量子化領域を形成する２つのヘテロ接合ト
ンネル障壁、前記ヘテロ接合トンネル障壁の一方に隣接
して、前記複数個の量子化領域に対向するように取り付
けられた１つのソース、前記ヘテロ接合トンネル障壁の
他方に隣接して、前記複数個の量子化領域に対向するよ
うに取り付けられた１つのドレイン、前記量子化領域を
覆うように取り付けられたゲート構造であって、前記ゲ
ート構造に対して少なくとも１つの予め定められた電位
を供給された状態で、前記量子化領域内の量子状態を調
節して、前記ヘテロ接合トンネル障壁を貫通して電子を
トンネリングさせるように機能するゲート構造、を含む
トランジスタ。
【００６０】（２１）横型共鳴トンネリングトランジス
タであって：半絶縁性半導体基板、前記半絶縁性半導体
基板上に形成された第１の半導体層、前記第１の半導体
層よりも低いバンドギャップエネルギーを有し、前記第
１の半導体層の上に形成された第２の半導体層、第１の
伝導形を有するようにドープされ、前記第２の半導体層
よりも高いバンドギャップエネルギーを有し、前記第２
の半導体層の上に形成され、前記第２の半導体層の上面
に二次元電子ガスを形成する第３の半導体層であって、
前記第２の半導体層に対向する上面を有する第３の半導
体層、前記上面から下方へ前記第２の半導体層を通って
延びて、それらの間に量子化領域の列を形成する複数個
のヘテロ接合トンネル障壁であって、例えば前記量子化
領域の各々が前記ヘテロ接合トンネル障壁の２つの間に
形成され、各隣接する量子化領域が前記ヘテロ接合トン
ネル障壁の１つを共用するように形成された複数個のヘ
テロ接合トンネル障壁、前記量子化領域の列の一方の端
に位置する前記ヘテロ接合トンネル障壁の１つに隣接し
て、前記複数個の量子化領域に対向するように取り付け
られた１つのソース、前記量子化領域の列の他方の端に
位置する前記ヘテロ接合トンネル障壁の１つに隣接し
て、前記複数個の量子化領域に対向するように取り付け
られた１つのドレイン、前記量子化領域に絶縁されて隣
接するように取り付けられた複数個のゲートであって、
前記ゲート構造に対して少なくとも１つの予め定められ
た電位を供給された状態で、前記複数個の量子化領域内
の量子状態を調節して、前記ヘテロ接合トンネル障壁を
貫通して電子をトンネリングさせるように機能する複数
個のゲート、を含むトランジスタ。
【００６１】（２２）ヘテロ接合障壁２４と量子化領域
３３を含む横型共鳴トンネリングトランジスタが提供さ
れる。ソースコンタクト２６とドレインコンタクト２８
との間の電流は、ゲートコンタクト３０および３２に対
して適切な電圧を印加することによってスイッチ”オ
ン”、”オフ”することができる。ゲートコンタクト３
０および３２上の電位は量子化領域３３中の量子状態を
調節して、ヘテロ接合障壁２４と量子化領域３３とを貫
通して電子がトンネルすることを許容する。
【００６２】関連出願 本出願は、”汎用量子ドット論理セル（Universal Quan
tum Dot Logic Cell）”と題する
付けの出願番号第 号（弁理士事件番号
ＴＩ−１６５５３）の出願に関連する。
【００６３】注意 米国政府は本発明に関して払い込み済みのライセンスを
有し、更に限定された状況において、特許の所有者に対
して、契約番号第９１−０９３６−０１号、オフィスオ
ブナバルリサーチ（Office of Naval Research）、およ
び契約番号第ＦＯ−８６３０−９１−Ｃ−００１２号、
エアフォース・ライト・ラボラトリ（Air Force Wright
Laboratory ）の条件で示されるような妥当な条件下で
第３者にライセンス供与を行うことを要求する権利を有
する。
【図面の簡単な説明】
【図１】本発明に従って作製された、ヘテロ接合障壁を
備えた横型共鳴トンネリングトランジスタの高倍率模式
断面図。
【図２】本発明に従って作製された、複数個の量子化領
域を有し、ヘテロ接合障壁を備えた横型共鳴トンネリン
グトランジスタの模式断面図。
【図３】原子層エピタキシープロセスで作製された、ヘ
テロ接合障壁を備えた別の横型共鳴トンネリングトラン
ジスタの模式断面図。
【図４】本発明に従って作製された、ドレインおよびソ
ースのための側壁接続とヘテロ接合障壁とを備えた横型
共鳴トンネリングトランジスタの模式断面図。
【図５】本発明に従ってヘテロ接合障壁を備えた横型共
鳴トンネリングトランジスタを作製するための引き続く
工程を示す模式断面図。
【図６】本発明に従うデバイス中の電位を示す三次元グ
ラフを示す図。
【符号の説明】
８ トランジスタ １０ 半導体基板 １２ 障壁 １４ エッチストップ １６ 量子層 １８ 二次元電子ガス ２０ 障壁層 ２２ コンタクト層 ２４ ヘテロ接合障壁 ２５ 電位障壁 ２６ ソースコンタクト ２７ 電位障壁 ２８ ドレインコンタクト ３０ ゲートコンタクト ３１ トランジスタ ３２ ゲートコンタクト ３３ 量子領域 ３４ 非水平ヘテロ接合電位障壁 ３５ 量子領域 ３６ ゲートコンタクト ３７ 量子領域 ３８ ゲートコンタクト ４０ ゲートコンタクト ４１ トランジスタ ４２ ヘテロ接合障壁 ４３ トレンチ ４４ 導電性層 ４６ ゲートコンタクト ４７ 量子領域 ４８ ソースコンタクト ４９ トランジスタ ５０ ドレインコンタクト ５１ エッチ側壁 ５２ トレンチ ５３ エッチ側壁 ５４ トレンチ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/338 29/812

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 半導体材料の表面に作製された横型共鳴
    トンネリングトランジスタであって：前記表面から下方
    へ延びる２つのヘテロ接合トンネル障壁の間に形成され
    た量子化領域、 前記ヘテロ接合トンネル障壁の一方に隣接して、前記量
    子化領域に対向するように設けられたソース、 前記ヘテロ接合トンネル障壁の他方に隣接して、前記量
    子化領域に対向するように設けられたドレイン、 前記量子化領域と絶縁して隣接するように設けられたゲ
    ート構造であって、前記ゲート構造への少なくとも１つ
    の予め定められた電位の印加時に、前記ソースと前記ド
    レインとの間の前記ヘテロ接合トンネル障壁を介して電
    子がトンネすることができるように前記量子化領域内の
    量子状態を調節するように動作できるゲート構造、 を含むトランジスタ。
JP4295839A 1991-11-05 1992-11-05 横型共鳴トンネリングトランジスタ Pending JPH05251713A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/787,850 US5234848A (en) 1991-11-05 1991-11-05 Method for fabricating lateral resonant tunneling transistor with heterojunction barriers
US787850 1991-11-05

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007324617A (ja) * 1994-09-20 2007-12-13 Raytheon Co 横方向共振トンネリング

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3361135B2 (ja) * 1991-12-20 2003-01-07 テキサス インスツルメンツ インコーポレイテツド 量子効果論理ユニットとその製造方法
US5346851A (en) * 1992-11-20 1994-09-13 Texas Instruments Incorporated Method of fabricating Shannon Cell circuits
US5486706A (en) * 1993-05-26 1996-01-23 Matsushita Electric Industrial Co., Ltd. Quantization functional device utilizing a resonance tunneling effect and method for producing the same
US5908306A (en) * 1993-01-29 1999-06-01 Sony Corporation Method for making a semiconductor device exploiting a quantum interferences effect
USH1570H (en) * 1993-03-31 1996-08-06 The United States Of America As Represented By The Secretary Of The Army Variable lateral quantum confinement transistor
US5324682A (en) * 1993-04-29 1994-06-28 Texas Instruments Incorporated Method of making an integrated circuit capable of low-noise and high-power microwave operation
US5739544A (en) * 1993-05-26 1998-04-14 Matsushita Electric Industrial Co., Ltd. Quantization functional device utilizing a resonance tunneling effect and method for producing the same
US6139483A (en) * 1993-07-27 2000-10-31 Texas Instruments Incorporated Method of forming lateral resonant tunneling devices
US5422305A (en) * 1993-10-29 1995-06-06 Texas Instruments Incorporated Method of forming implanted silicon resonant tunneling barriers
US5796119A (en) * 1993-10-29 1998-08-18 Texas Instruments Incorporated Silicon resonant tunneling
JP2630264B2 (ja) * 1994-03-24 1997-07-16 日本電気株式会社 歪量子井戸半導体レーザ
US5504347A (en) * 1994-10-17 1996-04-02 Texas Instruments Incorporated Lateral resonant tunneling device having gate electrode aligned with tunneling barriers
US5654558A (en) * 1994-11-14 1997-08-05 The United States Of America As Represented By The Secretary Of The Navy Interband lateral resonant tunneling transistor
US5739557A (en) * 1995-02-06 1998-04-14 Motorola, Inc. Refractory gate heterostructure field effect transistor
US5777347A (en) * 1995-03-07 1998-07-07 Hewlett-Packard Company Vertical CMOS digital multi-valued restoring logic device
US5877515A (en) * 1995-10-10 1999-03-02 International Rectifier Corporation SiC semiconductor device
US5945687A (en) * 1995-11-30 1999-08-31 Matsushita Electric Industrial Co., Ltd. Quantization functional device, quantization functional apparatus utilizing the same, and method for producing the same
US6310385B1 (en) 1997-01-16 2001-10-30 International Rectifier Corp. High band gap layer to isolate wells in high voltage power integrated circuits
US6653653B2 (en) * 2001-07-13 2003-11-25 Quantum Logic Devices, Inc. Single-electron transistors and fabrication methods in which a projecting feature defines spacing between electrodes
JP4334246B2 (ja) * 2003-02-27 2009-09-30 富士通株式会社 量子半導体装置及びその製造方法
US7026642B2 (en) * 2003-08-27 2006-04-11 Micron Technology, Inc. Vertical tunneling transistor
US7692298B2 (en) * 2004-09-30 2010-04-06 Sanken Electric Co., Ltd. III-V nitride semiconductor device comprising a concave shottky contact and an ohmic contact
FR2924270B1 (fr) * 2007-11-27 2010-08-27 Picogiga Internat Procede de fabrication d'un dispositif electronique
US8936976B2 (en) * 2009-12-23 2015-01-20 Intel Corporation Conductivity improvements for III-V semiconductor devices
US20140054549A1 (en) * 2012-08-23 2014-02-27 Sematech, Inc. Gated circuit structure with ultra-thin, epitaxially-grown tunnel and channel layer
US11309412B1 (en) * 2017-05-17 2022-04-19 Northrop Grumman Systems Corporation Shifting the pinch-off voltage of an InP high electron mobility transistor with a metal ring
CN114220818B (zh) * 2021-12-14 2025-05-27 上海集成电路制造创新中心有限公司 可擦写存储器及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4912531A (en) * 1984-06-29 1990-03-27 Texas Instruments Incorporated Three-terminal quantum device
JPH0758774B2 (ja) * 1984-10-26 1995-06-21 工業技術院長 半導体装置
EP0206787B1 (en) * 1985-06-21 1991-12-18 Matsushita Electric Industrial Co., Ltd. Heterojunction bipolar transistor and method of manufacturing same
JPS621268A (ja) * 1985-06-26 1987-01-07 Sony Corp ヘテロ接合バイポ−ラトランジスタの製造方法
US4908325A (en) * 1985-09-15 1990-03-13 Trw Inc. Method of making heterojunction transistors with wide band-gap stop etch layer
JPH0611056B2 (ja) * 1985-12-03 1994-02-09 富士通株式会社 高速半導体装置
US4783427A (en) * 1986-02-18 1988-11-08 Texas Instruments Incorporated Process for fabricating quantum-well devices
JP2536523B2 (ja) * 1987-05-14 1996-09-18 日本電気株式会社 半導体装置の製造方法
JPH0298946A (ja) * 1988-10-05 1990-04-11 Fujitsu Ltd 電界効果トランジスタの製造方法
US4927782A (en) * 1989-06-27 1990-05-22 The United States Of America As Represented By The Secretary Of The Navy Method of making self-aligned GaAs/AlGaAs FET's
US5141879A (en) * 1989-08-28 1992-08-25 Herbert Goronkin Method of fabricating a FET having a high trap concentration interface layer
US5077231A (en) * 1991-03-15 1991-12-31 Texas Instruments Incorporated Method to integrate HBTs and FETs

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007324617A (ja) * 1994-09-20 2007-12-13 Raytheon Co 横方向共振トンネリング

Also Published As

Publication number Publication date
US5408106A (en) 1995-04-18
US5234848A (en) 1993-08-10

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