JPH05251959A - モノリシックマイクロ波集積回路 - Google Patents
モノリシックマイクロ波集積回路Info
- Publication number
- JPH05251959A JPH05251959A JP4506192A JP4506192A JPH05251959A JP H05251959 A JPH05251959 A JP H05251959A JP 4506192 A JP4506192 A JP 4506192A JP 4506192 A JP4506192 A JP 4506192A JP H05251959 A JPH05251959 A JP H05251959A
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- JP
- Japan
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- bias
- gate
- resistor
- temperature
- circuit
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- Pending
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Abstract
(57)【要約】
【目的】 温度の低い通常動作時の消費電流を減らし、
また、高温通電時のバイアス点のジャンプによるＦＥＴ
の破壊を防止する。 【構成】 温度の低い通常の動作時と、高温通電時と
で、互いに異なるバイアス回路を通して、ＦＥＴのゲー
トに対しバイアス電圧を加えるようにした。
また、高温通電時のバイアス点のジャンプによるＦＥＴ
の破壊を防止する。 【構成】 温度の低い通常の動作時と、高温通電時と
で、互いに異なるバイアス回路を通して、ＦＥＴのゲー
トに対しバイアス電圧を加えるようにした。
Description
【０００１】
【産業上の利用分野】本発明は、例えばマイクロ波帯の
電力増幅器として用いられるモノリシックマイクロ波集
積回路（以後ＭＭＩＣと称する。）に関する。
電力増幅器として用いられるモノリシックマイクロ波集
積回路（以後ＭＭＩＣと称する。）に関する。
【０００２】
【従来の技術】従来のＭＭＩＣを、その一例として電力
増幅用ＭＭＩＣで説明する。
増幅用ＭＭＩＣで説明する。
【０００３】図４は、従来の電力増幅用ＭＭＩＣの接続
図で、その外観図を図５に示す。ＲＦ入力端子１から入
力したマイクロ波信号は、入力側整合回路２を通して電
界効果トランジスタ（以後ＦＥＴと称する。）３のゲー
トＧに加えられる。入力側整合回路２は、ストリップ線
路ＬやコンデンサＣから構成されている。またＦＥＴ３
は、ゲートＧの他に、ソースＳ、ドレインＤの各電極を
有しており、ソースＳは接地される。
図で、その外観図を図５に示す。ＲＦ入力端子１から入
力したマイクロ波信号は、入力側整合回路２を通して電
界効果トランジスタ（以後ＦＥＴと称する。）３のゲー
トＧに加えられる。入力側整合回路２は、ストリップ線
路ＬやコンデンサＣから構成されている。またＦＥＴ３
は、ゲートＧの他に、ソースＳ、ドレインＤの各電極を
有しており、ソースＳは接地される。
【０００４】また、ゲートＧには，第一、第二および第
三の抵抗Ｒ１、Ｒ２、Ｒ３からなるバイアス回路４が接
続される。前記第一の抵抗Ｒ１の一端は、ＦＥＴ３のゲ
ートに接続され、この第一の抵抗Ｒ１の他端に第二の抵
抗Ｒ２が接続される。また、前記第一の抵抗Ｒ１の他端
に第三の抵抗Ｒ３が接続され、その一端は、例えば直接
接地される。ＦＥＴのゲートに対するバイアス電圧は、
前記第二の抵抗Ｒ２に接続された第一のバイアス端子５
から、バイアス回路４を通してゲートＧに加える。
三の抵抗Ｒ１、Ｒ２、Ｒ３からなるバイアス回路４が接
続される。前記第一の抵抗Ｒ１の一端は、ＦＥＴ３のゲ
ートに接続され、この第一の抵抗Ｒ１の他端に第二の抵
抗Ｒ２が接続される。また、前記第一の抵抗Ｒ１の他端
に第三の抵抗Ｒ３が接続され、その一端は、例えば直接
接地される。ＦＥＴのゲートに対するバイアス電圧は、
前記第二の抵抗Ｒ２に接続された第一のバイアス端子５
から、バイアス回路４を通してゲートＧに加える。
【０００５】また、ドレインＤには、ストリップライン
Ｌ，コンデンサＣからなるバイアス回路６が接続されて
おり、端子７からドレインＤにバイアス電圧を加える。
一方、ＦＥＴ３で増幅されたマイクロ波信号は、出力側
整合回路８を通してＲＦ出力端子９から出力される。こ
の出力側整合回路８は、入力側整合回路２と同様にスト
リップ線路ＬやコンデンサＣから構成される。
Ｌ，コンデンサＣからなるバイアス回路６が接続されて
おり、端子７からドレインＤにバイアス電圧を加える。
一方、ＦＥＴ３で増幅されたマイクロ波信号は、出力側
整合回路８を通してＲＦ出力端子９から出力される。こ
の出力側整合回路８は、入力側整合回路２と同様にスト
リップ線路ＬやコンデンサＣから構成される。
【０００６】図５は、上記した電力増幅用回路をＭＭＩ
Ｃで構成した例で、通常ＧａＡｓ半絶縁性基板１０の上
に、前記したＲＦ入力端子１、入力側整合回路２、ＦＥ
Ｔ３、バイアス回路４、６、端子５、７、出力側整合回
路８、ＲＦ出力端子９、ストリップラインＬ，コンデン
サＣ等を構成する。
Ｃで構成した例で、通常ＧａＡｓ半絶縁性基板１０の上
に、前記したＲＦ入力端子１、入力側整合回路２、ＦＥ
Ｔ３、バイアス回路４、６、端子５、７、出力側整合回
路８、ＲＦ出力端子９、ストリップラインＬ，コンデン
サＣ等を構成する。
【０００７】また、ＧａＡｓ半絶縁性基板１０の裏面
は、金属の蒸着などで形成した接地導体１１となってい
る。
は、金属の蒸着などで形成した接地導体１１となってい
る。
【０００８】また、バイアス回路４を構成する第一、第
二および第三の抵抗Ｒ１、Ｒ２、Ｒ３は、ＮもしくはＮ
＋などをイオン注入するか、ＮｉＣｒなどの薄膜抵抗体
によりＧａＡｓ半絶縁性基板１０の上に、一体で構成す
る。
二および第三の抵抗Ｒ１、Ｒ２、Ｒ３は、ＮもしくはＮ
＋などをイオン注入するか、ＮｉＣｒなどの薄膜抵抗体
によりＧａＡｓ半絶縁性基板１０の上に、一体で構成す
る。
【０００９】
【発明が解決しようとする課題】電力増幅器に使用する
ＦＥＴは、特性を安定化するために製品出荷前に１７５
℃程度の高温で直流バイアスを印加して放置する、いわ
ゆる高温通電を行う。
ＦＥＴは、特性を安定化するために製品出荷前に１７５
℃程度の高温で直流バイアスを印加して放置する、いわ
ゆる高温通電を行う。
【００１０】また、電力増幅用ＭＭＩＣについても、同
様な高温通電を必要とする。しかし、電力増幅用ＭＭＩ
Ｃの場合は、ゲートにバイアス抵抗が接続されているた
め高温で長い時間通電すると次のような問題が発生す
る。
様な高温通電を必要とする。しかし、電力増幅用ＭＭＩ
Ｃの場合は、ゲートにバイアス抵抗が接続されているた
め高温で長い時間通電すると次のような問題が発生す
る。
【００１１】例えば、図６は、電力増幅用ＭＭＩＣのゲ
ートバイアス電圧に対するゲートリーク電流の温度特性
を示している。
ートバイアス電圧に対するゲートリーク電流の温度特性
を示している。
【００１２】縦軸は、ゲートリーク電流（μＡ）、横軸
はゲートバイアス電圧（Ｖ）である。図は、ＦＥＴのゲ
ート幅が４ｍｍ，ドレインバイアス電圧が１０Ｖの場合
である。
はゲートバイアス電圧（Ｖ）である。図は、ＦＥＴのゲ
ート幅が４ｍｍ，ドレインバイアス電圧が１０Ｖの場合
である。
【００１３】直線Ａ、Ｂは、バイアス抵抗の負荷線で、
Ａはゲートバイアス抵抗が８００Ω、Ｂはゲートバイア
ス抵抗が７、５ｋΩの場合である。
Ａはゲートバイアス抵抗が８００Ω、Ｂはゲートバイア
ス抵抗が７、５ｋΩの場合である。
【００１４】また、曲線Ｃ、Ｄは、ゲートリーク電流の
温度特性を示し、曲線Ｃは周囲温度（Ｔｃ）が２５℃、
曲線Ｄは、周囲温度（Ｔｃ）が７５℃の場合である。
温度特性を示し、曲線Ｃは周囲温度（Ｔｃ）が２５℃、
曲線Ｄは、周囲温度（Ｔｃ）が７５℃の場合である。
【００１５】通常のＭＭＩＣでは、ゲートバイアス抵抗
はＭＭＩＣの消費電流を減らすために、大きい値である
ことが望ましい。しかし、図６に示すように、バイアス
抵抗の値が大きく、温度が高いとバイアス抵抗の負荷線
とゲートリーク電流曲線とに２つの交点Ｐ，Ｑが生じ
る。
はＭＭＩＣの消費電流を減らすために、大きい値である
ことが望ましい。しかし、図６に示すように、バイアス
抵抗の値が大きく、温度が高いとバイアス抵抗の負荷線
とゲートリーク電流曲線とに２つの交点Ｐ，Ｑが生じ
る。
【００１６】したがって、バイアス抵抗の値が大きい
と、温度の低い室温で安定に動作しても、高温の場合、
例えば高温通電時に外乱があると、バイアス点が図６で
ＰからＱにジャンプし、ゲート電流が急激に増加しＦＥ
Ｔが破壊する。
と、温度の低い室温で安定に動作しても、高温の場合、
例えば高温通電時に外乱があると、バイアス点が図６で
ＰからＱにジャンプし、ゲート電流が急激に増加しＦＥ
Ｔが破壊する。
【００１７】逆に、バイアス抵抗の値が小さいと、ゲー
ト電流の急激な増加によるＦＥＴの破壊はないが、通常
の使用温度範囲において、ゲートバイアス回路における
消費電流が大きくなる。
ト電流の急激な増加によるＦＥＴの破壊はないが、通常
の使用温度範囲において、ゲートバイアス回路における
消費電流が大きくなる。
【００１８】
【課題を解決するための手段】本発明のＭＭＩＣは、高
温通電時用のゲートバイアス回路を別に設け、高温通電
時には、高温通電時用ゲートバイアス回路からバイアス
電圧を加え、温度の低い室温での動作時には、ゲートバ
イアス抵抗が大きい室温動作用のゲートバイアス回路か
らバイアス電圧を加えるものである。
温通電時用のゲートバイアス回路を別に設け、高温通電
時には、高温通電時用ゲートバイアス回路からバイアス
電圧を加え、温度の低い室温での動作時には、ゲートバ
イアス抵抗が大きい室温動作用のゲートバイアス回路か
らバイアス電圧を加えるものである。
【００１９】
【作用】上記のＭＭＩＣによれば、温度の低い通常の動
作時には、ゲートバイアス抵抗が大きいので、ゲートバ
イアス回路における消費電流を減らすことができ、ま
た、高温通電時は、ゲートバイアス抵抗が小さいためバ
イアス点のジャンプを防止でき、ゲート電流の急激な増
加によるＦＥＴの破壊を防げる。
作時には、ゲートバイアス抵抗が大きいので、ゲートバ
イアス回路における消費電流を減らすことができ、ま
た、高温通電時は、ゲートバイアス抵抗が小さいためバ
イアス点のジャンプを防止でき、ゲート電流の急激な増
加によるＦＥＴの破壊を防げる。
【００２０】
【実施例】以下、本発明の一実施例を図１乃至図３を参
照して説明する。なお、従来と同一部分には同一符号を
付して説明を省略し、従来と異なる本発明の構成を中心
に説明する。
照して説明する。なお、従来と同一部分には同一符号を
付して説明を省略し、従来と異なる本発明の構成を中心
に説明する。
【００２１】本発明は、図１に示したように、ＦＥＴ３
のゲートＧに、高周波信号を阻止する特性をもつチョー
ク素子ＣＨと、他端が接地されたキャパシタ素子ＣＡと
を接続し、また、このチョーク素子ＣＨを第二のバイア
ス端子２１に接続している。そして、高温通電時には、
前記第二のバイアス端子２１からＦＥＴ３のゲートＧ
に、バイアス電圧を加える構成である。
のゲートＧに、高周波信号を阻止する特性をもつチョー
ク素子ＣＨと、他端が接地されたキャパシタ素子ＣＡと
を接続し、また、このチョーク素子ＣＨを第二のバイア
ス端子２１に接続している。そして、高温通電時には、
前記第二のバイアス端子２１からＦＥＴ３のゲートＧ
に、バイアス電圧を加える構成である。
【００２２】なお、通常の室温における動作時には、前
記第二のバイアス端子２１を開放とし、第一のバイアス
端子５からバイアス電圧をＦＥＴ３のゲートに加える。
この場合、消費電流を減らせるようにバイアス抵抗Ｒ
１，Ｒ２，Ｒ３からなるバイアス回路の抵抗値を大きく
しておく。
記第二のバイアス端子２１を開放とし、第一のバイアス
端子５からバイアス電圧をＦＥＴ３のゲートに加える。
この場合、消費電流を減らせるようにバイアス抵抗Ｒ
１，Ｒ２，Ｒ３からなるバイアス回路の抵抗値を大きく
しておく。
【００２３】また、高温通電時は、第二のバイアス端子
２１からバイアス電圧をＦＥＴのゲートに加える。この
時、バイアス抵抗は小さいから、バイアス点のジャンプ
は発生しない。
２１からバイアス電圧をＦＥＴのゲートに加える。この
時、バイアス抵抗は小さいから、バイアス点のジャンプ
は発生しない。
【００２４】なお、通常の増幅器としての動作時には、
チョーク素子ＣＨが高周波信号を遮断するため、高温通
電時用ゲートバイアス回路の存在は、増幅器の性能に影
響しない。
チョーク素子ＣＨが高周波信号を遮断するため、高温通
電時用ゲートバイアス回路の存在は、増幅器の性能に影
響しない。
【００２５】図２は、上記した電力増幅用回路をＭＭＩ
Ｃで構成した外観図である。通常ＧａＡｓ半絶縁性基板
１０の上に、前記したＲＦ入力端子１、入力側整合回路
２、ＦＥＴ３、バイアス回路４、６、端子５、７、出力
側整合回路８、ＲＦ出力端子９、ストリップラインＬ，
コンデンサＣ等を構成する。さらに、高温通電時用ゲー
トバイアス回路、例えばチョーク素子ＣＨ、キャパシタ
素子ＣＡおよび第二のバイアス端子２１を構成する。
Ｃで構成した外観図である。通常ＧａＡｓ半絶縁性基板
１０の上に、前記したＲＦ入力端子１、入力側整合回路
２、ＦＥＴ３、バイアス回路４、６、端子５、７、出力
側整合回路８、ＲＦ出力端子９、ストリップラインＬ，
コンデンサＣ等を構成する。さらに、高温通電時用ゲー
トバイアス回路、例えばチョーク素子ＣＨ、キャパシタ
素子ＣＡおよび第二のバイアス端子２１を構成する。
【００２６】前記チョーク素子ＣＨは、マイクロストリ
ップ線路をスパイラル状に形成している。また、キャパ
シタ素子ＣＡは、２枚の金属で絶縁物を挟んだ、いわゆ
るＭＩＭキャパシタである。
ップ線路をスパイラル状に形成している。また、キャパ
シタ素子ＣＡは、２枚の金属で絶縁物を挟んだ、いわゆ
るＭＩＭキャパシタである。
【００２７】また、ＧａＡｓ半絶縁性基板１０の裏面
は、金属の蒸着などで形成した接地導体１１となってい
る。
は、金属の蒸着などで形成した接地導体１１となってい
る。
【００２８】図３は、本発明の他の実施例の外観図で、
チョーク素子ＣＨを１／４波長マイクロストリップ線路
で、また、キャパシタ素子ＣＡを、キャリアプレート２
２上に固定したチップキャパシタで構成している。他の
構成は、図２と同様であるので同一部分に同一番号を付
し説明を省略する。
チョーク素子ＣＨを１／４波長マイクロストリップ線路
で、また、キャパシタ素子ＣＡを、キャリアプレート２
２上に固定したチップキャパシタで構成している。他の
構成は、図２と同様であるので同一部分に同一番号を付
し説明を省略する。
【００２９】
【発明の効果】本発明によれば、バイアスがジャンプす
る恐れがある高温通電時のバイアス回路の抵抗が小さい
ため、バイアスのジャンプがなく、また、通常の増幅器
として動作する場合は、ゲートバイアス回路における消
費電流の少ないＭＭＩＣを提供できる。
る恐れがある高温通電時のバイアス回路の抵抗が小さい
ため、バイアスのジャンプがなく、また、通常の増幅器
として動作する場合は、ゲートバイアス回路における消
費電流の少ないＭＭＩＣを提供できる。
【図１】本発明の一実施例を示す回路構成図である。
【図２】本発明の一実施例を示す図１の外観図である。
【図３】本発明の他の実施例を示す外観図である。
【図４】従来例を示す回路構成図である。
【図５】従来例を示す図４の外観図である。
【図６】ＦＥＴの特性を説明する図である。
１…ＲＦ入力端子 ２…入力側整合回路 ３…ＦＥＴ ４…ゲートバイアス回路 ５…第一のバイアス端子 ６…ドレインバイアス回路 ７…ドレインバイアス端子 ８…出力側整合回路 ９…ＲＦ出力端子 １０…半絶縁性基板 １１…接地導体 Ｒ１、Ｒ２，Ｒ３…バイアス抵抗 ２１…第二のバイアス端子 ＣＨ…チョーク素子 ＣＡ…キャパシタ素子
Claims (2)
- 【請求項１】 ゲート、ソース、ドレインの各電極を有
する電界効果トランジスタと、一端が前記ゲートに接続
されたバイアス回路と、前記ゲートに一端が接続され、
高周波信号を阻止する特性をもつチョーク素子と、この
チョーク素子に一端が接続されたキャパシタ素子と、前
記電界効果トランジスタ、前記バイアス回路および前記
各素子が、表面に構成された半導体基板とを具備したモ
ノリシックマイクロ波集積回路。 - 【請求項２】 前記バイアス回路が、電界効果トランジ
スタのゲートに接続された第一の抵抗と、この第一の抵
抗の他端に接続された第二の抵抗と、前記第一の抵抗の
他端に接続され、接地される第三の抵抗とからなる請求
項１記載のモノリシックマイクロ波集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4506192A JPH05251959A (ja) | 1992-03-03 | 1992-03-03 | モノリシックマイクロ波集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4506192A JPH05251959A (ja) | 1992-03-03 | 1992-03-03 | モノリシックマイクロ波集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05251959A true JPH05251959A (ja) | 1993-09-28 |
Family
ID=12708844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4506192A Pending JPH05251959A (ja) | 1992-03-03 | 1992-03-03 | モノリシックマイクロ波集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05251959A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19534382B4 (de) * | 1994-09-16 | 2006-07-06 | Hitachi, Ltd. | Monolithisch integrierte Schaltung mit einem Mikrowellen-Leistungsverstärker mit einer Anpassungsschaltung unter Verwendung verteilter Leitungen |
| JP2011250360A (ja) * | 2010-05-31 | 2011-12-08 | Toshiba Corp | 高周波モジュール |
-
1992
- 1992-03-03 JP JP4506192A patent/JPH05251959A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19534382B4 (de) * | 1994-09-16 | 2006-07-06 | Hitachi, Ltd. | Monolithisch integrierte Schaltung mit einem Mikrowellen-Leistungsverstärker mit einer Anpassungsschaltung unter Verwendung verteilter Leitungen |
| JP2011250360A (ja) * | 2010-05-31 | 2011-12-08 | Toshiba Corp | 高周波モジュール |
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