JPH077159A - 電界効果トランジスタバイアス回路 - Google Patents
電界効果トランジスタバイアス回路Info
- Publication number
- JPH077159A JPH077159A JP4168116A JP16811692A JPH077159A JP H077159 A JPH077159 A JP H077159A JP 4168116 A JP4168116 A JP 4168116A JP 16811692 A JP16811692 A JP 16811692A JP H077159 A JPH077159 A JP H077159A
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Links
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- 230000003321 amplification Effects 0.000 claims 1
- 238000003199 nucleic acid amplification method Methods 0.000 claims 1
- 239000003990 capacitor Substances 0.000 abstract description 5
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- 239000012528 membrane Substances 0.000 description 6
- 239000010931 gold Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000001747 exhibiting effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
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Landscapes
- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】電界効果トランジスタバイアス回路において、
大振幅入力時のゲート電流の増大を抑止する。 【構成】膜基板回路１には、それぞれ電界効果トランジ
スタ３のゲート極、ドレイン極と接続する入力側主線路
ストリップライン４と出力側主線路ストリップライン５
が配設され、さらにチップコンデンサ２も形成されてい
る。高周波で高抵抗の１／４波長ストリップライン７が
終端用５０Ω抵抗８でチップコンデンサ２と接続される
とともに、さらにＤＣ的に高抵抗の高抵抗膜抵抗９を通
してグランド１０に落される。これにより高周波的には
５０Ω終端、またはＤＣ的には高抵抗とし、大振幅入力
時の電界効果トランジスタのゲート電流を抑圧する。
大振幅入力時のゲート電流の増大を抑止する。 【構成】膜基板回路１には、それぞれ電界効果トランジ
スタ３のゲート極、ドレイン極と接続する入力側主線路
ストリップライン４と出力側主線路ストリップライン５
が配設され、さらにチップコンデンサ２も形成されてい
る。高周波で高抵抗の１／４波長ストリップライン７が
終端用５０Ω抵抗８でチップコンデンサ２と接続される
とともに、さらにＤＣ的に高抵抗の高抵抗膜抵抗９を通
してグランド１０に落される。これにより高周波的には
５０Ω終端、またはＤＣ的には高抵抗とし、大振幅入力
時の電界効果トランジスタのゲート電流を抑圧する。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
バイアス回路に関し、特に膜基板上に形成され、高周波
増幅器として利用する電界効果トランジスタバイアス回
路に関する。
バイアス回路に関し、特に膜基板上に形成され、高周波
増幅器として利用する電界効果トランジスタバイアス回
路に関する。
【０００２】
【従来の技術】従来、この種のバイアス回路は、電界効
果トランジスタのゲート電極と接続する入力側主線路と
グランドとの間に、高周波にて高抵抗の使用周波数の１
／４波長のストリップラインと、５０Ωの抵抗とを直列
に挿入し構成されていた。
果トランジスタのゲート電極と接続する入力側主線路と
グランドとの間に、高周波にて高抵抗の使用周波数の１
／４波長のストリップラインと、５０Ωの抵抗とを直列
に挿入し構成されていた。
【０００３】図２は、従来の電界効果トランジスタバイ
アス回路の平面図である。
アス回路の平面図である。
【０００４】図２において、符号１は膜回路基板、符号
２はチップコンデンサ、符号３が電界効果トランジス
タ、符号４が入力側主線路ストリップライン、符号５が
出力側主線路ストリップライン、符号６は膜抵抗、符号
７が１／４波長ストリップライン、符号８が終端用５０
Ω膜抵抗、符号１０がグランド、そして符号１１がＡｕ
（金）ワイヤーである。
２はチップコンデンサ、符号３が電界効果トランジス
タ、符号４が入力側主線路ストリップライン、符号５が
出力側主線路ストリップライン、符号６は膜抵抗、符号
７が１／４波長ストリップライン、符号８が終端用５０
Ω膜抵抗、符号１０がグランド、そして符号１１がＡｕ
（金）ワイヤーである。
【０００５】図２からも明らかな如く、従来の電界効果
トランジスタバイアス回路は、入力側主線路ストリップ
ライン４と、グランド１０との間に、高周波にて高抵抗
の使用波長の１／４長の１／４波長ストリップライン７
と、終端用５０Ω膜抵抗８とが直列に挿入されて構成さ
れていた。
トランジスタバイアス回路は、入力側主線路ストリップ
ライン４と、グランド１０との間に、高周波にて高抵抗
の使用波長の１／４長の１／４波長ストリップライン７
と、終端用５０Ω膜抵抗８とが直列に挿入されて構成さ
れていた。
【０００６】なお、図２において、電界効果トランジス
タ３のＤはドレイン、Ｓはソース、Ｇはゲートの各電極
を示す。
タ３のＤはドレイン、Ｓはソース、Ｇはゲートの各電極
を示す。
【０００７】
【発明が解決しようとする課題】上述した従来の電界効
果トランジスタバイアス回路では、電界効果トランジス
タが飽和するレベルの大振幅の高周波が入力されると、
ゲート極とグランド間の抵抗が終端用の５０Ω抵抗のみ
の低インピーダンスのため、ゲート電流が大となり、エ
レクトロマイグレーション等の問題が発生しトランジス
タの信頼性が失なわれるという欠点がある。
果トランジスタバイアス回路では、電界効果トランジス
タが飽和するレベルの大振幅の高周波が入力されると、
ゲート極とグランド間の抵抗が終端用の５０Ω抵抗のみ
の低インピーダンスのため、ゲート電流が大となり、エ
レクトロマイグレーション等の問題が発生しトランジス
タの信頼性が失なわれるという欠点がある。
【０００８】本発明の目的は上述した欠点を除去し、電
界効果トランジスタに飽和レベルの高周波が入力されて
もゲート電流の増大を抑圧し、信頼性を確保できる電界
効果トランジスタバイアス回路を提供することにある。
界効果トランジスタに飽和レベルの高周波が入力されて
もゲート電流の増大を抑圧し、信頼性を確保できる電界
効果トランジスタバイアス回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明の電界効果トラン
ジスタバイアス回路は、膜回路基板上に形成し、電界効
果トランジスタを増幅素子とする高周波増幅器のバイア
ス回路を構成する電界効果トランジスタバイアス回路に
おいて、前記電界効果トランジスタのゲート電極と接続
する入力側主線路ストリップラインとグランド間に挿入
してバイアス回路を形成する１／４波長ストリップライ
ンと終端用低抵抗との直列回路のうち、前記終端用低抵
抗を高抵抗膜抵抗で接地し、かつ高周波的には前記終端
用低抵抗の低抵抗値で終端し、ＤＣ的には前記高抵抗膜
抵抗の高抵抗値で接地した状態を確保して前記電界効果
トランジスタの大振幅入力時のゲート電流値を抑圧する
ものとした構成を有する。
ジスタバイアス回路は、膜回路基板上に形成し、電界効
果トランジスタを増幅素子とする高周波増幅器のバイア
ス回路を構成する電界効果トランジスタバイアス回路に
おいて、前記電界効果トランジスタのゲート電極と接続
する入力側主線路ストリップラインとグランド間に挿入
してバイアス回路を形成する１／４波長ストリップライ
ンと終端用低抵抗との直列回路のうち、前記終端用低抵
抗を高抵抗膜抵抗で接地し、かつ高周波的には前記終端
用低抵抗の低抵抗値で終端し、ＤＣ的には前記高抵抗膜
抵抗の高抵抗値で接地した状態を確保して前記電界効果
トランジスタの大振幅入力時のゲート電流値を抑圧する
ものとした構成を有する。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は、本発明の一実施例の電界効果トラ
ンジスタバイアス回路の平面図である。
ンジスタバイアス回路の平面図である。
【００１２】図１に示す実施例は、膜回路基板１と、チ
ップコンデンサ２と、電界効果トランジスタ３と、入力
側主線路ストリップライン４と、出力側主線路ストリッ
プライン５と、膜抵抗６と、１／４波長ストリップライ
ン７と、終端用５０Ω膜抵抗８と、高抵抗膜抵抗９と、
グランド１０およびＡｕワイヤ１１を備え、これら構成
内容中高抵抗膜抵抗９が本発明に直接かかわる。
ップコンデンサ２と、電界効果トランジスタ３と、入力
側主線路ストリップライン４と、出力側主線路ストリッ
プライン５と、膜抵抗６と、１／４波長ストリップライ
ン７と、終端用５０Ω膜抵抗８と、高抵抗膜抵抗９と、
グランド１０およびＡｕワイヤ１１を備え、これら構成
内容中高抵抗膜抵抗９が本発明に直接かかわる。
【００１３】図１に示す如く、入力側主線路ストリップ
ライン４が１／４波長ストリップライン７と結合し、さ
らにこの１／４波長ストリップライン７には、終端用５
０Ω膜抵抗８が接続される。さらに帯域外の反射波を吸
収するための終端用５０Ω膜抵抗を接続し、その一方に
高周波で高抵抗を示す高抵抗膜抵抗９を接続する。
ライン４が１／４波長ストリップライン７と結合し、さ
らにこの１／４波長ストリップライン７には、終端用５
０Ω膜抵抗８が接続される。さらに帯域外の反射波を吸
収するための終端用５０Ω膜抵抗を接続し、その一方に
高周波で高抵抗を示す高抵抗膜抵抗９を接続する。
【００１４】このような構成の電界効果トランジスタ３
に大振幅入力が印加されるとゲート電流が大となること
を抑止するため、従来の終端用５０Ω膜抵抗９のゲート
・グランド間低インピーダンスに高抵抗膜抵抗９を付加
してＤＣ的な高抵抗を確保し、かつ高周波的には５０Ω
の抵抗値での終端を確保したものとしている。
に大振幅入力が印加されるとゲート電流が大となること
を抑止するため、従来の終端用５０Ω膜抵抗９のゲート
・グランド間低インピーダンスに高抵抗膜抵抗９を付加
してＤＣ的な高抵抗を確保し、かつ高周波的には５０Ω
の抵抗値での終端を確保したものとしている。
【００１５】図３は、電界効果トランジスタの入出力特
性と、図１の実施例および図２の従来例のゲート電流特
性とを示す図である。
性と、図１の実施例および図２の従来例のゲート電流特
性とを示す図である。
【００１６】電界効果トランジスタの入出力特性Ａに対
応する従来のゲート電流特性Ｃは、入力電圧の入力とと
もにゲート電流が増大していくことを破線で示してい
る。この破線で示す特性を抑圧したものが、本実施例の
ゲート電流特性Ｂである。
応する従来のゲート電流特性Ｃは、入力電圧の入力とと
もにゲート電流が増大していくことを破線で示してい
る。この破線で示す特性を抑圧したものが、本実施例の
ゲート電流特性Ｂである。
【００１７】
【発明の効果】以上説明したように本発明は、電界効果
トランジスタバイアス回路において、帯域外の反射波を
吸収するための５０Ω終端抵抗を高周波で短絡し、かつ
ＤＣ的には高抵抗膜抵抗でグランドに落とすことによ
り、電界効果トランジスタの大振幅動作時に流れるゲー
ト電流を著しく低減でき、トランジスタの信頼性を確保
することができるという効果がある。
トランジスタバイアス回路において、帯域外の反射波を
吸収するための５０Ω終端抵抗を高周波で短絡し、かつ
ＤＣ的には高抵抗膜抵抗でグランドに落とすことによ
り、電界効果トランジスタの大振幅動作時に流れるゲー
ト電流を著しく低減でき、トランジスタの信頼性を確保
することができるという効果がある。
【図１】本発明の一実施例の電界効果トランジスタバイ
アス回路の平面図である。
アス回路の平面図である。
【図２】従来の電界効果トランジスタバイアス回路の平
面図である。
面図である。
【図３】電界効果トランジスタの入出力特性と、図１の
実施例および図２の従来例のゲート電流特性とを示す図
である。
実施例および図２の従来例のゲート電流特性とを示す図
である。
１ 膜回路基板 ２ チップコンデンサ ３ 電界効果トランジスタ ４ 入力側主線路ストリップライン ５ 出力側主線路ストリップライン ６ 膜抵抗 ７ １／４波長ストリップライン ８ 終端用５０Ω膜抵抗 ９ 高抵抗膜抵抗 １０ グランド １１ Ａｕワイヤ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 Ｈ０１Ｐ 3/08 5/08 Ｌ 9183−5Ｊ 8832−4Ｍ Ｈ０１Ｌ 27/04 Ｐ
Claims (1)
- 【請求項１】 膜回路基板上に形成し、電界効果トラン
ジスタを増幅素子とする高周波増幅器のバイアス回路を
構成する電界効果トランジスタバイアス回路において、
前記電界効果トランジスタのゲート電極と接続する入力
側主線路ストリップラインとグランド間に挿入してバイ
アス回路を形成する１／４波長ストリップラインと終端
用低抵抗との直列回路のうち、前記終端用低抵抗を高抵
抗膜抵抗で接地し、かつ高周波的には前記終端用低抵抗
の低抵抗値で終端し、ＤＣ的には前記高抵抗膜抵抗の高
抵抗値で接地した状態を確保して前記電界効果トランジ
スタの大振幅入力時のゲート電流値を抑圧することを特
徴とする電界効果トランジスタバイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4168116A JPH077159A (ja) | 1992-06-26 | 1992-06-26 | 電界効果トランジスタバイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4168116A JPH077159A (ja) | 1992-06-26 | 1992-06-26 | 電界効果トランジスタバイアス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH077159A true JPH077159A (ja) | 1995-01-10 |
Family
ID=15862154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4168116A Pending JPH077159A (ja) | 1992-06-26 | 1992-06-26 | 電界効果トランジスタバイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077159A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010010906A (ja) * | 2008-06-25 | 2010-01-14 | Toshiba Corp | Ｆｅｔゲートバイアス回路 |
| JP2019102827A (ja) * | 2017-11-28 | 2019-06-24 | 京セラ株式会社 | 伝送回路、配線基板および高周波装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276681A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | マイクロ波集積回路装置 |
| JPS62210663A (ja) * | 1986-03-12 | 1987-09-16 | Toshiba Corp | マイクロ波集積回路装置 |
| JPH04103138A (ja) * | 1990-08-22 | 1992-04-06 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1992
- 1992-06-26 JP JP4168116A patent/JPH077159A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276681A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | マイクロ波集積回路装置 |
| JPS62210663A (ja) * | 1986-03-12 | 1987-09-16 | Toshiba Corp | マイクロ波集積回路装置 |
| JPH04103138A (ja) * | 1990-08-22 | 1992-04-06 | Mitsubishi Electric Corp | 半導体集積回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010010906A (ja) * | 2008-06-25 | 2010-01-14 | Toshiba Corp | Ｆｅｔゲートバイアス回路 |
| JP2019102827A (ja) * | 2017-11-28 | 2019-06-24 | 京セラ株式会社 | 伝送回路、配線基板および高周波装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980804 |