JPH05251960A - モノリシックマイクロ波集積回路 - Google Patents
モノリシックマイクロ波集積回路Info
- Publication number
- JPH05251960A JPH05251960A JP4506292A JP4506292A JPH05251960A JP H05251960 A JPH05251960 A JP H05251960A JP 4506292 A JP4506292 A JP 4506292A JP 4506292 A JP4506292 A JP 4506292A JP H05251960 A JPH05251960 A JP H05251960A
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- JP
- Japan
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- bias
- gate
- resistor
- fet
- circuit
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- Pending
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Abstract
(57)【要約】
【目的】 温度の低い通常動作時の消費電流を減らし、
また、高温通電時のバイアス点のジャンプによるＦＥＴ
の破壊を防止する。 【構成】 温度の低い通常の動作時と、高温通電時と
で、互いに異なるバイアス回路を通して、ＦＥＴのゲー
トに対しバイアス電圧を加えるようにした。
また、高温通電時のバイアス点のジャンプによるＦＥＴ
の破壊を防止する。 【構成】 温度の低い通常の動作時と、高温通電時と
で、互いに異なるバイアス回路を通して、ＦＥＴのゲー
トに対しバイアス電圧を加えるようにした。
Description
【０００１】
【産業上の利用分野】本発明は、例えばマイクロ波帯の
電力増幅器として用いられるモノリシックマイクロ波集
積回路（以後ＭＭＩＣと称する。）に関する。
電力増幅器として用いられるモノリシックマイクロ波集
積回路（以後ＭＭＩＣと称する。）に関する。
【０００２】
【従来の技術】従来のＭＭＩＣを、その一例として電力
増幅用ＭＭＩＣで説明する。
増幅用ＭＭＩＣで説明する。
【０００３】図４は、従来の電力増幅用ＭＭＩＣの接続
図で、その外観図を図５に示す。ＲＦ入力端子１から入
力したマイクロ波信号は、入力側整合回路２を通して電
界効果トランジスタ（以後ＦＥＴと称する。）３のゲー
トＧに加えられる。入力側整合回路２は、ストリップ線
路ＬやコンデンサＣから構成されている。またＦＥＴ３
は、ゲートＧの他にソースＳ、ドレインＤの各電極を有
しており、ソースＳは接地される。
図で、その外観図を図５に示す。ＲＦ入力端子１から入
力したマイクロ波信号は、入力側整合回路２を通して電
界効果トランジスタ（以後ＦＥＴと称する。）３のゲー
トＧに加えられる。入力側整合回路２は、ストリップ線
路ＬやコンデンサＣから構成されている。またＦＥＴ３
は、ゲートＧの他にソースＳ、ドレインＤの各電極を有
しており、ソースＳは接地される。
【０００４】また、ゲートＧには，第一、第二および第
三の抵抗Ｒ１、Ｒ２、Ｒ３からなるバイアス回路４が接
続される。前記第一の抵抗Ｒ１の一端は、ＦＥＴ３のゲ
ートに接続され、この第一の抵抗Ｒ１の他端に第二の抵
抗Ｒ２が接続される。また、前記第一の抵抗Ｒ１の他端
に第三の抵抗Ｒ３が接続され、その一端は、例えば直接
接地される。ＦＥＴのゲートに対するバイアス電圧は、
前記第二の抵抗Ｒ２に接続された第一のバイアス端子５
から、バイアス回路４を通してゲートＧに加える。
三の抵抗Ｒ１、Ｒ２、Ｒ３からなるバイアス回路４が接
続される。前記第一の抵抗Ｒ１の一端は、ＦＥＴ３のゲ
ートに接続され、この第一の抵抗Ｒ１の他端に第二の抵
抗Ｒ２が接続される。また、前記第一の抵抗Ｒ１の他端
に第三の抵抗Ｒ３が接続され、その一端は、例えば直接
接地される。ＦＥＴのゲートに対するバイアス電圧は、
前記第二の抵抗Ｒ２に接続された第一のバイアス端子５
から、バイアス回路４を通してゲートＧに加える。
【０００５】また、ドレインＤには、ストリップライン
Ｌ，コンデンサＣからなるバイアス回路６が接続されて
おり、ドレインバイアス端子７からバイアス電圧を加え
る。一方、ＦＥＴ３で増幅されたマイクロ波信号は、出
力側整合回路８を通してＲＦ出力端子９から出力され
る。この出力側整合回路８は、入力側整合回路２と同様
にストリップ線路ＬやコンデンサＣで構成する。
Ｌ，コンデンサＣからなるバイアス回路６が接続されて
おり、ドレインバイアス端子７からバイアス電圧を加え
る。一方、ＦＥＴ３で増幅されたマイクロ波信号は、出
力側整合回路８を通してＲＦ出力端子９から出力され
る。この出力側整合回路８は、入力側整合回路２と同様
にストリップ線路ＬやコンデンサＣで構成する。
【０００６】図５は、上記した電力増幅用回路をＭＭＩ
Ｃで構成した例で、通常ＧａＡｓ半絶縁性基板１０の上
に、前記したＲＦ入力端子１、入力側整合回路２、ＦＥ
Ｔ３、バイアス回路４、６、端子５、７、出力側整合回
路８、ＲＦ出力端子９、ストリップラインＬ，コンデン
サＣ等を構成する。
Ｃで構成した例で、通常ＧａＡｓ半絶縁性基板１０の上
に、前記したＲＦ入力端子１、入力側整合回路２、ＦＥ
Ｔ３、バイアス回路４、６、端子５、７、出力側整合回
路８、ＲＦ出力端子９、ストリップラインＬ，コンデン
サＣ等を構成する。
【０００７】また、ＧａＡｓ半絶縁性基板１０の裏面
は、金属の蒸着などで形成した接地導体１１となってい
る。
は、金属の蒸着などで形成した接地導体１１となってい
る。
【０００８】また、バイアス回路４を構成する第一、第
二および第三の抵抗Ｒ１、Ｒ２、Ｒ３は、イオン注入法
などでＮもしくはＮ＋などの不純物層を形成するか、Ｎ
ｉＣｒなどの薄膜抵抗体でＧａＡｓ半絶縁性基板１０の
上に、一体で構成する。
二および第三の抵抗Ｒ１、Ｒ２、Ｒ３は、イオン注入法
などでＮもしくはＮ＋などの不純物層を形成するか、Ｎ
ｉＣｒなどの薄膜抵抗体でＧａＡｓ半絶縁性基板１０の
上に、一体で構成する。
【０００９】
【発明が解決しようとする課題】電力増幅器に使用する
ＦＥＴは、特性を安定化するために製品出荷前に１７５
℃程度の高温で直流バイアスを印加して放置する、いわ
ゆる高温通電を行う。
ＦＥＴは、特性を安定化するために製品出荷前に１７５
℃程度の高温で直流バイアスを印加して放置する、いわ
ゆる高温通電を行う。
【００１０】また、電力増幅用ＭＭＩＣについても、同
様な高温通電を必要とする。しかし、電力増幅用ＭＭＩ
Ｃの場合は、ゲートにバイアス抵抗が接続されているた
め高温で長い時間通電すると次のような問題が発生す
る。
様な高温通電を必要とする。しかし、電力増幅用ＭＭＩ
Ｃの場合は、ゲートにバイアス抵抗が接続されているた
め高温で長い時間通電すると次のような問題が発生す
る。
【００１１】例えば、図６は、電力増幅用ＭＭＩＣのゲ
ートバイアス電圧に対するゲートリーク電流の温度特性
を示している。
ートバイアス電圧に対するゲートリーク電流の温度特性
を示している。
【００１２】縦軸は、ゲートリーク電流（μＡ）、横軸
はゲートバイアス電圧（Ｖ）である。図は、ＦＥＴのゲ
ート幅が４ｍｍ，ドレインバイアス電圧が１０Ｖの場合
である。 直線Ａ、Ｂは、バイアス抵抗の負荷線で、Ａ
はゲートバイアス抵抗が８００Ω、Ｂはゲートバイアス
抵抗が７、５ｋΩの場合である。
はゲートバイアス電圧（Ｖ）である。図は、ＦＥＴのゲ
ート幅が４ｍｍ，ドレインバイアス電圧が１０Ｖの場合
である。 直線Ａ、Ｂは、バイアス抵抗の負荷線で、Ａ
はゲートバイアス抵抗が８００Ω、Ｂはゲートバイアス
抵抗が７、５ｋΩの場合である。
【００１３】また、曲線Ｃ、Ｄは、ゲートリーク電流の
温度特性を示し、曲線Ｃは周囲温度（Ｔｃ）が２５℃、
曲線Ｄは、周囲温度（Ｔｃ）が７５℃の場合である。
温度特性を示し、曲線Ｃは周囲温度（Ｔｃ）が２５℃、
曲線Ｄは、周囲温度（Ｔｃ）が７５℃の場合である。
【００１４】通常のＭＭＩＣでは、ゲートバイアス抵抗
はＭＭＩＣの消費電流を減らすために、大きい値である
ことが望ましい。しかし、図６に示すように、バイアス
抵抗の値が大きく、温度が高いとバイアス抵抗の負荷線
Ｂとゲートリーク電流曲線Ｄとに２つの交点Ｐ，Ｑが生
じる。
はＭＭＩＣの消費電流を減らすために、大きい値である
ことが望ましい。しかし、図６に示すように、バイアス
抵抗の値が大きく、温度が高いとバイアス抵抗の負荷線
Ｂとゲートリーク電流曲線Ｄとに２つの交点Ｐ，Ｑが生
じる。
【００１５】したがって、バイアス抵抗の値が大きい
と、温度の低い室温で安定に動作しても、高温の場合、
例えば高温通電時に外乱があると、バイアス点が図６で
ＰからＱにジャンプし、ゲート電流が急激に増加しＦＥ
Ｔが破壊する。
と、温度の低い室温で安定に動作しても、高温の場合、
例えば高温通電時に外乱があると、バイアス点が図６で
ＰからＱにジャンプし、ゲート電流が急激に増加しＦＥ
Ｔが破壊する。
【００１６】逆に、バイアス抵抗の値が小さいと、ゲー
ト電流の急激な増加によるＦＥＴの破壊はないが、通常
の使用温度範囲において、バイアス回路における消費電
流が大きくなる。
ト電流の急激な増加によるＦＥＴの破壊はないが、通常
の使用温度範囲において、バイアス回路における消費電
流が大きくなる。
【００１７】
【課題を解決するための手段】本発明のＭＭＩＣは、温
度の低い室温動作用ゲートバイアス回路と、高温通電時
用ゲートバイアス回路とを設け、温度の低い室温での動
作時は、ゲートバイアス抵抗を大きくし、高温通電時で
は、ゲートバイアス抵抗を小さくしたものである。
度の低い室温動作用ゲートバイアス回路と、高温通電時
用ゲートバイアス回路とを設け、温度の低い室温での動
作時は、ゲートバイアス抵抗を大きくし、高温通電時で
は、ゲートバイアス抵抗を小さくしたものである。
【００１８】
【作用】上記のＭＭＩＣによれば、温度の低い通常の動
作時には、ゲートバイアス抵抗が大きいため消費電流を
減らすことができ、また、高温通電時は、ゲートバイア
ス抵抗が小さいためバイアス点のジャンプを防止でき、
ゲート電流の急激な増加によるＦＥＴの破壊を防げる。
作時には、ゲートバイアス抵抗が大きいため消費電流を
減らすことができ、また、高温通電時は、ゲートバイア
ス抵抗が小さいためバイアス点のジャンプを防止でき、
ゲート電流の急激な増加によるＦＥＴの破壊を防げる。
【００１９】
【実施例】以下、本発明の一実施例を図１乃至図３を参
照して説明する。なお、従来と同一部分には同一符号を
付して説明を省略し、従来と異なる本発明の構成を中心
に説明する。
照して説明する。なお、従来と同一部分には同一符号を
付して説明を省略し、従来と異なる本発明の構成を中心
に説明する。
【００２０】本発明は、図１に示したように、ＦＥＴ３
のゲートＧに第４のバイアス抵抗Ｒ４を接続し、この抵
抗Ｒ４に第二のバイアス端子２１を接続したものであ
る。そして、高温通電時には、前記第二のバイアス端子
２１からＦＥＴ３のゲートＧに、バイアス電圧を加える
構成である。
のゲートＧに第４のバイアス抵抗Ｒ４を接続し、この抵
抗Ｒ４に第二のバイアス端子２１を接続したものであ
る。そして、高温通電時には、前記第二のバイアス端子
２１からＦＥＴ３のゲートＧに、バイアス電圧を加える
構成である。
【００２１】また、通常の室温における動作時には、前
記第二のバイアス端子２１を開放とし、第一のバイアス
端子５からバイアス電圧をＦＥＴのゲートに加える。こ
の場合、消費電流を減らせるようにバイアス抵抗Ｒ１，
Ｒ２，Ｒ３からなるバイアス回路４の抵抗値を大きくし
ておく。 また、高温通電時は、第二のバイアス端子２
１からバイアス電圧をＦＥＴのゲートに加えるが、この
時、バイアス抵抗Ｒ４の値を小さく選んでおき、バイア
ス点のジャンプが発生しないようにする。
記第二のバイアス端子２１を開放とし、第一のバイアス
端子５からバイアス電圧をＦＥＴのゲートに加える。こ
の場合、消費電流を減らせるようにバイアス抵抗Ｒ１，
Ｒ２，Ｒ３からなるバイアス回路４の抵抗値を大きくし
ておく。 また、高温通電時は、第二のバイアス端子２
１からバイアス電圧をＦＥＴのゲートに加えるが、この
時、バイアス抵抗Ｒ４の値を小さく選んでおき、バイア
ス点のジャンプが発生しないようにする。
【００２２】なお、通常の増幅器としての動作時に、第
４のバイアス抵抗Ｒ４が増幅器の性能に影響しないよう
に、他方のバイアス回路９の抵抗値に比して、大きくす
る必要がある。
４のバイアス抵抗Ｒ４が増幅器の性能に影響しないよう
に、他方のバイアス回路９の抵抗値に比して、大きくす
る必要がある。
【００２３】ここで、第４のバイアス抵抗Ｒ４の値の決
め方を図２で説明する。
め方を図２で説明する。
【００２４】図２で、横軸はＦＥＴのゲート幅（ｍ
ｍ）、また、縦軸の左側はバイアスのジャンプを起こさ
ないバイアス回路の抵抗値（ｋΩ）（動作温度が２００
℃の場合）、右側はＦＥＴの入力インピーダンス（Ω）
（動作周波数が１０ＧＨｚの場合）である。
ｍ）、また、縦軸の左側はバイアスのジャンプを起こさ
ないバイアス回路の抵抗値（ｋΩ）（動作温度が２００
℃の場合）、右側はＦＥＴの入力インピーダンス（Ω）
（動作周波数が１０ＧＨｚの場合）である。
【００２５】例えば、ＦＥＴのゲート幅が４ｍｍの場
合、バイアスのジャンプを起こさない抵抗値は、ほぼ１
ｋΩである。この値は、ＦＥＴの入力インピーダンスよ
り十分大きく、増幅器の性能に特に影響することはな
い。また、ＦＥＴのゲート幅が１５ｍｍの場合、バイア
スのジャンプを起こさない抵抗値は、ほぼ１３０Ωであ
る。この値も、ＦＥＴの入力インピーダンスより十分大
きく、増幅器の性能に特に影響しない。
合、バイアスのジャンプを起こさない抵抗値は、ほぼ１
ｋΩである。この値は、ＦＥＴの入力インピーダンスよ
り十分大きく、増幅器の性能に特に影響することはな
い。また、ＦＥＴのゲート幅が１５ｍｍの場合、バイア
スのジャンプを起こさない抵抗値は、ほぼ１３０Ωであ
る。この値も、ＦＥＴの入力インピーダンスより十分大
きく、増幅器の性能に特に影響しない。
【００２６】図３は、本発明の他の実施例で、通常の増
幅器として動作する場合に使用するゲートバイアス回路
４の第一のバイアス抵抗Ｒ１に、第５のバイアス抵抗Ｒ
５を接続し、このバイアス抵抗Ｒ５を第二のバイアス端
子３１に接続したものである。そして、高温通電時は、
この第二のバイアス端子３１からＦＥＴ３のゲートＧ
に、バイアス電圧を加える構成にしてある。その他の構
成は、図１と同様であるので、同一部分に同一番号を付
し説明は省略する。
幅器として動作する場合に使用するゲートバイアス回路
４の第一のバイアス抵抗Ｒ１に、第５のバイアス抵抗Ｒ
５を接続し、このバイアス抵抗Ｒ５を第二のバイアス端
子３１に接続したものである。そして、高温通電時は、
この第二のバイアス端子３１からＦＥＴ３のゲートＧ
に、バイアス電圧を加える構成にしてある。その他の構
成は、図１と同様であるので、同一部分に同一番号を付
し説明は省略する。
【００２７】この場合、図１における第４のバイアス抵
抗Ｒ４が、第一のバイアス抵抗Ｒ１と第５のバイアス抵
抗Ｒ５に置き代わったものと考えれば、その動作や第５
のバイアス抵抗Ｒ５の値の決め方は、図１の場合と同様
である。
抗Ｒ４が、第一のバイアス抵抗Ｒ１と第５のバイアス抵
抗Ｒ５に置き代わったものと考えれば、その動作や第５
のバイアス抵抗Ｒ５の値の決め方は、図１の場合と同様
である。
【００２８】
【発明の効果】本発明によれば、通常の増幅器として動
作する場合と、バイアスジャンプの恐れがある高温通電
時とでバイアス回路を変更し、バイアスジャンプがな
く、また、消費電流の少ないＭＭＩＣを提供できる。
作する場合と、バイアスジャンプの恐れがある高温通電
時とでバイアス回路を変更し、バイアスジャンプがな
く、また、消費電流の少ないＭＭＩＣを提供できる。
【図１】本発明の一実施例を示す回路構成図である。
【図２】本発明の一実施例を説明する図である。
【図３】本発明の他の実施例を示す回路構成図である。
【図４】従来例を示す回路構成図である。
【図５】従来例を示す外観図である。
【図６】ＦＥＴの特性を説明する図である。
１…ＲＦ入力端子 ２…入力側整合回路 ３…ＦＥＴ ４…ゲートバイアス回路 ５…第一バイアス端子 ６…ドレインバイアス回路 ７…ドレインバイアス端子 ８…出力側整合回路 ９…ＲＦ出力端子 １０…半絶縁性基板 １１…接地導体 Ｒ１〜Ｒ５…バイアス抵抗 ２１…第二のバイアス端子 ３１…第二のバイアス端子
Claims (2)
- 【請求項１】 ゲート、ソース、ドレインの各電極を有
する電界効果トランジスタと、複数の抵抗を有し、前記
ゲートに接続された第一のバイアス回路と、前記ゲート
に一端が接続された抵抗からなる第二のバイアス回路
と、前記電界効果トランジスタおよび前記各抵抗が、表
面に構成された半導体基板とを具備したモノリシックマ
イクロ波集積回路。 - 【請求項２】 前記第一のバイアス回路が、一端が前記
電界効果トランジスタのゲートに接続された第一の抵抗
と、この第一の抵抗の他端に接続された第二の抵抗と、
前記第一の抵抗の他端に接続され、接地される第三の抵
抗とからなる請求項１記載のモノリシックマイクロ波集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4506292A JPH05251960A (ja) | 1992-03-03 | 1992-03-03 | モノリシックマイクロ波集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4506292A JPH05251960A (ja) | 1992-03-03 | 1992-03-03 | モノリシックマイクロ波集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05251960A true JPH05251960A (ja) | 1993-09-28 |
Family
ID=12708871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4506292A Pending JPH05251960A (ja) | 1992-03-03 | 1992-03-03 | モノリシックマイクロ波集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05251960A (ja) |
-
1992
- 1992-03-03 JP JP4506292A patent/JPH05251960A/ja active Pending
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