JPH05252026A - Ｕｐ／ｄｏｗｎカウンタ回路 - Google Patents

Abstract

(57)【要約】 【目的】 ｕｐクロック入力とｄｏｗｎクロック入力と
が時間的に重複しても正常にカウント動作をなし得るＵ
Ｐ／ＤＯＷＮカウンタ回路を提供する。 【構成】 １は１０の出力Ｅにより２の出力を取り込み
３と４とに並列出力する。３（４）は入力値を１増加
（１減少）する。２はＡ＝“１”（“０”）では３
（４）の出力を選択出力する。７は５（６）の前縁を検
出してＡ（Ｂ）を“１”にし、後縁を検出して所定時間
経過後Ａ（Ｂ）を“０”にする。８、９は入力条件が成
立すればこの所定時間に相当する幅のパルスを出力す
る。ここに、５と６が時間的に重複して生起する場合、
例えばＡが“１”である期間内にＢが“１”となると、
１増加・１減少ではカウント値に変更がないので、Ａと
Ｂを共に速やかに“０”にし、その後ＡとＢの何れか一
方が“１”となり正規に“０”となればこれにより８、
９の一方に出力が得られ、１０の出力Ｅが発生し、カウ
ント動作が行われ、７は次の検出動作へ移行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＵＰ／ＤＯＷＮカウン
タ回路に係り、特にクロックが非同期で入力されるＵＰ
／ＤＯＷＮカウンタ回路に関する。

【０００２】

【従来の技術】従来のＵＰ／ＤＯＷＮカウンタ回路は、
例えば図４に示すように、記憶回路１とセレクタ２と＋
１回路３と−１回路４とフリップフロップ（Ｆ／Ｆ）回
路１１とＯＲ回路１２とで基本的に構成される。

【０００３】Ｆ／Ｆ回路１１は、セット入力ＳにＵＰカ
ウントの入力であるｕｐクロック５が入力し、リセット
入力ＲにＤＯＷＮカウントの入力であるｄｏｗｎクロッ
ク６が入力する。ｕｐクロック５とｄｏｗｎクロック６
とは非同期で生起するので、Ｆ／Ｆ回路１１は両クロッ
クの入力によりセット／リセットされる。つまり、ｕｐ
クロック５が入力するとセットされ、Ｑ出力を“１”に
し、ｄｏｗｎクロック６が入力するとリセットされ、Ｑ
出力を“０”にする。このＱ出力がＵＰカウント動作と
ＤＯＷＮカウント動作を切り替える切替信号としてセレ
クタ２に与えられる。

【０００４】ｕｐクロック５とｄｏｗｎクロック６とは
ＯＲ回路１２に入力し、何れか一方が書き込みクロック
として記憶回路１に与えられる。記憶回路１はこの書き
込みクロックに従ってセレクタ２の出力を記憶すると共
に、それを＋１回路３と−１回路４とに出力する。

【０００５】＋１回路３は、記憶回路１の出力たる入力
値を１増加してセレクタ２に出力する。−１回路４は、
記憶回路１の出力たる入力値を１減少してセレクタ２に
出力する。

【０００６】セレクタ２は、切替信号たるＱ出力が
“１”のときは＋１回路３の出力を選択しそれを記憶回
路１に出力する。つまり、Ｑ出力が“１”のとき、また
は、“１”である期間内ＵＰカウント動作が行われ、そ
のカウント値が記憶回路１に記憶される。

【０００７】一方、セレクタ２は、切替信号たるＱ出力
が“０”のときは−１回路４の出力を選択しそれを記憶
回路１に出力する。つまり、Ｑ出力が“０”のとき、ま
たは、“０”である期間内ＤＯＷＮカウント動作が行わ
れ、そのカウント値が記憶回路１に記憶される。

【０００８】

【発明が解決しようとする課題】ところで、ｕｐクロッ
ク５とｄｏｗｎクロック６とは非同期であるので、時間
的に重複する場合もある。このような場合、上述した従
来のＵＰ／ＤＯＷＮカウンタ回路では、Ｆ／Ｆ回路１１
の状態が確定しないので、正しい切替信号を発生でき
ず、また書き込みクロックも不正確となり、正常なカウ
ント動作ができなくなるという問題がある。

【０００９】本発明の目的は、ｕｐクロックとｄｏｗｎ
クロックとが重複して入力する場合ても正しい切替信号
及び書き込みクロックを発生できる手段を備えたＵＰ／
ＤＯＷＮカウンタ回路を提供することにある。

【００１０】

【課題を解決するための手段】前記目的を達成するた
め、本発明のＵＰ／ＤＯＷＮカウンタ回路は次の如き構
成を有する。即ち、本発明のＵＰ／ＤＯＷＮカウンタ回
路は、書き込みクロックの入力に応答してカウント値を
記憶し出力する記憶回路と； 記憶回路の出力に１増加
の操作をして出力する＋１回路と； 記憶回路の出力に
１減少の操作をして出力する−１回路と； 切替信号に
従って＋１回路と−１回路の何れか一方の出力をカウン
ト値として記憶回路に出力するセレクタと； を備える
ＵＰ／ＤＯＷＮカウンタ回路において； 出力の一部と
して前記切替信号を出力する回路であって、ＵＰカウン
トの入力であるｕｐクロック入力とＤＯＷＮカウントの
入力であるｄｏｗｎクロック入力とが、時間的に重複し
ないときは対応するクロック入力に従って前記切替信号
を出力し、時間的に重複するときはまず前記切替信号を
出力することを停止しその後両クロック入力の生起態様
に応じて切替信号を出力するＵＰ／ＤＯＷＮ検出回路
と； 前記ＵＰ／ＤＯＷＮ検出回路の出力と前記両クロ
ック入力とに基づき前記書き込みクロックを出力する論
理回路と； を備えたことを特徴とするものである。

【００１１】

【作用】次に、前記の如く構成される本発明のＵＰ／Ｄ
ＯＷＮカウンタ回路の作用を説明する。本発明では、ｕ
ｐクロック入力とｄｏｗｎクロック入力とが時間的に重
複するときは、＋１回路と−１回路の双方を動作させる
ことは結局何もしないことに相当するので、まず切替信
号を出力することを停止しその後両クロック入力の生起
態様に応じて切替信号を出力し、書き込みクロックを発
生する。従って、ｕｐクロック入力とｄｏｗｎクロック
入力とが同時に入力してきた場合でも正常にカウント動
作をなし得ることになる。

【００１２】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の一実施例に係るＵＰ／ＤＯＷＮ
カウンタ回路を示す。図１において、本発明では、従来
（図４）のＦ／Ｆ回路１１に代えてＵＰ／ＤＯＷＮ検出
回路７を設け、またＯＲ回路１２に代えてＡＮＤ回路
８、同９、ＯＲ回路１０からなる論理回路を設けてあ
る。以下、本発明に係る部分を中心に説明する。

【００１３】ｕｐクロック５は、ＵＰ／ＤＯＷＮ検出回
路７の入力端子ＵＰに入力すると共に、ＡＮＤ回路８の
逆相入力端に与えられる。また、ｄｏｗｎクロック６
は、ＵＰ／ＤＯＷＮ検出回路７の入力端子ＤＷに入力す
ると共に、ＡＮＤ回路９の逆相入力端に与えられる。

【００１４】ＵＰ／ＤＯＷＮ検出回路７の出力端子Ａに
送出される出力信号Ａは、ＡＮＤ回路８の同相入力端と
セレクタ２とに与えられる。また、ＵＰ／ＤＯＷＮ検出
回路７の出力端子Ｂに送出される出力信号Ｂは、ＡＮＤ
回路９の同相入力端に与えられる。

【００１５】ＡＮＤ回路８の出力Ｃと同９の出力ＤはＯ
Ｒ回路１０で論理和がとられ、書き込みクロックＥとし
て記憶回路１に与えられ、またＵＰ／ＤＯＷＮ検出回路
７のクロック端子ＣＬに動作クロックとして与えられ
る。

【００１６】ＵＰ／ＤＯＷＮ検出回路７は、図２に示す
状態遷移図に従って出力Ａと同Ｂを出力する回路であ
る。図示例では、出力Ａが前述した切替信号となってい
る。図２において、状態“Ｑ０”と同“Ｑ３”は停止状
態でありカウント値は変化しない。状態“Ｑ１”はＵＰ
カウント動作状態でありカウント値は１増加する。状態
“Ｑ２”はＤＯＷＮカウント動作状態でありカウント値
は１減少する。

【００１７】次に図３を参照して具体的に説明する。図
３（ａ）は両クロックが重複しない場合を示し、図３
（ｂ）（ｃ）は両クロックが重複する場合を示す。な
お、状態“Ｑ１”と状態“Ｑ２”、ＡＮＤ回路８とＡＮ
Ｄ回路９は、それぞれ対称であるので、状態“Ｑ１”と
ＡＮＤ回路８について説明する。

【００１８】図３（ａ）は、ｕｐクロック５が先に入力
し、それが消滅した後にｄｏｗｎクロック６が入力する
場合を示す。入力端子ＵＰと同ＤＷに信号入力のない状
態（ステート）は初期状態“Ｑ０”で、出力Ａと同Ｂは
共に低（“Ｌ”）レベルである。この状態でｕｐクロッ
ク５が入力すると、状態“Ｑ１”に遷移する。即ち、ｕ
ｐクロックの前縁に応答して出力Ａを高（“Ｈ”）レベ
ルにし、ｕｐクロックの後縁に応答して出力Ａを所定時
間後に“Ｌ”レベルにする。出力Ａが“Ｈ”レベルであ
る期間内セレクタ２は＋１回路の出力を選択し記憶回路
１に与える。

【００１９】そして、ＡＮＤ回路８において、ｕｐクロ
ック５を反転したものと出力Ａとの論理積がとられ、出
力Ｃとして幅の狭いパルスが得られる。これがＯＲ回路
１０の出力Ｅであり、記憶回路１は書き込みクロックを
得てセレクタ２の出力を取り込み、ＵＰカウント動作が
行われ、同時にＵＰ／ＤＯＷＮ検出回路７は動作クロッ
ク（ＣＬ）を得て状態“Ｑ０”に戻る。その後ｄｏｗｎ
クロック６が入力し、状態“Ｑ２”に遷移する。同様の
動作により、ＤＯＷＮカウント動作が行われ、状態“Ｑ
０”に戻る。

【００２０】次に、図３（ｂ）は、ｕｐクロック５が先
行して入力したが、それが“Ｈ”レベルである期間内に
おいてｄｏｗｎクロック６が複数回（図示例では２回）
変化する場合を示す。初期状態“Ｑ０”のときｕｐクロ
ック５が入力すると、その前縁に応答して出力Ａを
“Ｈ”レベルにし状態“Ｑ１”に遷移するが、ｕｐクロ
ック５の入力に後続してｄｏｗｎクロック６が入力する
ので、その前縁に応答して出力Ｂを“Ｈ”レベルにす
る。これにより、状態“Ｑ３”に遷移する。即ち、ｕｐ
クロック５とｄｏｗｎクロック６が重複して入力した状
態である。

【００２１】しかし、カウント値を１増加して１減少す
ることはもとの値に変化を与えない。従って、出力Ａと
同Ｂを速やかに“Ｌ”レベルにする。その結果、セレク
タ２は選択を取り止め、また書き込みクロックや動作ク
ロック（ＣＬ）は発生しない。即ち、無条件に状態“Ｑ
０”に戻る。

【００２２】そして、ｕｐクロック５が未だ“Ｈ”レベ
ルである期間内にｄｏｗｎクロック６が変化すると、出
力Ａも同Ｂも前縁で変化するので、今度はｄｏｗｎクロ
ック６の前縁に応答して出力Ｂが“Ｈ”レベルとなり状
態“Ｑ２”に遷移し、ＤＯＷＮカウント動作が行われ
る。

【００２３】また、図３（ｃ）は、ｄｏｗｎクロック６
が先行して入力するが、ｄｏｗｎクロック６が変化する
隙間の期間にｕｐクロック５が入力する場合を示す。こ
の場合には、まず状態“Ｑ２”に遷移するが、ｕｐクロ
ック５が入力してきたので、前述と同様に状態“Ｑ３”
を介して無条件に状態“Ｑ０”に戻る。そして、２回目
のｄｏｗｎクロック６ではｕｐクロック５の立ち上がり
はないので、状態“Ｑ２”に遷移しこの２回目のｄｏｗ
ｎクロック６に基づくＤＯＷＮカウント動作が行われ
る。

【００２４】斯くして、ｕｐクロック５とｄｏｗｎクロ
ック６とが重複しても支障なくＵＰカウント動作または
ＤＯＷＮカウント動作を正確に行うことができる。

【００２５】

【発明の効果】以上説明したように、本発明のＵＰ／Ｄ
ＯＷＮカウンタ回路によれば、ｕｐクロック入力とｄｏ
ｗｎクロック入力とが時間的に重複するときは、＋１回
路と−１回路の双方を動作させることは結局何もしない
ことに相当するので、まず切替信号を出力することを停
止しその後両クロック入力の生起態様に応じて切替信号
を出力し、書き込みクロックを発生する。従って、ｕｐ
クロック入力とｄｏｗｎクロック入力とが同時に入力し
てきた場合でも正常にカウント動作をなし得る効果があ
る。

【図面の簡単な説明】

【図１】本発明の一実施例に係るＵＰ／ＤＯＷＮカウン
タ回路の回路図である。

【図２】ＵＰ／ＤＯＷＮ検出回路の状態遷移図である。

【図３】動作タイムチャートである。

【図４】従来のＵＰ／ＤＯＷＮカウンタ回路の回路図で
ある。

【符号の説明】

１ 記憶回路 ２ セレクタ ３ ＋１回路 ４ −１回路 ５ ｕｐクロック ６ ｄｏｗｎクロック ７ ＵＰ／ＤＯＷＮ検出回路 ８ ＡＮＤ回路 ９ ＡＮＤ回路 １０ ＯＲ回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 書き込みクロックの入力に応答してカウ
   ント値を記憶し出力する記憶回路と； 記憶回路の出力
   に１増加の操作をして出力する＋１回路と；記憶回路の
   出力に１減少の操作をして出力する−１回路と； 切替
   信号に従って＋１回路と−１回路の何れか一方の出力を
   カウント値として記憶回路に出力するセレクタと； を
   備えるＵＰ／ＤＯＷＮカウンタ回路において； 出力の
   一部として前記切替信号を出力する回路であって、ＵＰ
   カウントの入力であるｕｐクロック入力とＤＯＷＮカウ
   ントの入力であるｄｏｗｎクロック入力とが、時間的に
   重複しないときは対応するクロック入力に従って前記切
   替信号を出力し、時間的に重複するときはまず前記切替
   信号を出力することを停止しその後両クロック入力の生
   起態様に応じて切替信号を出力するＵＰ／ＤＯＷＮ検出
   回路と； 前記ＵＰ／ＤＯＷＮ検出回路の出力と前記両
   クロック入力とに基づき前記書き込みクロックを出力す
   る論理回路と； を備えたことを特徴とするＵＰ／ＤＯ
   ＷＮカウンタ回路。