JPH05252183A - セル廃棄方式 - Google Patents
セル廃棄方式Info
- Publication number
- JPH05252183A JPH05252183A JP4918892A JP4918892A JPH05252183A JP H05252183 A JPH05252183 A JP H05252183A JP 4918892 A JP4918892 A JP 4918892A JP 4918892 A JP4918892 A JP 4918892A JP H05252183 A JPH05252183 A JP H05252183A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- header error
- address
- write
- cell data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【目的】 ＡＴＭ方式によって情報の伝送を行う伝送装
置において、ヘッダエラーを検出した際にそのセルを廃
棄するセル廃棄方式に関し、回路規模を小さくすること
を目的とする。 【構成】 受信したセルデータのヘッダエラーを検出す
る検出手段１０１と、記憶手段１０２と、前記セルデー
タを指定したアドレスに順次書き込むように記憶手段１
０２を制御する制御手段１０３を備え、検出手段１０１
がヘッダエラーを検出したときには、制御手段１０３は
記憶手段１０２の書き込み動作を途中で停止させ、次に
受信するセルデータを再び同一アドレスに初めから書き
込むよう記憶手段１０２を制御することを特徴とする。
置において、ヘッダエラーを検出した際にそのセルを廃
棄するセル廃棄方式に関し、回路規模を小さくすること
を目的とする。 【構成】 受信したセルデータのヘッダエラーを検出す
る検出手段１０１と、記憶手段１０２と、前記セルデー
タを指定したアドレスに順次書き込むように記憶手段１
０２を制御する制御手段１０３を備え、検出手段１０１
がヘッダエラーを検出したときには、制御手段１０３は
記憶手段１０２の書き込み動作を途中で停止させ、次に
受信するセルデータを再び同一アドレスに初めから書き
込むよう記憶手段１０２を制御することを特徴とする。
Description
【０００１】
【産業上の利用分野】この発明はＡＴＭ(Asysncronous
Transfer Mode)方式によって情報の伝送を行う伝送装置
において、ヘッダエラーを検出した際にそのセルを廃棄
するセル廃棄方式に関する。
Transfer Mode)方式によって情報の伝送を行う伝送装置
において、ヘッダエラーを検出した際にそのセルを廃棄
するセル廃棄方式に関する。
【０００２】
【従来の技術】社会の高度情報化に伴い、高速かつ柔軟
なネットワークが要求されているが、これに応じるもの
として、注目されている伝送方式がＡＴＭ（非同期転送
モード）方式である。
なネットワークが要求されているが、これに応じるもの
として、注目されている伝送方式がＡＴＭ（非同期転送
モード）方式である。
【０００３】ＡＴＭ伝送方式では、あらゆるメディア
（音声、端末データ、画像）の情報をセルと呼ばれる５
３オクテット単位のデータに割り当てて伝送が行われて
いる。このセルは、図５に示すように、ＡＴＭヘッダ部
（５オクテット）と、情報部（４８オクテット）で構成
され、ＡＴＭヘッダ部の中にはデータの行き先を示す情
報が含まれている。
（音声、端末データ、画像）の情報をセルと呼ばれる５
３オクテット単位のデータに割り当てて伝送が行われて
いる。このセルは、図５に示すように、ＡＴＭヘッダ部
（５オクテット）と、情報部（４８オクテット）で構成
され、ＡＴＭヘッダ部の中にはデータの行き先を示す情
報が含まれている。
【０００４】このようなＡＴＭ伝送方式を用いた装置に
おいて、受信したセルがＡＴＭヘッダ部に誤情報を含ん
だまま、つまり、ヘッダエラーを起こしたまま伝送され
ると、セルが誤伝送されてしまう危険性があるため、ヘ
ッダエラーを起こしたセルを廃棄する必要がある。
おいて、受信したセルがＡＴＭヘッダ部に誤情報を含ん
だまま、つまり、ヘッダエラーを起こしたまま伝送され
ると、セルが誤伝送されてしまう危険性があるため、ヘ
ッダエラーを起こしたセルを廃棄する必要がある。
【０００５】図６は、従来のセル廃棄方式を説明するブ
ロック図である。図６において、受信したセルデータＳ
１が、セルイネーブル信号Ｓ０から判断して有効データ
であれば、ヘッダエラー検出部１はヘッダエラー検出処
理を行い、それと同時にセル遅延バッファ部５はヘッダ
エラー検出処理が終了するまでセルデータＳ１を遅延さ
せるために一時格納する。ヘッダエラー検出部１は、ヘ
ッダエラー検出処理を終了すると、その検出結果をヘッ
ダエラー通知信号Ｓ６によってライトアドレス制御部３
に通知する。
ロック図である。図６において、受信したセルデータＳ
１が、セルイネーブル信号Ｓ０から判断して有効データ
であれば、ヘッダエラー検出部１はヘッダエラー検出処
理を行い、それと同時にセル遅延バッファ部５はヘッダ
エラー検出処理が終了するまでセルデータＳ１を遅延さ
せるために一時格納する。ヘッダエラー検出部１は、ヘ
ッダエラー検出処理を終了すると、その検出結果をヘッ
ダエラー通知信号Ｓ６によってライトアドレス制御部３
に通知する。
【０００６】ヘッダエラーが検出されない場合には、図
７のタイムチャートに示すように、ライトアドレス制御
部３は、先頭アドレス生成部４からの先頭アドレス信号
Ｓ５をロードして、ライトイネーブル信号Ｓ２およびラ
イトアドレス信号Ｓ３の生成を開始し、セル遅延バッフ
ァ部５に格納されていた遅延セルデータＳ７をＤＰ−Ｒ
ＡＭ２に書き込む。この書き込み開始後、ライトアドレ
ス制御部３は先頭アドレス生成部４に先頭アドレスの変
更を信号Ｓ４によって指示する。
７のタイムチャートに示すように、ライトアドレス制御
部３は、先頭アドレス生成部４からの先頭アドレス信号
Ｓ５をロードして、ライトイネーブル信号Ｓ２およびラ
イトアドレス信号Ｓ３の生成を開始し、セル遅延バッフ
ァ部５に格納されていた遅延セルデータＳ７をＤＰ−Ｒ
ＡＭ２に書き込む。この書き込み開始後、ライトアドレ
ス制御部３は先頭アドレス生成部４に先頭アドレスの変
更を信号Ｓ４によって指示する。
【０００７】また、ヘッダエラーが検出された場合に
は、図８のタイムチャートに示すように、ライトアドレ
ス制御部３は、ヘッダエラー通知信号Ｓ６を受けて、ラ
イトイネーブル信号Ｓ２およびライトアドレス信号Ｓ３
の生成を行わず、さらに先頭アドレスの変更も行わず、
ヘッダエラーを起こしたセルは廃棄される。
は、図８のタイムチャートに示すように、ライトアドレ
ス制御部３は、ヘッダエラー通知信号Ｓ６を受けて、ラ
イトイネーブル信号Ｓ２およびライトアドレス信号Ｓ３
の生成を行わず、さらに先頭アドレスの変更も行わず、
ヘッダエラーを起こしたセルは廃棄される。
【０００８】
【発明が解決しよとうとする課題】しかしながら、この
ような従来のセル廃棄方式においては、ヘッダエラー検
出処理に要する時間Ｔ（図８）だけセルを遅延させるた
めのセル遅延バッファ回路５を必要とするため回路規模
が大きくなるという問題点がある。
ような従来のセル廃棄方式においては、ヘッダエラー検
出処理に要する時間Ｔ（図８）だけセルを遅延させるた
めのセル遅延バッファ回路５を必要とするため回路規模
が大きくなるという問題点がある。
【０００９】この発明はこのような事情を考慮してなさ
れたもので、回路規模を小さくすることが可能なセル廃
棄方式を提供するものである。
れたもので、回路規模を小さくすることが可能なセル廃
棄方式を提供するものである。
【００１０】
【課題を解決するための手段】図１はこの発明の原理を
示すブロック図である。この発明は、図１に示すよう
に、受信したセルデータのヘッダエラーを検出する検出
手段１０１と、記憶手段１０２と、前記セルデータを指
定されたアドレスに順次書き込むように記憶手段１０２
を制御する制御手段１０３を備え、検出手段１０１がヘ
ッダエラーを検出したときには、制御手段１０３は記憶
手段１０２の書き込み動作を途中で停止させ、次に受信
するセルデータを再び同一アドレスに初めから書き込む
よう記憶手段１０２を制御することを特徴とするセル廃
棄方式である。
示すブロック図である。この発明は、図１に示すよう
に、受信したセルデータのヘッダエラーを検出する検出
手段１０１と、記憶手段１０２と、前記セルデータを指
定されたアドレスに順次書き込むように記憶手段１０２
を制御する制御手段１０３を備え、検出手段１０１がヘ
ッダエラーを検出したときには、制御手段１０３は記憶
手段１０２の書き込み動作を途中で停止させ、次に受信
するセルデータを再び同一アドレスに初めから書き込む
よう記憶手段１０２を制御することを特徴とするセル廃
棄方式である。
【００１１】記憶手段１０２がデァアルポートＲＡＭを
備え、かつ、制御手段１０３が前記ＲＡＭのライトイネ
ーブル信号およびライトアドレス信号を生成するライト
アドレス制御部と、ライトアドレス信号の先頭アドレス
を生成する先頭アドレス生成部を備えることが好まし
い。
備え、かつ、制御手段１０３が前記ＲＡＭのライトイネ
ーブル信号およびライトアドレス信号を生成するライト
アドレス制御部と、ライトアドレス信号の先頭アドレス
を生成する先頭アドレス生成部を備えることが好まし
い。
【００１２】
【作用】検出手段１０１がヘッダエラーを検出しない場
合には、受信したセルデータは制御手段１０３の指定す
るアドレスに従って記憶手段１０２に順次書き込まれ
る。
合には、受信したセルデータは制御手段１０３の指定す
るアドレスに従って記憶手段１０２に順次書き込まれ
る。
【００１３】検出手段１０１がヘッダエラーを検出した
場合には、制御手段１０３は、記憶手段１０２への書き
込みを途中で停止させ、セルデータの一部がすでに書き
込まれたアドレスに、次に受信するセルデータを重ねて
書き込ませる。これによって、ヘッダエラーを有するセ
ルデータが自動的に廃棄される。
場合には、制御手段１０３は、記憶手段１０２への書き
込みを途中で停止させ、セルデータの一部がすでに書き
込まれたアドレスに、次に受信するセルデータを重ねて
書き込ませる。これによって、ヘッダエラーを有するセ
ルデータが自動的に廃棄される。
【００１４】
【実施例】以下、図面に示す実施例に基づいてこの発明
を詳述する。これによってこの発明が限定されるもので
はない。図２はこの発明の一実施例を示すブロック図で
あり、１はセルイネーブル信号Ｓ０を受けて受信セルデ
ータＳ１のヘッダエラーを検出するヘッダエラー検出
部、２はクロック乗せ換え用のＤＰ（Dual Port)−ＲＡ
Ｍ、３はライトイネーブル信号Ｓ２およびライトアドレ
ス信号Ｓ３を生成するライトアドレス制御部、４はライ
トアドレスの先頭を決定する先頭アドレス生成部であ
る。
を詳述する。これによってこの発明が限定されるもので
はない。図２はこの発明の一実施例を示すブロック図で
あり、１はセルイネーブル信号Ｓ０を受けて受信セルデ
ータＳ１のヘッダエラーを検出するヘッダエラー検出
部、２はクロック乗せ換え用のＤＰ（Dual Port)−ＲＡ
Ｍ、３はライトイネーブル信号Ｓ２およびライトアドレ
ス信号Ｓ３を生成するライトアドレス制御部、４はライ
トアドレスの先頭を決定する先頭アドレス生成部であ
る。
【００１５】つまり、ヘッダエラー検出部１１が図１に
おける検出手段１０１に、ライトアドレス制御部１３と
先頭アドレス生成部１４とが図１の制御手段１０３に、
ＤＰ−ＲＡＭ１２が図１の記憶手段１０２にそれぞれ対
応している。
おける検出手段１０１に、ライトアドレス制御部１３と
先頭アドレス生成部１４とが図１の制御手段１０３に、
ＤＰ−ＲＡＭ１２が図１の記憶手段１０２にそれぞれ対
応している。
【００１６】このような構成における動作を、図３およ
び図４に示すタイムチャートを用いて説明する。ヘッダ
部（５オクテット）と情報部（４８オクテット）からな
るセルデータＳ１を受信したとき、セルイネーブル信号
Ｓ０から判断して有効データであれば、ヘッダエラー検
出部１１はヘッダ部のデータを監視してヘッダエラー検
出処理を開始する。
び図４に示すタイムチャートを用いて説明する。ヘッダ
部（５オクテット）と情報部（４８オクテット）からな
るセルデータＳ１を受信したとき、セルイネーブル信号
Ｓ０から判断して有効データであれば、ヘッダエラー検
出部１１はヘッダ部のデータを監視してヘッダエラー検
出処理を開始する。
【００１７】それと同時に、ライトアドレス制御部１３
は、先頭アドレス生成部１４からの先頭アドレス信号Ｓ
５をロードして、ライトイネーブル信号Ｓ２およびライ
トアドレス信号Ｓ３の生成を開始し、Ｍを先頭アドレス
とする（Ｍ＋１），（Ｍ＋２），…（Ｍ＋５２）のアド
レスに対してセルデータＳ１のＤＰ−ＲＡＭ１２への書
き込みを開始する。そして、ヘッダエラー検出部１１
は、ヘッダエラー検出処理で得られた結果をヘッダエラ
ー通知信号Ｓ６としてライトアドレス制御部１３へ通知
する。
は、先頭アドレス生成部１４からの先頭アドレス信号Ｓ
５をロードして、ライトイネーブル信号Ｓ２およびライ
トアドレス信号Ｓ３の生成を開始し、Ｍを先頭アドレス
とする（Ｍ＋１），（Ｍ＋２），…（Ｍ＋５２）のアド
レスに対してセルデータＳ１のＤＰ−ＲＡＭ１２への書
き込みを開始する。そして、ヘッダエラー検出部１１
は、ヘッダエラー検出処理で得られた結果をヘッダエラ
ー通知信号Ｓ６としてライトアドレス制御部１３へ通知
する。
【００１８】ヘッダエラーが検出されない場合には、図
３のタイムチャートに示すように、ライトアドレス制御
部１３は、そのままライトイネーブル信号Ｓ２およびラ
イトアドレス信号Ｓ３の生成を継続する。
３のタイムチャートに示すように、ライトアドレス制御
部１３は、そのままライトイネーブル信号Ｓ２およびラ
イトアドレス信号Ｓ３の生成を継続する。
【００１９】そして、１セル分のセルデータがＤＰ−Ｒ
ＡＭ１２のアドレスＭ，（Ｍ＋１），（Ｍ＋２），…
（Ｍ＋５２）に書き込まれると、ライトアドレス制御部
１３は、先頭アドレス生成部１４に先頭アドレス変更指
示信号Ｓ４を送出して先頭アドレスの変更を指示する。
それによって先頭アドレス生成部１４は先頭アドレス信
号Ｓ５を出力し、先頭アドレスをＭからＮに変更する。
ＡＭ１２のアドレスＭ，（Ｍ＋１），（Ｍ＋２），…
（Ｍ＋５２）に書き込まれると、ライトアドレス制御部
１３は、先頭アドレス生成部１４に先頭アドレス変更指
示信号Ｓ４を送出して先頭アドレスの変更を指示する。
それによって先頭アドレス生成部１４は先頭アドレス信
号Ｓ５を出力し、先頭アドレスをＭからＮに変更する。
【００２０】次に、ヘッダエラーが検出された場合に
は、図４のタイムチャートに示すように、ライトアドレ
ス制御部１３は、ヘッダエラー通知信号Ｓ６をうけて、
ライトイネーブル信号Ｓ２およびライトアドレス信号Ｓ
３の生成を途中でクリアして当初の先頭アドレスＭを再
びロードする。これによってヘッダエラーを起こしたセ
ルは廃棄され、次に受信されるセルが改めてアドレスＭ
から書き込まれることになる。従って、従来必要とした
セル遅延のための回路が不要となり、回路規模が縮減さ
れる。
は、図４のタイムチャートに示すように、ライトアドレ
ス制御部１３は、ヘッダエラー通知信号Ｓ６をうけて、
ライトイネーブル信号Ｓ２およびライトアドレス信号Ｓ
３の生成を途中でクリアして当初の先頭アドレスＭを再
びロードする。これによってヘッダエラーを起こしたセ
ルは廃棄され、次に受信されるセルが改めてアドレスＭ
から書き込まれることになる。従って、従来必要とした
セル遅延のための回路が不要となり、回路規模が縮減さ
れる。
【００２１】
【発明の効果】この発明によれば、セル遅延のための回
路が不要となり、回路規模が縮減される。
路が不要となり、回路規模が縮減される。
【図１】この発明の原理を示すブロック図である。
【図２】この発明の一実施例を示すブロック図である。
【図３】実施例の動作を示すタイムチャートである。
【図４】実施例の動作を示すタイムチャートである。
【図５】ＡＴＭセルのフォーマットを示す説明図であ
る。
る。
【図６】従来例を示すブロック図である。
【図７】従来例の動作を示すタイムチャートである。
【図８】従来例の動作を示すタイムチャートである。
１１ ヘッダエラー検出部 １２ ＤＰ−ＲＡＭ １３ ライトアドレス制御部 １４ 先頭アドレス生成部
Claims (2)
- 【請求項１】 受信したセルデータのヘッダエラーを検
出する検出手段（１０１）と、記憶手段（１０２）と、
前記セルデータを指定したアドレスに順次書き込むよう
に記憶手段（１０２）を制御する制御手段（１０３）を
備え、検出手段（１０１）がヘッダエラーを検出したと
きには、制御手段（１０３）は記憶手段（１０２）の書
き込み動作を途中で停止させ、次に受信するセルデータ
を再び同一アドレスに初めから書き込むよう記憶手段
（１０２）を制御することを特徴とするセル廃棄方式。 - 【請求項２】 記憶手段（１０２）がデュアルポートＲ
ＡＭを備え、かつ、制御手段（１０３）が、前記ＲＡＭ
のライトイネーブル信号およびライトアドレス信号を生
成するライトアドレス制御部と、ライトアドレス信号の
先頭アドレスを生成する先頭アドレス生成部を備えた請
求項１記載のセル廃棄方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4918892A JPH05252183A (ja) | 1992-03-06 | 1992-03-06 | セル廃棄方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4918892A JPH05252183A (ja) | 1992-03-06 | 1992-03-06 | セル廃棄方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05252183A true JPH05252183A (ja) | 1993-09-28 |
Family
ID=12824055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4918892A Withdrawn JPH05252183A (ja) | 1992-03-06 | 1992-03-06 | セル廃棄方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05252183A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6496506B1 (en) | 1998-10-02 | 2002-12-17 | Fujitsu Limited | Address fault monitoring device and ATM switching device |
| CN113726605A (zh) * | 2021-08-30 | 2021-11-30 | 北京计算机技术及应用研究所 | 一种快速丢弃错误报文的装置及方法 |
-
1992
- 1992-03-06 JP JP4918892A patent/JPH05252183A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6496506B1 (en) | 1998-10-02 | 2002-12-17 | Fujitsu Limited | Address fault monitoring device and ATM switching device |
| CN113726605A (zh) * | 2021-08-30 | 2021-11-30 | 北京计算机技术及应用研究所 | 一种快速丢弃错误报文的装置及方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2576811B2 (ja) | セル送出制御方式 | |
| JP3144386B2 (ja) | バックプレッシャ制御方法およびその装置 | |
| JP3189753B2 (ja) | Ｓｔｍ−ａｔｍ変換装置の二重化方式 | |
| JP2757904B2 (ja) | Ａｔｍセルフォーマット変換装置 | |
| JP2806794B2 (ja) | セル処理装置 | |
| JPH05244186A (ja) | Ａｔｍ／ｓｔｍ変換回路 | |
| JPH09224039A (ja) | 遅延優先制御バッファの無瞬断切替装置及び切替方法 | |
| JP2002007312A (ja) | 情報入出力装置 | |
| JP2631699B2 (ja) | セル・フオーマツテイング方式 | |
| JP2991223B2 (ja) | データ処理装置 | |
| JPH05181628A (ja) | プリントデータの受信方法及び該方法を用いたプリンタ装置 | |
| JPH05241985A (ja) | 入出力制御装置 | |
| JPH05110586A (ja) | セル分解装置 | |
| JP2000013444A (ja) | パケットデータ受信装置 | |
| JPH11266426A (ja) | メモリ制御装置 | |
| JPH09171493A (ja) | データ転送装置 | |
| JPH0563691A (ja) | マルチフレーム同期回路の制御方式 | |
| JPH0567983B2 (ja) | ||
| JPH0440551A (ja) | データ転送方式 | |
| JPH11187074A (ja) | 通信装置 | |
| JP2000059464A (ja) | トレイラ処理システム | |
| JPH06342414A (ja) | データ転送装置 | |
| JPH04362825A (ja) | Ａｔｍ端末でのデータ長補正方式 | |
| JPH09224032A (ja) | 損失セル補完方式 | |
| JPH1079739A (ja) | Ａｔｍセルの速度変換バッファの制御方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |