JPH0525440B2 - - Google Patents

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は、クロスポイント・アレーに関し、具
体的に言えばクロスポイント・スイツチの同時マ
ーキングに係る。

Ｂ 従来技術 スイツチアレー又はクロスポイント・スイツチ
は音声ラインを切換えるため、永い間、電話交換
機産業に使われていた。最近になつて、一方の装
置から他方の装置へデータラインを選択的に接続
するため、クロスポイント・スイツチはコンピユ
ータシステムに多く使われるようになつた。第２
図に示されたような簡単なクロスポイント・アレ
ー１０は４本の入力ライン１２のうちの任意の１
本を４本の出力ライン１４のうちの任意の１本に
接続する。第２図の入力ライン１２が出力ライン
１４とは異なつた性質、即ちデータの流れの方向
の差異を有し、そしてそれ等がクロスポイント・
スイツチアレー１０の両側に配置されているの
で、第２図のクロスポイント・スイツチアレー１
０は両側スイツチと称されている。入力ライン１
２と出力ライン１４の各交差点において、入力ラ
イン１２及び出力ライン１４に接続されているス
イツチ１８で構成されるクロスポイント・スイツ
チ１６がある。図示されたスイツチ１８におい
て、スイツチ１８の導電状態、即ちクロスポイン
ト・スイツチ１６の状態は制御入力２０により決
定される。従つて、入力ライン１２及び出力ライ
ン１４の間の接続の選択はクロスポイント・スイ
ツチアレー１０のすべての制御入力２０上の信号
によつて決定される。クロスポイント・スイツチ
アレー１０の利点は、入力ライン１２と出力ライ
ン１４との間の相互接続を独立して制御すること
が出来ることにある。任意の接続が可能である。

多くの応用例においては、与えられた入力ライ
ン１２が与えられた任意の時間内で１つの出力ラ
イン１４だけに接続される。この応用例における
クロスポイント・スイツチアレー１０は、ライン
１２及び１４か、又はクロスポイント・スイツチ
１６の何れかに、入力ライン１２の数、又は出力
ライン１４の数を掛けた積のデータ帯域幅を持
つ。換言すれば、各入力ライン１２は所定の出力
ライン１４が利用可能である限り、クロスポイン
ト・スイツチアレー１０を同時に使用することが
出来る。他の動作モードにおいては単一の入力ラ
イン１２を１本以上の出力ライン１４に同時に接
続することが出来る。これはブロードキヤストモ
ードと称される。

従来、種々のタイプのクロスポイント・スイツ
チアレーが知られている。旧式の電話システムに
おいて、個々のスイツチ１８は機械的な継電器で
あつた。現代のクロスポイント・スイツチでは、
クロスポイント・スイツチアレー全体は半導体集
積回路であつて、各スイツチ１８はMOSトラン
ジスタであり、MOSトランジスタのゲート入力
は制御入力２０によつて制御される。集積回路の
使用によつて、クロスポイント・スイツチ自身の
デザインは比較的容易になり、その製造は比較的
安価になつた。その結果、クロスポイント・スイ
ツチアレー１０のサイズは非常に大きくなつて来
た。

Ｃ 発明が解決しようとする問題点 クロスポイント・スイツチアレー１０の入力ラ
イン１２及び出力ライン１４が夫々1024本を有す
るクロスポイント・スイツチアレーが現在妥当な
デザインとなつている。然しながら、そのような
クロスポイント・スイツチ１６においては、スイ
ツチ１８の数が1048576個に達する。スイツチ１
８の製造は比較的容易であるが、上述のように大
量のクロスポイント・スイツチ１６の制御は或る
困難な問題に相遇する。

その問題の１つは、そのように大量のクロスポ
イント・スイツチの制御はクロスポイント・スイ
ツチアレー１０の効果的なデータ伝送速度に制限
を課すことである。データがクロスポイント・ス
イツチ１６を介して伝送される前に、コントロー
ラは適当なクロスポイント・スイツチ１６をセツ
トしなければならない。米国特許第4345251号に
開示されたシステムにおいては、一時に、１個の
コントローラが１つの接続要求のみを処理するだ
けである。本願出願人の特公平３−6717号公報は
複数個のコントローラの使用を開示しており、本
発明にも応用されている。上記の特許出願に記載
されたデザインはクロスポイント・コントローラ
の速度を増加するのに効果的ではあるけれども、
すべてのコントローラは接続の要求に応答するた
めの時間を費やす。データを伝送するため、行わ
れるべき接続のために若し入力ラインが待たねば
ならなければ、スイツチの実効的なデータ伝送率
は減少される。この遅延は、伝送される情報が相
対的に短く、そして大量の接続を行わねばならな
い時に、特に問題となる。

従つて、本発明の目的は、データフローを妨害
しないようなクロスポイント・スイツチアレーの
クロスポイント・スイツチの制御を与えることに
ある。

本発明の他の目的は高帯域クロスポイント・ス
イツチを与えることにある。

Ｄ 問題点を解決するための手段 本発明は、各クロスポイントにおけるスイツチ
が第１ラツチにより制御されるクロスポイント・
スイツチアレーとして要約することが出来る。第
１ラツチの各々に関連して第２ラツチがあつて、
その状態はクロスポイント・コントローラによつ
て決められる。すべての第２ラツチの内容はただ
１本の制御ラインによつて、関連する第１ラツチ
へ同時に転送される。従つて、クロスポイント・
スイツチを介するデータの流れが第１ラツチによ
る決定に従つて続いている間に、第２ラツチはコ
ントローラによつて、次の伝送サイクルのための
設定を行うことが出来る。同時に発生する信号が
前の伝送周期の終りと、次の伝送周期の開始をマ
ークする。

Ｅ 実施例 本発明は第１図に示されたように、通常のクロ
スポイント・スイツチアレーと並列に配置された
メモリ制御素子のアレーとして図示することが出
来る。前述したタイプのスイツチアレーの面はク
ロスポイント・スイツチアレー１０である。個々
のスイツチ１８のための独立した制御ラインは中
間にある他の面２４中に配列された夫々のメモリ
素子２２へ接続されている。スイツチ１８が導通
している時、メモリ素子２２は１を記憶してお
り、制御スイツチ１８が非導通である時、メモリ
素子２２は０を記憶している。各メモリ素子２２
はデータ伝送周期の間、関連するスイツチ１８を
導通状態に保つ。米国特許第4068215号はアレー
中のすべてのクロスポイント・スイツチを制御す
るため、分離したラツチを開示している。米国特
許第3473160号は論理セルのアレー中で独立した
素子を制御するシフトレジスタを開示している。

メモリ素子２２は更に上部に示された他の面２
８中の関連するラツチ２６によつて表示される値
にセツトされる。これ等のラツチ２６中に含まれ
る値はコントローラ３０によつて個々に制御され
る。良好な実施例において、コントローラ３０は
ラツチ２６を１個づつセツトする。幾つかのラツ
チ２６又はすべてのラツチ２６は、コントローラ
３０がすべてのメモリ素子２２へ接続されている
メモリラツチ制御ライン３２を付勢する前に、コ
ントローラ３０によつて新しい値にセツトするこ
とが出来る。メモリラツチ制御ライン３２を付勢
すると、すべてのラツチ２６の内容は関連するメ
モリ素子２２へ同時に転送される。

第１図に示した構成を使用することにより、メ
モリ素子２２の現在の状態に従つて、現在のデー
タ伝送周期で、クロスポイント・スイツチアレー
１０を介するデータ伝送を続けている間に、コン
トローラ３０はラツチ２６をセツトとして、次の
データ伝送周期におけるクロスポイント・スイツ
チの接続編成を行うことが出来る。メモリラツチ
制御ライン３２の１個の信号がクロスポイント・
スイツチアレー１０の必要な接続編成を生ずる。

米国特許第4134132号は２次元マルチ陰影
（multi−shade）ビデオデイスプレーを開示して
おり、その装置中で、２次元ラスタの各ポイント
がアナログストレージ素子を持つている。ビデオ
信号はアナログストレージ素子の１次元アレー中
に非直列化される。１次元アレーの内容は２次元
ラスターの選択された列中のストレージ素子に並
列に供給される。

第１図に示した複数面の構成は簡単ではあるけ
れども、半導体技術で具体化することは困難であ
り、そしてそれはスイツチングシステム中の非常
に重要な細部を無視している。

より現実的な構成が第３図に示されている。各
入力ライン１２はスイツチアダプタ３６を経てス
イツチマトリツクス３４へ接続されている。スイ
ツチアダプタ３６は入力ライン１２で受け取つた
信号列中のデータから制御情報を分離するのに用
いられる。データは、制御情報がスイツチコント
ローラ３８へ送られている間に、スイツチマトリ
ツクス３４を介して経路指定が行われる。

スイツチコントローラ３８は５組の信号によつ
てスイツチマトリツクス３４を制御する。複数ビ
ツトXX信号及び複数ビツトYY信号はスイツチ
マトリツクス３４中の所望のクロスポイントのア
ドレスである。例えば、XXアドレスはクロスポ
イントに関連した入力ライン１２の数字指定であ
り、一方、YYは関連した出力ライン１４の数字
指定である。残りの信号はデータ信号DATA、
ロードラツチ信号LL及びロードマーク信号LM
であつて、これ等は後で説明する。

スイツチマトリツクス３４のより詳細が第４図
に示されている。Ｘデコーダ４０はXXアドレス
を受へ取つて、その値に基づいて、夫々の行ライ
ン４３上の付勢されたＸ信号によつて、制御素子
４２のアレー中の４つの行のうちの１つを選択す
る。同様に、Ｙデコーダ４４はYYアドレスを受
け取つて、夫々の列ライン４５上の付勢されたＹ
信号によつて制御素子４２のアレー中の４つの列
のうちの１つを選択する。データ信号DATA、
ロードラツチ信号LL及びロードマーク信号LM
はすべての制御素子４２に同じようにに接続され
る。

制御素子４２の細部が第５図に示されている。
制御素子４２が位置している、アレーの行及び列
に基づいて、Ｘデコーダ４０からの行ライン４３
上のＸ信号と、Ｙデコーダ４４からの列ライン４
５上のＹ信号とはアンドゲート４６への入力とし
て使われる。従つて、特定の制御素子４２が選択
されたことをXX信号及びYY信号が表示した時
にだけ、そのアンドゲート４６出力を高電位に上
昇させる。アンドゲート４６の出力は第１ラツチ
４８の駆動入力ENとして使われる。第１ラツチ
４８のデータ入力Ｄはデータ信号DATAへ接続
される。ロードラツチ信号LLは第１ラツチ４８
のクロツク入力へ接続される。アンドゲート４６
の出力が高電位になつて、この制御素子４２がア
ドレスされていることを表示した時は常に、デー
タ信号DATAの値はロードラツチ信号LLの立上
り遷移によつて第１ラツチ４８中に記憶される。

第１ラツチ４８の設定をロードするため、コン
トローラ３８はデータ信号DATAを所定の値に
セツトし、且つ高電位のＸ及びＹ信号によつて特
定の制御素子４２を選択するXX及びYYアドレ
ス信号をセツトする。そして、ロードラツチ信号
LLは選択された制御素子４２だけにデータ信号
DATAを設定する。

第１ラツチの出力Ｑは第２ラツチ５０のデータ
入力Ｄへ接続される。第２ラツチ５０のラツチ制
御入力、即ちクロツク入力はロードマーク信号
LMによつて制御される。ロードマーク信号LM
が高電位に遷移すると、第１ラツチ４８の値が第
２ラツチ５０中に転送される。第２ラツチ５０を
設定するためのアドレス選択はないから、すべて
の制御素子４２は、関連する第１ラツチ４８中に
保持された夫々異なつた値にではあるが、同時に
同じ設定を受ける。第２ラツチの出力Ｑは、その
特定の制御素子４２と関連した各々のスイツチ１
８の制御入力２０へ接続される。従つて、第２ラ
ツチ５０の値は、個々のスイツチ１８を導通させ
るか、又は非導通にするか、換言すれば、クロス
ポイント・スイツチ１６を接続するか、又は遮断
するかを制御する。第１ラツチ４８は第１図に示
した上部の面２８中のラツチ２６に対応し、一
方、第２ラツチ５０は中間面２４中のメモリ２２
に対応する。

第５図の制御素子４２は刻時、即ちクロツクさ
れないシステムのためのものであつて、ラツチの
設定時間はロードラツチ信号に依存している。第
１ラツチ４８をクロツクするための構成は第６図
に示されており、その中でシステムのクロツク信
号CLOCKが第１ラツチ４８のクロツク入力へ接
続されている。Ｘ信号と、Ｙ信号と、ロードラツ
チ信号LLとを受け取るアンドゲート４７の出力
は第１ラツチ４８の駆動入力ENへ接続されてい
る。クロツク信号CLOCKの立上り遷移の前に、
ロードラツチ信号LLがセツトされ、そしてＸ及
びＹ信号が特定の第１ラツチ４８を選択する。次
に、クロツク信号CLOCKが立上つた時に、デー
タ信号DATAが第１ラツチ４８中に設定される。
クロツク入力に接続されたクロツク信号CLOCK
と、駆動入力に接続されたロードマーク信号LM
とによつて、第２ラツチ５０に対して同じ構成を
使うことが出来る。

第５図の非クロツク制御素子４２に対応する第
１ラツチ４８及び第２ラツチ５０の論理ゲートの
レベルの構成が第７図に示されている。入力点及
び出力点は同じ構成を持つている。インバータ５
１はデータ信号DATAの補数値を与える。２つ
のナンドゲート５２及び５４はアンドゲート４７
からの選択信号をデータ信号DATAの真数値及
び補数値夫々と組み合せる。ナンドゲート５２及
び５４の出力は交差接続構成で接続されている他
の２個のナンドゲート５６及び５８に夫々印加さ
れる。アンドゲート４７がＸ及びＹ信号によつて
選択され、ロードラツチ信号LLによつて付勢さ
れると、交差接続ナンドゲート５６及び５８はデ
ータ信号DATAの値にラツチされる。これ等の
２つの交差接続ナンドゲート５６の出力−Ｑ及び
５８の出力Ｑは第１ラツチ４８の出力であり、そ
して第２ラツチ５０中の関連するナンドゲート６
０及び６２へ印加される。ナンドゲート６０及び
６２はまた、第１ラツチ４８の出力−Ｑ及びＱを
ゲートする作用を行うロードマーク信号LMを受
け取る。ナンドゲート６０及び６２の出力は、ラ
ツチとして動作する２つの交差接続ナンドゲート
６４及び６６へ印加される。第１ラツチ４８の真
数値出力Ｑと対応するナンドゲート６６の出力は
独立したスイツチ１８を制御する制御ライン２０
へ接続される。

制御素子４２の他の実施例がトランジスタレベ
ルで第８図に示されている。これは、第９図のタ
イミング図に示されたような制御信号の調整を必
要とするダイナミツクシステムである。表示され
るべき制御素子４２がXX及びYYアドレス信号
によつて選択されると、高電位のロードラツチ信
号LLはＸ信号、Ｙ信号及びLL信号を受け取つた
アンドゲート７０を高電位にして、トランジスタ
７２を導通させる。次に、導通したトランジスタ
７２は第１ラツチトランジスタ７６のゲートを制
御する内部ライン７４へデータ信号DATAを通
過する。第１ロードトランジスタ７８は電源とグ
ランドとの間で第１ラツチトランジスタ７６と直
列に接続されている。内部ライン７４の高電位信
号は、第１ラツチトランジスタ７６と第１ロード
トランジスタ７８との間に接続されている第１ラ
ツチ出力ライン８０上の低電位信号を生ずる。同
様に、内部ライン７４上の低電位信号は第１ラツ
チ出力ライン８０上に高電位信号を生ずる。内部
ライン７４及び第１ラツチトランジスタ７６のゲ
ートは充分な大きさの容量を持つている。それ
故、この容量は、ロードラツチ・トランジスタ７
２がオフに転じた後であつても、そこに印加され
た信号DATAを保持する。然しながら、この容
量は漏洩するので、時間Δtよりも長い記憶時間
には使用することが出来ない。同じように、幾つ
かの第１ラツチは相次ぐアドレス信号XX及び
YYによつて、異なつたデータ信号DATAを最大
時間Δtの範囲内で記憶することが出来る。

次に、ロードマーク信号LMはロードマーク・
トランジスタ８２のゲートへ印加され、ロードマ
ーク・トランジスタは第１ラツチ出力ライン８０
上のラツチされた信号を、第１ラツチトランジス
タ７６及び第１ロードトランジスタ７８と同じ第
２ラツチトランジスタ８４及び第２ロードトラン
ジスタ８６へ通過する。クロスポイント・スイツ
チ１８の制御入力２０は第２ラツチトランジスタ
８４と第２ロードトランジスタ８６との間に接続
されており、信号CROSS−POINTを伝達する。
ロードマーク信号LMの立上り遷移はすべてのク
ロスポイントを同時にマークし、そして、ロード
マーク信号LMが除去された後でも、そのマーキ
ングは維持される。然しながら、第２ラツチ５０
のダイナミツク特性の故に、すべてのクロスポイ
ントの相次ぐマーキングの間は最大記憶時間Δt
を超過すべきでない。

Ｆ 発明の効果 本発明は、１つの装置が他の幾つかの装置へ短
いメツセージを突発的にブロードキヤストする場
合に、特に有用である。コントローラがブロード
キヤストのための将来の接続を設定している間
に、通常のデータフローはクロスポイント・アレ
ーを介して接続することが出来る。そして、ロー
ドマーク信号LMが発生すると、所定のすべての
接続が直ちに行われる。従つて、ブロードキヤス
トを行うため複数個のクロスポイント・スイツチ
をセツトするのに必要な時間によつて通常のデー
タフローは妨害されることがない。

【図面の簡単な説明】

第１図は本発明のクロスポイント・スイツチ装
置の構成を説明する図、第２図は従来技術のクロ
スポイント・スイツチアレーを示す図、第３図は
本発明のクロスポイント・スイツチ装置の１実施
例を説明する図、第４図は第３図の装置のスイツ
チマトリツクスの細部を説明する図、第５図は第
４図のスイツチマトリツクスの制御素子を説明す
る図、第６図は本発明に従つたクロツク型の第１
ラツチを説明するための接続ブロツク図、第７図
は制御素子の他の実施例を説明する論理ゲート回
路図、第８図はトランジスタ型の制御素子の実施
例を説明する図、第９図は第２図の実施例のタイ
ミング線図である。 １０……クロスポイント・スイツチアレー、１
２……入力ライン、１４……出力ライン、１６…
…クロスポイント・スイツチ、２２……メモリ、
２６……ラツチ、３０……コントローラ、３４…
…スイツチマトリツクス、３６……スイツチアダ
プタ、３８……スイツチコントローラ、４０……
Ｘデコーダ、４２……制御素子、４４……Ｙデコ
ーダ、４８……第１ラツチ、５０……第２ラツ
チ。

Claims (1)

1. 【特許請求の範囲】 １ 複数の行線と複数の列線とがマトリツクス状
   に配置され、このマトリツクスの各交差点にはク
   ロスポイント・スイツチが接続されているクロス
   ポイント・スイツチアレーと、 前記クロスポイント・スイツチのそれぞれのオ
   ン／オフ状態を制御するための制御手段アレイ
   と、 前記制御手段アレイの１つを選択するためアド
   レス指定手段と、 前記制御手段のすべてに等しく接続され、前記
   制御手段にオン／オフ状態情報を供給する状態情
   報設定手段とを備え、 前記制御手段アレイの各々は、前記クロスポイ
   ント・スイツチの現在のオン／オフ状態情報を記
   憶している第１のメモリ手段と、前記クロスポイ
   ント・スイツチの将来のオン／オフ状態を記憶す
   る第２のメモリ手段とを有し、前記状態情報設定
   手段によつて設定された前記将来のオン／オフ状
   態情報は、前記第２のメモリ手段に一旦ラツチさ
   れ、次に前記第１のメモリ手段に転送され、前記
   第１のメモリ手段に記憶されている前記現在のオ
   ン／オフ状態情報を前記将来のオン／オフ状態情
   報で置換し、前記将来のオン／オフ状態情報によ
   つて前記クロスポイント・スイツチのオン／オフ
   を制御するようにしたことを特徴とするクロスポ
   イント・スイツチアレー装置。