JPH05256921A - デジタルシステムの相互接続を試験する装置 - Google Patents

デジタルシステムの相互接続を試験する装置

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JPH05256921A
JPH05256921A JP4176961A JP17696192A JPH05256921A JP H05256921 A JPH05256921 A JP H05256921A JP 4176961 A JP4176961 A JP 4176961A JP 17696192 A JP17696192 A JP 17696192A JP H05256921 A JPH05256921 A JP H05256921A
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William D Farwell
ウィリアム・ディー・ファーウェル
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Abstract

(57)【要約】 【目的】 本発明は、相互接続の試験において曖昧性の
ない信号を供給することのできる境界走査試験回路を得
ることを目的とする。 【構成】 走査入力を選択的に記憶する走査フリップフ
ロップ19と、試験信号に応答して関連する装置出力ピン
にバッファされた出力信号を出力する３状態バッファ11
と、制御論理回路とを備え、この制御論理回路は、３状
態バッファ11をエネーブルし、その出力が第１の論理状
態のとき入力試験信号を第１の論理状態で３状態バッフ
ァ11に供給し、走査入力が走査フリップフロップ19に入
力されるとき３状態バッファ11を高インピーダンス状態
にし、走査フリップフロップ19の走査入力後試験信号を
第２の論理状態で３状態バッファ11に供給し、走査入力
が第２の論理状態のとき３状態バッファ11をエネーブル
し、走査入力が第１の論理状態のもので場合には高イン
ピーダンス状態に維持することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に境界走査回路に
関し、特に３状態出力バッファを含む境界走査送信また
は駆動回路に関する。
【０００２】
【従来の技術】境界走査試験は、一般に相互接続された
装置が例えば集積回路、適用特定集積回路（ＡＳＩ
Ｃ）、ハイブリッド、および回路板を含むことができる
システムを具備するデジタル装置間の相互接続部を試験
するために利用されている。境界走査試験能力のため
に、装置は装置Ｉ／Ｏピンを装置の内部論理回路から分
離し、そのようなＩ／Ｏピンを直接アクセスすることが
可能な走査回路を含み、特別な相互接続試験パターンが
内部論理機能から干渉されることなしに適用され観察さ
れることができる。
【０００３】一般に、境界走査試験能力はそれが与えら
れているＩ／Ｏピンに関連し、それぞれ走査フリップフ
ロップを含む境界走査セルによって実行される。走査フ
リップフロップは直列および並列モードで動作可能なレ
ジスタ鎖に配置されるので、試験パターンは直列に負荷
され、並列に供給されることができ、試験結果は直列に
読取られることができる。
【０００４】
【発明が解決しようとする課題】試験のために、特別な
相互接続試験パターンは出力ピン用の走査フリップフロ
ップに直列に負荷される。試験パターンが負荷された
後、試験パターンを含む出力走査セルは試験パターンに
したがってそれに関連する出力ピンを駆動するようにス
イッチされる。その後に、入力ピンにおいて観察された
信号は関連する入力走査フリップフロップに記憶され
る。記憶された入力は試験を評価するために直列に読取
られる。別の試験パターンは記憶された入力が直列に読
取られるときに出力走査フリップフロップに直列に負荷
されることができる。
【０００５】境界走査試験パターンは基本的に次のこと
を達成するように設計されている。
【０００６】１．異なる時間において各装置出力を高い
状態および低い状態に駆動する。適切な入力での適切な
受信は連続性を実証する。
【０００７】２．各装置出力を全ての他の出力と逆の状
態に駆動する。２つ以上の出力間のショート回路はショ
ートされた駆動装置間の競合によって示される。
【０００８】文献（Wagner氏、IEEE proc.、1987 Inter
national Test Conference、52乃至57頁）では一般に境
界走査試験の適用および実施および有効な境界走査試験
を許容する試験パターンについて記載されている。
【０００９】既知の境界走査回路の検討では試験結果の
解釈が正確でない。例えば、信号から信号へのショート
（「ブリッジ」）は駆動装置間の競合をもたらし、結果
的に生じた電圧は予想されることができない。開いたラ
インは入力をフロートすることを可能にするので、未知
の電圧を生成できる。
【００１０】互いに逆の状態に駆動するように企てるシ
ョートされた競合駆動装置によって生じることができる
潜在的な傷害がまた既知の境界走査回路によって検討さ
れ、それは過剰な電流を引き出し、潜在的に傷害を与え
る。競合は試験パターンが不正確に形成されるか或いは
適用される場合にも生じる。
【００１１】例えば数百または数千オームの抵抗を有す
る配線間の金属の「ホイスカ」により生じた高抵抗ショ
ートに対して適度に検出することができないことは既知
の境界走査回路による別の問題である。
【００１２】したがって、本発明の目的は、相互接続入
力の曖昧でない信号を供給する境界走査回路を提供する
ことである。
【００１３】本発明の別の目的は、相互接続部が試験さ
れる装置のＩ／Ｏ回路を保護する境界走査試験回路を提
供することである。
【００１４】本発明の別の目的は、高抵抗ショートに対
して適度な検出を許容する境界走査試験回路を提供する
ことである。
【００１５】
【課題を解決するための手段】上記および他の目的は
（ａ）走査入力の関数として３状態バッファのエネーブ
ル状態或いはディスエーブル状態を制御する３状態出力
バッファおよび論理回路を有する境界走査送信セルおよ
び、（ｂ）入力を第１または第２の論理状態に駆動する
ことを可能にし、そのような入力が開路或いは高いイン
ピーダンスにあるときバッファの入力を予め定められた
論理状態に変化する入力バッファおよび保持回路を有す
る境界走査受信セルを含む本発明の走査回路によって達
成される。送信走査セルは走査入力を記憶する走査フリ
ップフロップ、バッファ入力信号に応答してセルが構成
される回路装置の関連する出力ピンにバッファされた出
力信号を出力する３状態バッファ、および走査フリップ
フロップに応答して３状態バッファを選択的にエネーブ
ル或いはディスエーブルにし、入力信号として試験信号
または装置信号を３状態バッファに供給する制御論理回
路を含む。受信走査セルは入力バッファと、バッファの
入力を第１または第２の論理状態に駆動することを可能
にし、入力バッファへの入力の接続が開いた接続または
高インピーダンス接続であるとき、第１および第２の論
理状態の予め定められた１つに入力を変化する入力バッ
ファの入力に接続された保持回路と、入力バッファの出
力を制御して記憶する走査フリップフロップとを含む。
【００１６】さらに、本発明によると、送信および受信
セルの機能は２方向性走査セルに結合されることができ
る。
【００１７】
【実施例】図１は走査連鎖中に配置された本発明の一連
の送信セル10を概略的に示し、図２は送信セル10によっ
て駆動された相互接続試験パターンによって生じる関連
する装置入力において受信された信号を観察し記憶する
ために利用できるレジスタ連鎖中に配置された一連の受
信セル20を概略的に示す。相互接続された装置のグルー
プの各装置は装置出力に関連する適切な送信セルレジス
タ連鎖および装置入力に関連する適切な受信セルレジス
タ連鎖を有することが認識されるであろう。境界走査試
験のために、１つ以上の送信レジスタ連鎖はエネーブル
され、１つ以上の受信レジスタ連鎖もまたエネーブルさ
れ、この場合受信レジスタ連鎖はエネーブルされた送信
レジスタ連鎖に関連する出力と接続されている入力を有
する。図１を参照すると、各送信セル10は関連する装置
出力ピン30に接続された出力を有する３状態出力バッフ
ァ11を含む。３状態バッファ11の入力は２−１マルチプ
レクサ13によって供給され、そのマルチプレクサ13の入
力は試験制御信号ＴＥＳＴおよび装置出力信号ＯＵＴを
含む。マルチプレクサ13は試験モード制御信号ＴＭＯＤ
Ｅによって制御される。
【００１８】３状態バッファ11は全体的ディスエーブル
信号ＧＤを受信する反転入力を有するＡＮＤゲート15の
出力によって制御される。ＡＮＤゲート15の別の入力は
走査フリップフロップ19のＱ出力を受信する反転入力を
有するＯＲゲート17によって供給される。ＯＲゲートの
残りの入力は試験制御信号ＴＥＳＴを供給される。走査
フリップフロップ19の入力は走査フリップフロップ19が
構成される走査連鎖のシーケンスの前段の走査フリップ
フロップのＱ出力によって供給されるか、或いは走査フ
リップフロップ19は走査連鎖に対する外部直列入力とし
て供給される。走査フリップフロップ19の出力は走査連
鎖のシーケンスの次の走査フリップフロップに供給され
るか、或いは走査連鎖の直列出力に供給される。
【００１９】標準装置動作（すなわちバッファの出力が
装置出力信号に対応する場合）では、マルチプレクサは
ＧＤを低く、ＴＥＳＴを高くすることによってエネーブ
ルされるバッファに装置出力ＯＵＴを供給するように制
御される。
【００２０】図２を参照すると、各受信セル20は入力バ
ッファ51を含み、その入力は関連する装置入力ピン40並
びに適切な電圧ＶDDに他方の端子が接続されたホールド
アップ抵抗53の１端子に接続される。その代りに、ホー
ルドアップ電流源はホールドアップ抵抗に代って使用さ
れることができる。入力バッファ51の出力は装置の内部
論理回路に供給され、また試験モード制御信号ＳＣＡＮ
ＭＯＤＥによって制御されて走査フリップフロップ57
に接続された出力を有する２−１マルチプレクサ55に入
力として供給される。マルチプレクサ55の他方の入力は
シーケンスの前段の走査フリップフロップのＱ出力を供
給されるか、或いは走査フリップフロップ57が構成され
る走査連鎖の入力を供給される。走査フリップフロップ
57のＱ出力はシーケンスの次の走査フリップフロップに
供給されるか、或いは走査連鎖の直列出力に供給され
る。
【００２１】ＣＭＯＳ論理回路を含む通常の論理回路設
計によると、入力バッファの入力の論理状態は例えばＣ
ＭＯＳ論理回路が約１００キロオームであってもよいと
するとホールドアップ抵抗の結果として次のようにな
る。入力は高く駆動されると高く、低く駆動されると低
い。もし入力が高く駆動されると、ディスエーブルにさ
れた駆動装置によって続けて駆動されるならば、高いま
ま維持される（すなわちそれは高インピーダンス状態に
ある）。入力ピンへの接続が開いているならば、入力は
回路装置への電力の適用に応じて高く引上げられる。言
い換えると、バッファの入力は低い論理レベルを維持す
るために低く駆動されなければならない。動作におい
て、装置間の相互接続は試験パターンのシーケンスを複
数の送信セルの走査フリップフロップに選択的に負荷す
ることによって試験される。それぞれ直列に負荷された
パターンにしたがって、試験パターンを含む送信セルに
関連する装置出力は特定の負荷されたパターンにしたが
って駆動され、選択された受信セルの装置入力ピンにお
ける信号は例えば良く知られている境界走査技術にした
がって解析のために記憶されて走査される。送信走査セ
ル中への試験パターンの入力走査は試験の出力走査が受
信走査セルによって生じると同時に起こることができる
ことを認識すべきである。試験される相互接続部の構成
および性質に応じて、１つ以上の送信走査連鎖は同時に
動作されることができ、１つ以上の受信走査連鎖もまた
同時に動作されることができる。
【００２２】図３を参照すると、送信走査連鎖に関連す
る装置出力と受信走査連鎖に関連する装置入力の間の相
互接続の境界走査試験のためにエネーブルされる送信走
査連鎖および受信走査連鎖の適切な信号のタイミング図
が示されている。タイミング図は０および１の試験値で
走査された送信セルの動作を示すために１試験サイクル
を示し、２つの送信セルに対する信号を示す。走査連鎖
の全ての送信セルが走査連鎖の全ての受信セルと同様に
並列にクロックされ制御されることを認識すべきであ
る。
【００２３】マルチプレクサ13に対する試験モード制御
信号ＴＭＯＤＥはそのレベルにあるので、マルチプレク
サの出力は試験制御信号ＴＥＳＴに対応する。クロック
転移T1において、試験制御信号ＴＥＳＴは高い論理レベ
ルに転移し、走査レジスタ（フリップフロップ）19のＱ
出力は変化せず（また重要でなく）、さらに全体的ディ
スエーブル信号ＧＤは低い論理レベルに転移される。Ｔ
ＥＳＴは高く、ＧＤは低いことによって、送信セルの３
状態バッファ11はエネーブルされ、高い出力を供給す
る。クロック転移T2において、ＴＥＳＴは高く維持さ
れ、走査レジスタ19は直列モードで動作するように制御
されるので、試験データは走査インされることができ
る。受信セルの走査レジスタ57はそれが直列モードで動
作されるように制御されるので、生じたデータは走査ア
ウトされることができ、全体的ディスエーブル信号ＧＤ
は高く転移される。全体的ディスエーブル信号ＧＤを高
く転移するので、３状態バッファ11はディスエーブルさ
れ、その出力は高インピーダンス状態に変化する。クロ
ック転移T2に続いてＮ個のクロック転移が生じる。ここ
でＮは試験値を走査するために要求される送信走査連鎖
の走査レジスタ19中へのクロック転移の数によって決定
される。
【００２４】クロック転移TN+2において、試験制御信号
ＴＥＳＴは低く転移され、走査レジスタ19は並列モード
で動作するように制御され、各Ｑ出力を各ＯＲゲート17
に供給し、そのような出力の１つＱ１は低出力として示
され、別のＱ出力Ｑ２は高出力として示されている。対
応する３状態バッファの状態はＯＵＴ１およびＯＵＴ２
として示されている。クロック転移N+3 において、全体
的ディスエーブル信号ＧＤは低く転移され、３状態バッ
ファのそれぞれの状態は関連する走査レジスタ19のＱ出
力に依存する。走査レジスタ19のＱ出力が低いと、低い
出力へのＧＤの転移はタイミング図のＯＵＴ１によって
示されているように３状態バッファ11がＴＥＳＴ入力信
号の低いレベルに応じてタイミング図のＱ１によって示
されているように低い出力を供給することを可能にす
る。走査レジスタ19のＱ出力が高いと、タイミング図で
Ｑ２によって示されているように３状態バッファ11はＯ
Ｒゲート17によってＡＮＤゲート15に供給された低い入
力によってディスエーブルされたままである。したがっ
て、高い試験値を含む走査レジスタ19に関連する３状態
バッファ11はタイミング図のＯＵＴ２によって示されて
いるように高いインピーダンス状態に維持する。別の試
験サイクルの開始を表すＴ１´として示された次のクロ
ック転移の前に、受信機バッファ51の出力は走査レジス
タ57にストローブされる。
【００２５】関係する送信および受信走査回路全体の動
作は一般的に次の通りである。
【００２６】１．試験下の全ての相互接続はユニバーサ
ル的に装置出力に関連する３状態バッファによって高く
駆動される。
【００２７】２．高インピーダンス状態に全体的に保持
された全ての装置出力に関して（ホールドアップ抵抗ま
たは電流源により論理的に高い状態に対応する電圧に維
持する場合）、第１の試験パターンは送信セルの走査レ
ジスタに走査される。その代りに、装置出力は走査中に
全体的ディスエーブル信号ＧＤを低く、ＴＥＳＴ信号を
高く維持することによって、論理的に高い状態に全体的
に保持されることができる。
【００２８】３．第１のパターンが負荷された後、全て
の３状態バッファ出力は高いインピーダンス状態に全体
的に設定され、ディスエーブルされた３状態出力装置へ
のＴＥＳＴ信号入力は低いインピーダンス状態に設定さ
れる。
【００２９】４．全体的ディスエーブル信号ＧＤは論理
的に高く変化され、３状態バッファの出力は関連する走
査レジスタに負荷された試験パターン値に依存して、高
インピーダンス状態に維持される（前の「予備充電」に
よって論理的に高く保持する）か、或いは論理的に低い
出力を供給する。
【００３０】５．受信セルの走査レジスタは装置入力に
おける信号をサンプルする。
【００３１】６．全ての相互接続はユニバーサル的に高
く駆動され、第２のパターンが同様に適用される。第２
のパターンが走査インされているとき、受信走査レジス
タは典型的に走査アウトされる。
【００３２】上記のシーケンスを供給されたパターン設
定（すなわち試験パターンのグループ）は相互接続試験
のために設計されたクラス間である。
【００３３】本発明によると、パターンが特定の出力を
高くすることを要求する場合、その出力に対する３状態
バッファは出力が「穏やかな高レベル」を生成するよう
にディスエーブルされる（走査レジスタを適切に設定す
ることによって）。パターンが出力を低くすることを要
求する場合、その出力に対する３状態バッファは３状態
バッファの出力が低いＴＥＳＴ信号により「過度な低レ
ベル」であることによってエネーブルされる（走査レジ
スタを適切に設定することによって）。
【００３４】よく知られているように、境界走査試験に
対する相互接続試験パターンは各出力がパターン設定さ
れるときに他の全てのものと異なる場合が生じる。本発
明によって、もし「ブリッジ」故障が生じるならば、予
想された「穏やかな高レベル」は常に「過度な低レベ
ル」に駆動され、それはブリッジ故障を明瞭に示す。過
度な低レベルの理由はショートまたはブリッジ故障がな
ければ出力装置が論理的に高い状態にある入力に低い状
態を与えるためである。
【００３５】相互接続試験パターンはまた任意の相互接
続信号がパターン設定における異なる時間に高いおよび
低い両論理レベルに駆動されることを保証する。本発明
によって、「開放」故障は常に高い明瞭な読取りを行う
１つ以上の入力を常に生じさせるので、試験中の低い読
取りの不存在は常に「開放」故障であることを確認す
る。開放故障を示す曖昧でない高い論理レベルは入力バ
ッファのホールドアップ抵抗または電流源の使用による
ものである。ホールドアップ抵抗または電流源は回路装
置への電力の供給に続いて開放入力をゆっくり引張って
論理的に高い状態にさせる。有限時間において、全ての
開放入力が明らかに高いレベルとして観察されることを
保証するために、試験の開始前にこの状態にすることが
できる。
【００３６】試験中、パターンは十分に速く適用され、
入力を低いレベルから高いレベルに変化させるために予
備充電が必要である。それ故、低から高の出力駆動装置
が試験され、もし動作されないならば、低から高の転移
の直後にサンプルされた応答特性はまだ低いままであ
る。
【００３７】したがって、本発明はそれぞれブリッジ
（ショート）および開放故障中に入力に現れる明瞭な高
いまたは低いレベルをもたらすので、故障の検出および
分離は十分に確定的である。
【００３８】本発明は別の利点としてさらに潜在的にシ
ョートされた信号の検出を可能にする。信号間のショー
トはホールドアップ抵抗よりも少ない適度な或いは高い
抵抗（例えば数百または数千オームの抵抗による配線間
の金属の「ホイスカ」）である。潜在的なショートにお
いて、予想された「穏やかな高レベル」は「過度な低レ
ベル」に駆動され、それはブリッジ故障を明瞭に示す。
過度な低レベルの理由は潜在的なショートがなければ出
力駆動装置の１つは低レベルを高い論理レベルにある入
力に供給するからである。
【００３９】本発明の走査回路はまた回路保護を与え
る。ブリッジ故障の場合において、通常の方法はショー
トされた駆動装置が競合する（互いに逆の状態に駆動す
るように試みる）ことを可能にする。これは過剰な電流
を引き出し、潜在的に損傷を受ける。競合はまた試験パ
ターンが通常不正確に書込まれて適用されるときに生じ
る。全てのエネーブルされた３状態バッファは常に同じ
駆動された論理状態にあって残りの３状態バッファは高
インピーダンス状態にあるので、本発明は競合を不可能
にする。入力ピンへの開放接続部はホールドアップ抵抗
または電流源によって高く維持されるので、開放ピンは
それに関連するバッファの入力を曖昧なレベルに変動さ
せず、スプリアス振動による可能なダメージから入力を
保護する。さらにホールド抵抗または電流源の結果とし
て、入力バッファの入力はフロート状態になることから
保護されるが利点がある。
【００４０】本発明はまた接地に結合されたホールドダ
ウン抵抗または電流源により反転された極性によって構
成されることができることを注目すべきである。入力Ｔ
ＥＳＴ信号は図３に示されているものの反転されたもの
であり、予備充電は低い状態するように行われ、パター
ン中に駆動する付勢信号は過度な高レベルにある可能性
がある（すなわち３状態バッファはその走査フリップフ
ロップが論理的に高い状態を含んでいる場合のみエネー
ブルされる）。ホールドダウン抵抗または電流源によっ
て、低く駆動される入力バッファの入力はその入力ピン
への接続が開放するときに低く維持される。さらに、高
く駆動される入力バッファの入力はその入力ピンへの接
続が開放するときに低く変化する。
【００４１】図４を参照すると、本発明により予備充電
機能を与える２方向性走査セル110が示されている。走
査セル110 は図１の走査セル10および図２の走査セル20
の機能を組合わせ、次の機能の一方或いは両方に使用さ
れることができる。
【００４２】（ａ）２方向性Ｉ／Ｏピンを機能的に要求
する装置信号用の走査セルとして、（ｂ）２方向試験の
ために、接続試験と完全な相互接続試験の容易な実行を
与えることができる。
【００４３】各走査セルは図２の受信セルの対応する素
子と実質上同じ機能を行う入力バッファ51、ホールドア
ップ抵抗53、および２−１マルチプレクサ55に加えて図
１の送信セルの部品を含む。２−１マルチプレクサはシ
ーケンスの前段の入力バッファ51の出力および走査フリ
ップフロップのＱ出力であるマルチプレクサの２つの入
力の一方を選択するＳＣＡＮ ＭＯＤＥ信号または走査
連鎖の入力によって制御される。
【００４４】入力バッファの出力はさらに関連する装置
ピン50が装置入力機能を行うときに回路装置の内部論理
回路に接続される。２−１マルチプレクサ13の入力への
内部論理回路の接続は関連する装置ピン50が装置出力機
能を行う場合に利用される。各セル110 は２方向性であ
り、装置入力および出力によって使用されることがで
き、さらに送信セル10および受信セル20に関して上述さ
れた予備充電機能を行うことができる利点がある。した
がって、選択された走査連鎖の２方向性セル110 は図１
の送信セル10と同様に機能でき、一方別の走査連鎖の２
方向性セル110は全体的にディスエーブルされた出力バ
ッファを有することによって図２の受信セル20と同様に
機能することができる。送信機能では、マルチプレクサ
13はその出力がＴＥＳＴ信号に対応するように制御さ
れ、一方マルチプレクサ55はその出力が走査直列入力に
対応するように制御される。受信機能では、マルチプレ
クサ55はその出力が入力バッファ51の出力に対応するよ
うに制御され、出力バッファ11は例えば全体的ディスエ
ーブル信号にしたがってディスエーブルにされる。
【００４５】２方向性走査セルの別の利点はそれに関連
するＩ／Ｏピンに試験信号を送信しながらもそれ自身を
監視する能力である。送信走査セルの走査フリップフロ
ップの自己監視された得られた値は走査アウトされて入
力および出力バッファの故障を検出するために解析され
ることができる。
【００４６】本質的に、本発明は、もし入力が開放接続
であるならば、十分な時間が与えられるので、３状態出
力バッファの使用および入力バッファの入力が得られる
論理レベルに対する走査セル入力バッファの入力を予備
充電する能力の使用が期待される。これは曖昧さおよび
誤差を減少する結果をもたらす試験過程を可能にし、回
路保護および潜在的にショートされた信号の検出を与え
る。
【００４７】以上、本発明の特定な実施例を説明し例示
したが、種々の変更および変化は添付特許請求の範囲に
よって限定されるような本発明の技術的範囲から逸脱す
ることなく当業者によって行われる。
【図面の簡単な説明】
【図１】境界走査試験のために関連する装置出力を駆動
する走査連鎖中に配置された本発明の一連の走査送信走
査セルの概略図。
【図２】図１の送信セルによって駆動される別の装置の
出力に接続された関連する装置入力を監視する走査連鎖
中に配置された一連の走査受信走査セルの概略図。
【図３】図１の境界走査回路の動作を理解するのに役立
つタイミング図。
【図４】本発明の予備充電回路を含む一連の２方向性走
査セルの概略図。
【符号の説明】
10…送信セル、11…出力バッファ、19…走査フリップフ
ロップ、20…受信セル、30…装置出力ピン。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 複数の入力、出力ピンを有し、各送信走
    査セルが装置出力ピンに関連している回路装置中で使用
    される境界走査送信セルにおいて、 走査入力を選択的に記憶する走査フリップフロップと、 試験信号に応答して関連する装置出力ピンにバッファさ
    れた出力信号を出力する３状態バッファと、 制御論理回路とを具備し、 この制御論理回路は、 （ａ）前記３状態バッファをエネーブルし、３状態バッ
    ファの出力が第１の論理状態にあるように入力試験信号
    入力を第１の論理状態で３状態バッファに供給し、 （ｂ）走査入力が前記走査フリップフロップに入力され
    て走査されるときに前記３状態バッファを高インピーダ
    ンス状態にディスエーブルし、 （ｃ）走査フリップフロップの走査入力が走査のため入
    力された後に、入力試験信号を第２の論理状態で前記３
    状態バッファに供給し、 （ｄ）３状態バッファの出力が第２の論理状態にするよ
    うに、走査レジスタ中に入力された走査入力が第２の論
    理状態のものであるならば、前記３状態バッファをエネ
    ーブルする如く構成され、それによって前記３状態バッ
    ファは前記走査レジスタを走査する走査入力が第１の論
    理状態のものである場合に高インピーダンス状態に維持
    されることを特徴とする境界走査送信セル。
  2. 【請求項２】 他の回路装置との接続のために入力、出
    力ピンを有する回路装置で使用される境界走査送信セル
    において、 走査入力を記憶する走査フリップフロップと、 バッファ入力信号に応答して回路装置の関連する出力ピ
    ンにバッファされた出力信号を出力する３状態バッファ
    と、 前記走査フリップフロップに応じて前記３状態バッファ
    を選択的にエネーブル或いはディスエーブルし、かつ、
    前記３状態バッファの入力信号として試験信号または装
    置信号を供給する制御論理手段とを具備していることを
    特徴とする境界走査送信セル。
  3. 【請求項３】 他の回路装置との接続のために入力、出
    力ピンを有する回路装置用の受信走査セルにおいて、 入力バッファと、 入力が入力バッファを第１の論理状態または第２の論理
    状態に駆動することを可能にし、前記入力バッファの入
    力への接続が開放または高インピーダンス接続である場
    合には前記入力バッファへの入力を第１および第２の論
    理状態の予め定められた１つに変化させるように前記入
    力バッファの入力に接続された保持手段と、 前記入力バッファの出力が制御されて記憶される走査フ
    リップフロップとを具備していることを特徴とする受信
    走査セル。
  4. 【請求項４】 走査入力を記憶する送信走査フリップフ
    ロップと、 入力信号に応答して装置出力ピンにバッファされた出力
    信号を出力する３状態バッファと、 装置入力ピンに接続された入力を有する入力バッファ
    と、 前記入力バッファの入力に接続され、入力が入力バッフ
    ァを第１の論理状態または第２の論理状態に駆動するこ
    とを可能にし、入力が接続開放または高インピーダンス
    接続である場合には前記入力バッファの入力を第１の論
    理状態に変化させ、第２の論理状態に駆動されるとき入
    力がバッファを第２の論理状態に変化させることを可能
    にする保持手段と、 前記入力バッファの出力が制御されて記憶される受信走
    査フリップフロップとを具備し、 前記入力バッファの入力は前記３状態バッファの出力と
    接続され、接続の状態が、 （ａ）前記３状態バッファをエネーブルし、前記３状態
    バッファの出力が第１の論理状態にあるように試験入力
    を第１の論理状態で前記３状態バッファに供給し、 （ｂ）走査入力が前記送信走査フリップフロップに走査
    により供給されているときに前記３状態バッファを高イ
    ンピーダンス状態にディスエーブルし、 （ｃ）送信走査フリップフロップの走査入力が走査で入
    力された後に、試験入力を第２の論理状態で前記３状態
    バッファに供給し、 （ｄ）３状態バッファの出力が第２の論理状態にあるよ
    うに前記走査レジスタへの走査入力が第２の論理状態に
    ある場合には、前記３状態バッファをエネーブルにし、
    走査入力が第１の論理状態のときには前記３状態バッフ
    ァが高インピーダンス状態に維持されることによって試
    験可能であることを特徴とする境界走査セル。
  5. 【請求項５】 複数の入力、出力ピンを有し、各走査セ
    ルが特定の入力、出力ピンに関連する装置の走査連鎖に
    おいて使用される境界走査回路において、 関連する入力、出力ピンに供給された信号に応答してバ
    ッファされた入力信号を供給する入力バッファ手段と、 前記バッファされた入力信号および走査入力に応答して
    バッファされた入力信号または走査入力信号を制御して
    記憶する入力記憶手段と、 試験入力に応答して回路装置の関連する入力、出力ピン
    にバッファされた出力信号を出力する３状態出力バッフ
    ァと、 走査フリップフロップおよび試験入力に応答して前記３
    状態バッファを選択的にエネーブル或いはディスエーブ
    ルする制御論理手段とを具備していることを特徴とする
    境界走査回路。
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