JPH0731230B2 - 回路における相互接続障害の診断方法及び装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は印刷回路ボード（ＰＣ
Ｂ）又はカードを自動的に検査（テスト又は診断）を実
行する方法及び装置に関し、特にカードの回路又はネッ
トワークのオープン及びショートを検出し位置決めする
ための固有なパルス及び順次カウントを使用する方法及
び前記回路の検査回路に関する。

【０００２】

【従来の技術】ＩＥＥＥ（米国電気電子学会）１１４９
基準は回路内検査を実行する手段に拡大する要求を取り
上げた。この基準は数個の重要な機能、すなわち外部の
回路又はネットワーク（ｎｅｔ）の検査、内部機能の検
査、及びサンプル・モード等を提供している。その外部
検査は印刷回路ボード（ＰＣＢ）又はカードの回路又は
ネットワークのオープン及びショートの検査手段を提供
するものであり、他の２つの機能はチップ自体の機能の
検査手段を提供する。

【０００３】ＩＥＥＥ基準は各チップが具備するべき４
つのピン・インターフェースを提案している。それら４
つのピンはスキャンーイン・ピン、スキャンーアウト・
ピン、モード・ピン、及び検査クロック用ピンである。
ＩＥＥＥ基準は、又各チップがすべての入力／出力（Ｉ
／Ｏ）に備えるべき境界回路を定義する。この境界回路
は検査が行われる場所である。

【０００４】境界スキャンの動作はかなり直接的であ
る。システムのチップに対するスキャンーイン・ピン及
びスキャンーアウト・ピンはそれらチップの境界スキャ
ン・ラッチがリングを形成するよう接続される。チップ
用検査パターンは出力境界ラッチにおいて走査される。
これらの出力境界ラッチにおいては“１”及び“０”の
パターンが保持されるが、入力境界ラッチはその演算結
果を受け取る。

【０００５】演算結果パターンは入力境界ラッチからス
キャンーアウトされ、期待した結果と比較される。期待
パターンが受信パターンと異なる場合は問題があること
になる。すべての検査及び結果の収集は検査クロックに
よって与えられる検査速度で行われる。

【０００６】実際には、境界スキャン方式は前述したも
のより相当複雑であり、検査パターンの発生、障害分
離、障害検出のために相当な研究が割当てられ、集中的
継続が必要であった。しかし、上記の方式は境界スキャ
ン方式が如何に働くかの基本的理解を与える助けとなる
であろう。

【０００７】ＩＥＥＥ１１４９基準は境界スキャン方式
における活動を混乱に導くものである。その１つの特別
な集中領域はパターンの発生である。すなわち、境界レ
ジスタにおいて走査するべき良い検査又はテスト・パタ
ーンの組み合わせは何であろうか。１９８８年国際検査
会議において、アブ・ハッサンほかは徒歩順次検査パタ
ーンを記述した“境界スキャン・アーキテクチャを使用
した相互接続の検査及び診断”と称する論文を提出し
た。

【０００８】徒歩順次は、例えば、論理又はロジック
“１”のパターンからなり、そのパターンは境界ラッチ
の走査（スキャン）によって検出される。徒歩“１”パ
ターンの場合、ロジック“１”は第１の出力境界レジス
タにシフトされ、検査が開始され、入力境界レジスタが
演算結果をラッチする。演算結果はシフトアウトされ、
ロジック“１”の数がカウントされる。

【０００９】受信したロジック“１”の数が少な過ぎ、
又は多過ぎの場合は回路に障害が有ることを意味する。
徒歩順次検査パターンは、オア・ショート、スタック上
１（Ｓ−Ａ−１）障害、アンド・ショート、及びスタッ
ク上０（Ｓ−Ａ−０）障害の検出に使用することができ
る。徒歩順次検査は使用が容易であり、非常に時間効率
が良いという利点を有する。

【００１０】マチアス・グルーツナーによる１９８８年
国際検査会議の議事録（１９８８年１４６−１５２頁）
に記載の“ウエハー位取り統合相互接続システムの設計
及び検査方法論のための検査可能性に対する設計”はエ
コーレジスタ回路について記述している。この回路は境
界検査による演算結果を受信して、それを送信元に“エ
コー”送信する。この処理手順においては、検査を受け
る装置はその一端においてアクセスを受けることを必要
とするのみである。

【００１１】又、境界スキャン方式を使用する電気回路
ボードの検査技術に関するものとしては、下記のような
参考文献がある。アール・ダヴリュー・バセットほかに
よる“効率の良いLSSD ASIC 検査のための境界ースキャ
ン設計原理”（研究及び開発のＩＢＭジャーナル、Vol.
３４、第２／３号、１９９０年３月／５月、３３９−３
５４頁）。

【００１２】ダルク・バン・デ・レジーマート及びハリ
ィ・ブレッカによる１９８７年国際検査会議の議事録
（７２４−７３０頁）に記載の“境界スキャン付きボー
ドの検査”。

【００１３】コリン・マウンダ及びフランス・ビーンカ
による１９８７年国際検査会議の議事録（７１４−７２
３頁）に記載の“境界スキャン：検査のための構造設計
用フレームワーク”。ポール・ティー・ワグナーによる
１９８７年国際検査会議の議事録（５２−５７頁）に記
載の“境界スキャンによる相互接続の検査”。

【００１４】モリほかによる特許文献、米国特許第４，
９９１，１７４号は障害診断の分散処理方法及びシステ
ム”を開示している。この文献は主に分散システムにお
ける障害の検出及び分離に関係するため、本発明によっ
て解決するべき問題に対して直接適用しうるものではな
い。

【００１５】上記のモリほかによる特許と本発明との間
の主な差異はタイムアウトに関するものである。モリほ
かの特許におけるテスタは問題があると認識するまで、
一定期間（すなわち、それがタイムアウトするのを）待
たなければならない。この取組みは印刷回路ボードの効
率的な検査に対し適切なものではない。

【００１６】ＰＣＢ又はカードのオープン又はショート
の位置決めはベッド・オブ・ネール検査が容易に実行で
きないような状況においては困難なタスクである。その
ような検査機構に対する必要性は、最初、研究所におけ
るデバッグ中に、次に、フィールド検査中に発生する。
オープン及びショート検査は、カードの製造工程が完全
に確立されていないとき、及びまだ信頼性が低いとき
に、研究所のデバッグ中において必要とされる。

【００１７】又、その検査はエンジニァリング・チェン
ジが行われた際のデバッグ中において必要とされる。こ
れらエンジニァリング・チェンジ又は変更はカードの回
路又はネットワークに逆影響を及ぼす潜在性を有する
（例えば、はんだが偶然２点間に跨がり、又は偶然回路
を切断してしまうかもしれない）。フィールドにおい
て、カードの欠陥によりシステムが誤動作を起こしたと
きに、ベッド・オブ・ネール・テスタを必要としないオ
ープン及びショートに対する検査手段が要求される。

【００１８】

【発明が解決しようとする課題】グルーツナーによるエ
コーレジスタ回路は、ピンが通常でアクセス不能な場合
に検査が許される。しかし、エコーレジスタは応答を順
次的に返信しないため、複数ドロップした回路を検査す
ることができない。ハッサンほかの提案による徒歩順次
はエコーレジスタ回路なしに順次的に応答を供給する。
しかし、この方法はシステム速度における多重ピンの検
査ができない。むしろ、この検査はサービス・クロック
速度において実行されるのみであるという欠点を有す
る。その上、これら両アプローチ共、検査結果の確信度
は高いが、その両方法より更に良い障害分離が必要であ
る。

【００１９】従って、本発明の目的は、印刷回路ボード
の回路又はネットワークのサブセットにおけるオープン
及びショートに対する検査を容易にする方法及び装置を
提供することである。

【００２０】本発明の他の目的は、フィールド・プログ
ラマブル・ゲート配列（ＦＰＧＡ）の回路に対する障害
分離を改良した検査回路を提供することである。

【００２１】更に、本発明の他の目的は、サービス・ク
ロック速度ではなく、システム速度でほとんどの検査を
実行することにより、従来の回路より相当高い実行性能
を有するボード等回路の検査回路を提供することであ
る。

【００２２】

【課題を解決するための手段】本発明は上記の目的を達
成するため、フィールド・プログラマブル・ゲート配列
（ＦＰＧＡ）のカード配線回路のオープン及びショート
を検査し位置決めするための回路を提供する。フィール
ド・プログラマブル・ゲート配列はユーザによりプログ
ラム可能なカスタム超大規模集積（ＶＬＳＩ）回路のロ
ジック統合を結合する再構成可能なロジック配列であ
る。本発明はフィールド・プログラマブル・ゲート配列
のプログラム可能性を使用して“マスタ”ロジックをロ
ードし、あるアプリケーションにおいては、“スレー
ブ”ロジックをカードのチップ中に設計する。

【００２３】検査する特定のフィールド・プログラマブ
ル・ゲート配列チップのピンは２つのリングによって接
続される。その１つは検査ピン・リングと呼ばれ、検査
下のチップに対して固有であるが、それは１以上の他の
チップを通して、又はカードの他のチップすべてを通し
てさえ循環させることができる。第２のリングは送信チ
ップ・リングと呼ばれ、検査下のチップを含みそのカー
ドの各フィールド・プログラマブル・ゲート配列チップ
を通して循環する。

【００２４】しかし、これら２つのリングは他の点では
互いに無関係である。如何なる指定した時間において
も、この検査ピン・リングは、現行の“マスタ”ロジッ
クを介し１つの“検査下のピン”（ＰＵＴ）に対しての
み活動する。検査ピン・リングがすべてのチップを通し
て循環する場合、ピンのすべては“マスタ”ロジックを
持つことができ、ダウン・ロード及びリード・バックの
実行は一度のみでなければならない。これは検査時間を
相当減少することができる。

【００２５】送信チップ・トークンはチップのすべてを
通してその方向に循環され、最終的に検査下のピンに戻
される。検査下のピンがトークンを受信した際、検査ピ
ン・リングの次のピンは検査下のピンとなり、処理が繰
り返される。

【００２６】各検査下のピンは“マスタ”ロジックの一
部としてカウンタ（この実施例では３ビット・カウン
タ）を有する。このカウンタは受信した応答の数をカウ
ントする。チップがリード・バックされたときに、回路
又はネットワーク（ｎｅｔ）検査プログラムは受信した
応答の数と受信を期待した応答の数とを比較する。その
数が異なる場合、その回路にオープン又はショートが存
在することになる。

【００２７】検査されるべきチップのすべてのピンの検
査が終了したときに、次にそのチップの他の一組のピン
を検査するか、又は他のチップの一組のピンを検査する
ための新たな一組のロジック設計がロードされなければ
ならない。ロジック設計がロードされたときに、検査ピ
ン・リングの最初のピンが活動する。検査下のピンはそ
の駆動機構を通してパルスを送信し、送信チップ・リン
グの回りを移動し始めるトークンを発生する。

【００２８】ピンに接続されたロジックは送信チップ・
リングのトークンを受信したとき、検査下のピンから送
信されたパルスを受信したかどうかを確認する。受信し
ていた場合、検査下のピンに対してそのパルスを返送
し、トークンを送信チップ・リングの次のピンに送信す
る。

【００２９】この回路はＩＥＥＥ１１４９基準に類似す
る境界スキャン方式を使用するが、パターン発生及び演
算結果検索機構はＩＥＥＥ１９８８年国際検査会議にお
いて、アブ・ハッサンほか及びマチアス・グルーツナー
（上記）によって提出された論文に記述されている方式
に似ている。

【００３０】しかし、本発明による回路検査回路はフィ
ールド・プログラマブル・ゲート配列用として開発され
たので、従来技術より数々の重要な利点を有する。従来
技術の回路テスタより優れた本発明による第１の及び最
も重要な利点は障害分離を改良した点である。

【００３１】回路検査回路のすべてのピンは二方向であ
るから、指定の時間において、いつでも、単に１つのピ
ンのみが回路を駆動する。そのピンが回路を駆動し、そ
の結果が収集されると、“入力”ピンを含みその回路の
他のピンが検査される。その演算結果を比較することに
よって、障害分離が与えられる。

【００３２】本発明による回路検査回路の第２の利点
は、ほとんどの検査がサービス速度ではなくシステム速
度で行われるため、その実行性能は従来技術から得られ
るものより非常に良いということである。本発明による
回路検査回路においては、パターン発生及び結果収集の
両方共自動推進であり、システム速度で走行することが
できる。

【００３３】又、本発明による回路検査回路は、サービ
ス速度のリード・バックが要求されるまでにシステム速
度で多重ピンをテストすることができる。１つの検査
中、多重ピンを検査する能力は、回路検査回路が普通の
境界スキャン方式より良い実行性能を持つということを
意味する。

【００３４】本発明による回路検査回路は、上記のアブ
・ハッサンほかの記述によるエコーレジスタのそれと同
様なエコー方式を使用するので、多重ピンを検査するこ
とはできるが、エコーレジスタとは異なり、回路検査回
路の応答は順次的に戻され、複数ドロップした回路の検
査を可能にする。

【００３５】

【実施例】以下、添付図面に基づき本発明の実施例を詳
細に説明する。本発明の好ましい実施例を構成する特定
実施例において、その印刷回路ボード上に、カリフォル
ニァ州サン・ジョーゼ所在のＸｉｌｉｎｘ，Ｉｎｃ．製
のようなフィールド・プログラマブル・ゲート配列（Ｆ
ＰＧＡ）の型式の再構成可能なロジック装置が取り付け
られる。それは、検査を要求するフィールド・プログラ
マブル・ゲート配列によって作成された回路又はネット
ワークである。

【００３６】フィールド・プログラマブル・ゲート配列
はプロトタイピング及び高速送受反転設計処理において
使用が増加しているユーザのプログラム可能性能とカス
タム超大規模集積（ＶＬＳＩ）回路のロジック統合とを
結合する。ＡＴ＆Ｔ社は現在Ｘｉｌｉｎｘ社のフィール
ド・プログラマブル・ゲート配列に対する第２のソース
である。

【００３７】Ｘｉｌｉｎｘ社のロジック・セル配列（Ｌ
ＣＡ）アーキテクチャは３種類のユーザ再構成可能な要
素、すなわちロジック・ブロックの内部配列、Ｉ／Ｏブ
ロックの全周、及びプログラマブル相互接続資源を特徴
とする。その構成はロジックの機能及び相互接続を決定
する内部静的メモリー・セルをプログラムすることによ
って設定される。

【００３８】フィールド・プログラマブル・ゲート配列
アーキテクチャは２つの基本的事項においてプログラマ
ブル・ロジック配列と異なる。その第１は、フィールド
・プログラマブル・ゲート配列の資源は付加的、すなわ
ち、相互接続のセグメントはどの２つのノード間の経路
からでも装置に対し付加することができるということで
ある。それと対照的に、プログラマブル・ロジック配列
の相互接続資源は減算的、すなわち、相互接続パターン
のプログラミングは不使用ロジックを除去するため、予
め定められた相互接続を取り去ることからなる。

【００３９】ロジック・レベルの数は予め定義され、一
度相互接続が除去されると、関係するロジックは他の機
能に対して使用することができない。その第２は、ブロ
ックを構築するフィールド・プログラマブル・ゲート配
列のロジックはプログラマブルであって、広範な種類の
ロジック及び記憶機能を実行するために構成することが
できるということである。プログラマブル・ロジック配
列のロジック要素は固定であり、それらに対するプログ
ラミングの可能性は入力信号の選択に制限される。

【００４０】Ｘｉｌｉｎｘのフィールド・プログラマブ
ル・ゲート配列に関する追加の情報は“フィールド・プ
ログラマブル・ゲート配列事実ブック：９０の技術に対
する質問及び答”と題する小冊子と、ブラッドレィ・ケ
ー・ホーセットによる“再構成可能なロジックの利点を
取ること”と題する論文に記載されている“プログラマ
ブル・ゲート配列データ・ブック”を参照するとよい。
（両方共、カリフォルニァ州９５１２４、サン・ジョー
ゼ、ロジック・ドライブ、１２００番地のＸｉｌｉｎ
ｘ，Ｉｎｃ．発行）。

【００４１】本実施例は特にＸｉｌｉｎｘによるフィー
ルド・プログラマブル・ゲート配列回路を有するＰＣＢ
の検査に向けられているが、本発明の方式及び処理手順
を使用して他社製のフィールド・プログラマブル・ゲー
ト配列を検査することができるということは当然であ
る。

【００４２】次に、図１を参照して説明を進める。図１
はシステム１０が３つのフィールド・プログラマブル・
ゲート配列チップ１１、１２、１３から成ることを示
す。このシステムは簡略に表示しているが、ＰＣＢのフ
ィールド・プログラマブル・ゲート配列の模範的な回路
又はネットワーク（ｎｅｔ）である。図１に示すシステ
ムはフィールド・プログラマブル・ゲート配列チップ１
１の回路接続ピン１５及びフィールド・プログラマブル
・ゲート配列チップ１２のピン１６にオープン障害１４
を持つ。障害があるか否かを確認し、その障害を位置決
めするため、図２乃至図５に示すロジック構成がシステ
ム１０の３つのフィールド・プログラマブル・ゲート配
列チップにロードされる。

【００４３】この構成において、検査を受けるチップの
ピンは２つのリングによって接続される。その一方のリ
ング、すなわち、検査ピン・リング１７は検査下のチッ
プに対して固有である。例示の検査ピン・リング１７は
チップ１１内のみを循環するが、それは１より多いチッ
プ、又はすべてのチップさえもそれらを通して循環する
ことができる。事実、検査ピン・リング１７がすべての
チップを通して循環した場合、ある利益がある。第２の
リング、すなわち、送信チップ・リング１８はカードの
各フィールド・プログラマブル・ゲート配列チップ１
１、１２、１３を通して循環する。

【００４４】ロジック構成がロードされたとき、検査ピ
ン・リング１７の第１のピンが活動化される。検査下の
ピン（ＰＵＴ）１５はそのドライバを通してパルスを送
信し、送信チップ・リング１８に沿って移動を開始する
トークンを発生する。ピン１６に接続されたロジックが
送信チップ・リング１８のトークンを受信したときに、
検査下のピン１５から送信されたパルスを受信したか否
かを確認する。

【００４５】受信した場合、ロジックはそのパルスを検
査下のピン１５へ戻し、送信チップ・リング１８の次の
ピンに対してトークンを送信する。送信チップのトーク
ンは全てのチップを通してその進行方向を環状に進み、
検査下のピン１５に戻る。検査下のピン１５がトークン
を受信したとき、検査ピン・リング１７の次のピンが検
査下のピンとなり、処理が繰り返される。

【００４６】図２乃至図４に基づき更に詳細に説明する
と、検査下のピンの各々はカウンタ、すなわちここに例
示する好ましい実施例の３ビット・カウンタ４３（後述
する）を含む“マスタ”ロジックを持つ。このカウンタ
４３は受信した応答の数をカウントする。チップがリー
ド・バックされたときに、受信した応答の数と受信を期
待した応答の数とを比較する。その数が異なる場合は、
その回路にオープン又はショートがあると判断する。

【００４７】図１に示す例において、ピン１５からリー
ド・バックされたカウントは期待したものより１少ない
ものであったと仮定する。この差異は、ピン１５に接続
された回路の１つはオープンであることを示す。その
上、第２のチップ１２及び第３のチップ１３のピンが検
査下のピンである場合のアプリケーションは、ピン１６
も不足カウントを持つが、フィールド・プログラマブル
・ゲート配列チップ１３のピン１９はそうでないという
ことを示す。かくして、検査されたカウントを比較する
ことによって、ピン１５及び１６間の回路（ｎｅｔ）に
オープン障害１４を位置決めすることができる。

【００４８】図２乃至図４は検査を受ける各ピンに対し
て複写される“マスタ”ロジックの配線図を示す。図５
に基づき以下で説明するところから明らかになるよう
に、“マスタ”ロジックは、受信するかもしれない如何
なる初期パルスにも応答することが出来るように、図５
に示す“スレーブ”ロジック・バージョンを含む。“マ
スタ”ロジックはそれに加え、初期パルスの送信及び応
答のカウントに必要な制御ロジックを含む。

【００４９】“マスタ”ロジックは端子２１に供給され
た信号ＰＴＰ（前の検査ピン）を介して検査ピン・リン
グ１７に接続される。信号ＰＴＰはラッチ２２の出力に
おけるそのピンのＴＰ（検査ピン）信号と等価の前のピ
ン（すなわち、検査ピン・リング１７の前のピン）の信
号である。信号ＰＴＰが活動状態のとき、及び端子２３
における送信チップ・リング１８にパルスが受信したと
き、アンド・ゲート２４はオア・ゲート２５を介して受
信したパルスを通過させ、ラッチ２２をセット（又はオ
ン）する。これによって、送信検査信号ＴＰが発生す
る。

【００５０】信号ＴＰはアンド・ゲート２６及びオア・
ゲート２５を介してフィードバックされ、ラッチ２２を
ラッチ状態に維持して端子２７のシステム・クロックに
よりリセットされるのを防止する。ラッチ２２は検査下
のピン（ＰＵＴ）が送信チップ・トークンを受信するま
でラッチ状態に維持される。検査下のピンはそのトーク
ンが送信チップ・リング１８を完全に循環して検査下の
ピンに戻るまで送信チップ・トークンを受信しない。

【００５１】故に、ラッチ２２はそのピンに対する検査
の全期間中セット状態に維持される。ラッチ３６は、下
記の如く、送信チップ・トークンを受信したときにセッ
トされる。ラッチ３６からのＸＣ出力はインバータ３７
により反転されて、アンド・ゲート２６をディセーブル
にする。アンド・ゲート２６のディセーブルはアンド・
ゲート２４が、このとき、活動状態ではないため、ラッ
チ２２をディセーブルにする。

【００５２】端子２１の信号ＰＴＰ及び端子２３に受信
したパルスは、又アンド・ゲート２８を介してラッチ２
９（図３）に送られる。ラッチ２９の出力はオア・ゲー
ト３０に送られ、２サイクルの送信可能信号の第一番目
のサイクルを発生する。ラッチ２９の出力は、又オア・
ゲート５６を介してラッチ５７へ送信される。ラッチ５
７はその信号を１サイクル遅延させて、２サイクルの送
信可能信号の第二番目のサイクルを作成する。送信可能
信号は３状態バッファ・ドライバを使用可能状態にし
て、カードの相互接続用端子３２に対し検査信号を発生
させる。

【００５３】送信検査信号は、“スレーブ”ロジックが
その信号をエコー応答から区別することができるよう１
サイクルより多い期間に亘り発生しなければならない。
この実施例においては、２サイクルが選ばれた。しか
し、２つのエコー応答が１サイクルの後、もう一方のサ
イクルにおいて発生した場合、それは検査パルスと同様
に見られる。故に、３サイクル又は４サイクル・パルス
がより好ましいといえる。更に、遅延のラッチを加える
ことにより、及びこれらラッチの出力を共にオア演算す
ることにより、３又は４サイクル・パルスを発生するこ
とができる。

【００５４】検査パルスが検査下のピンからそのピンを
通して接続されているカードの回路に送信されると、そ
の回路の“マスタ”ロジックは送信チップ・リング１８
に沿ってトークンの進行を開始する。このパルスは、現
行検査下のピンに対する“マスタ”ロジックがラッチ５
７の出力に対し送信可能信号を発生したときに発生す
る。

【００５５】次のピンは、ＰＸＭＩＴ端子３３がラッチ
５７の前のピンの出力に等しいため、前のピンがちょう
どパルスを送信したということを知る。端子２１の信号
ＰＴＰは端子３３に受信したＰＸＭＩＴ信号をオア・ゲ
ート３５に通すようアンド・ゲート３４を使用可能にし
てラッチ３６をセットする。

【００５６】トークンが送信チップ・リング１８に沿っ
て移動しているときに、他のピンは元の検査パルスを受
信すると、１サイクルの応答パルスを発生する。検査下
のピンの“マスタ”ロジックは端子３２に応答パルスを
受信すると、そのパルスをバッファ３８を介してラッチ
３９に送り、それをセットする。ラッチ３９はアンド・
ゲート４０を使用可能にする。次のクロック・サイクル
中、ラッチ３９が使用可能にされ、バッファ３８の出力
が非活動状態の場合、１サイクルのエコー応答が検出さ
れ、アンド・ゲート４０はアンド・ゲート４２に対して
ロジック“１”を出力する。

【００５７】アンド・ゲート４２はラッチ２２から出力
された信号ＴＰによって予め使用可能状態にされている
ので、３ビット２進カウンタ４３を増分する。３ビット
２進カウンタ４３は最大値（７）に達するまで増分され
る。“マスタ”ロジックが７つの応答を受信すると、そ
の状態はアンド・ゲート４４によってデコードされ、イ
ンバータ４５に対しロジック“１”をフィードバックし
てアンド・ゲート４２をディセーブルすることにより、
３ビット２進カウンタ４３の増分を停止する。

【００５８】他の実施例においては、３ビット２進カウ
ンタ４３に対して更に多くのビットを追加することがで
きる。又、３ビット２進カウンタ４３は全カウントを受
信したときでも、停止する必要はない。むしろ、３ビッ
ト２進カウンタ４３はそのカウントをリセットして継続
するか、又はリセットして停止することもできる。フィ
ールド・プログラマブル・ゲート配列のフィードバック
中、受信した応答の数のカウントが３ビット２進カウン
タ４３から取り出される。

【００５９】“マスタ”ロジックを有するもの、又は
“スレーブ”ロジックを有する、どちらかのピンが検査
下のピンから送信された２サイクルの検査信号を受信す
ると、ラッチ４６はセットされる。すなわち、ラッチ４
６はアンド・ゲート４７及びラッチ３９から成るロジッ
クによってセットされる。ロジックが端子３２から２サ
イクルの検査パルスを受信したときに、そのパルスはバ
ッファ３８を介してラッチ３９に送信される。

【００６０】ラッチ３９はアンド・ゲート４７を使用可
能にする。次のクロック・サイクルにおいて、ラッチ３
９が使用可能にされ、バッファ３８の出力が活動状態で
あると、アンド・ゲート４７の出力は２サイクル・パル
スを受信したときにロジック“１”となる。この信号は
オア・ゲート４８を介してアンド・ゲート４９に出力さ
れる。これが検査ピンでない場合、すなわち、アンド・
ゲート４９がインバータ５０の出力によってディセーブ
ルされなかった場合、アンド・ゲート４７に示すよう
に、そのピンがちょうど２サイクル・パルスを受信する
と、ラッチ４６はセットされる。

【００６１】ラッチ４６の出力はアンド・ゲート５１に
フィードバックされる。アンド・ゲート５１は、この検
査下のピンでないピンが下記のようにラッチ３６のセッ
トによって示される送信チップ・トークンを受信するま
で使用可能状態である。アンド・ゲート５１の出力はオ
ア・ゲート４８及びアンド・ゲート４９を介してラッチ
４６に供給され、送信チップ・トークンを受信するまで
ラッチ４６をセット状態に維持する。

【００６２】送信チップ・トークンは下記の方法に従っ
てロジックに受信される。ＰＴＰ端子２１がロジック
“０”で表されるように前のピンが検査下のピンでない
場合は、インバータ５４がアンド・ゲート５５を使用可
能にする。アンド・ゲート５５が使用可能にされ、ＰＸ
Ｃ端子２３にパルスを受信すると、アンド・ゲート５５
は信号をオア・ゲート３５に通し、ラッチ３６をセット
する。送信チップ・リング１８に沿って送信されるトー
クンは単に１サイクル長であるから、ラッチ３６は１サ
イクル間のみ活動状態となる。

【００６３】送信チップ・ラツチ３６が活動状態になっ
たとき、インバータ５２がアンド・ゲート５１をディセ
ーブルにし、故に、下記の如く、ラッチ４６をリセット
する。又、ラッチ３６が活動化されたとき、アンド・ゲ
ート５３は使用可能にされる。アンド・ゲート５３が使
用可能にされるサイクルはラッチ４６がリセットされる
までのクロック・サイクルである。

【００６４】故に、ラッチ４６が活動化された場合、す
なわち、このピンが現行の検査下のピンから検査信号を
受信すると、アンド・ゲート５３はその信号をオア・ゲ
ート５６に通し、更にラッチ５７に送信する。ラッチ５
７からの信号はオア・ゲート３０を通して出力バッファ
３１の３状態ピンに送信される。３状態ピンは１サイク
ル期間活動状態であり、出力端子３２に１サイクルのエ
コー応答を発生する。

【００６５】図５は図２乃至図４に示す“マスタ”ロジ
ックのサブセットである“スレーブ”ロジックを示す。
故に、図５において、図２乃至図４に示す参照番号と同
一の参照番号は同一の成分を指定するものとする。“ス
レーブ”ロジックは検査下のピンを通して初期検査パル
スを受信する。“マスタ”ロジックとは異なり、“スレ
ーブ”ロジックは検査パルスを発生するに必要なロジッ
クを含まない。又、“スレーブ”ロジックは３つの場所
に使用することができる。第１に、検査ピン・リング１
７を含むチップに使用することができる。

【００６６】それは、ピンの全てに対し“マスタ”ロジ
ックを持つだけの十分な場所がない場合、そのチップに
使用される。この場合、検査ピン・リング１７を有する
チップは数個のフェーズで検査されなければならない。
その各フェーズは前のフェーズの“スレーブ”ロジック
を有するピンの代わりに“マスタ”ロジックを使用す
る。第２に、“スレーブ”ロジックは検査ピン・リング
１７を含まないそれらチップ（例えば、図１の１２及び
１３）に使用される。最後に、本実施例には使用されな
いが、“スレーブ”ロジックは全くフィールド・プログ
ラマブル・ゲート配列間接続を持たないそれらフィール
ド・プログラマブル・ゲート配列チップのピンに使用す
ることができる。

【００６７】これら接続はフィールド・プログラマブル
・ゲート配列対フィールド・プログラマブル・ゲート配
列間接続、フィールド・プログラマブル・ゲート配列対
変換装置間接続等の接続であってよい。これらのピンに
おいて“スレーブ”ロジックを使用することは、フィー
ルド・プログラマブル・ゲート配列対非フィールド・プ
ログラマブル・ゲート配列間接続のオープン又はショー
トの検出に対する検査を可能にはするが、必ずしも位置
決めするものではない。送信チップ・リング１８のよう
なフィールド・プログラマブル・ゲート配列のすべてを
通して検査ピン・リング１７が循環することができるよ
うな経路が存在する場合は各ピンが自己の“マスタ”ロ
ジックを持つことができるので、“スレーブ”ロジック
に対する必要性は全くないかもしれない。

【００６８】“スレーブ”ロジックは端子２３に供給さ
れたＰＸＣ信号を介して送信チップ・リング１８に接続
される。ＰＸＣ信号はラッチ５７の出力におけるこのピ
ンのＸＭＩＴ信号に等価の前のピン（すなわち、送信チ
ップ・リング１８の前のピン）の信号である。ＸＣラッ
チ３６は、１サイクルの送信チップ・トークンを端子２
３に受信したときにセットされる。送信チップ・リング
１８に沿って送信されるトークンは長さが１サイクルで
あるから、ラッチ３６は１サイクル間のみ活動状態に維
持される。

【００６９】ラッチ３６は、そのピンが検査下のピンか
ら受信した２サイクルの検査信号を受信した場合にセッ
トされる。ラッチ４６はアンド・ゲート４７及びラッチ
３９から成るロジックによってセットされる。ロジック
が端子３２に２サイクルの応答パルスを受信したとき
に、そのパルスはバッファ３８を介してラッチ３９に送
信される。ラッチ３９はアンド・ゲート４７を使用可能
にする。次のクロック・サイクル中に、ラッチ３９が使
用可能にされ、バッファ３８の出力が活動状態にされる
と、アンド・ゲート４７は２サイクル・パルスを受信し
てロジック“１”となる。

【００７０】この信号はオア・ゲート４８を介して送信
され、ラッチ４６をセットする。ラッチ４６の出力はア
ンド・ゲート５１にフィードバックされる。アンド・ゲ
ート５１は、下記の如く、ラッチ３６のセットによって
示されるように、このピンが送信チップ・トークンを受
信するまで、使用可能状態である。ラッチ３６の出力は
アンド・ゲート５１にフィードバックされる。それに続
き、アンド・ゲート５１の出力はオア・ゲート４８を介
してラッチ４６に供給され、送信チップ・トークンを受
信するまで、ラッチ４６をそのセット状態に維持する。

【００７１】送信チップ・ラッチ３６が活動化されたと
きに、インバータ５２はアンド・ゲート５１をディセー
ブルし、故に、ラッチ４６をリセットする。又、ラッチ
３６が活動化されたときに、アンド・ゲート５３は使用
可能にされる。アンド・ゲート５３が使用可能状態にさ
れたそのサイクルはラッチ４６がリセットされるまでの
クロック・サイクルである。

【００７２】故に、ラッチ４６が活動状態の場合、すな
わち、このピンが現行の検査下のピンから検査信号を受
信した場合、アンド・ゲート５３はその信号をラッチ５
７に送信する。ラッチ５７からの信号は出力バッファ３
１の３状態ピンに送信される。３状態ピンは１サイクル
の間活動状態であり、出力端子３２に１サイクルのエコ
ー応答を出力する。

【００７３】図６は検査する回路のリストを発生するプ
ログラムGENLIST の流れ図を示す。このプログラムは一
続きの３リスト・ルーチンからなり、ブロック１００に
示す最初のFINDNET は非フィールド・プログラマブル・
ゲート配列の全ての回路及びトークン・リングの全ての
回路のリストを作成する。

【００７４】FINDNET は入力として全ての回路及びフィ
ールド・プログラマブル・ゲート配列のニックネームを
含む回路リストを受信する。フィールド・プログラマブ
ル・ゲート配列のニックネームはシステムの個々のフィ
ールド・プログラマブル・ゲート配列の識別であって、
ユーザが指定することができる。それはシステムの各フ
ィールド・プログラマブル・ゲート配列に対する順次が
固有である限り、如何なるアルハベット順でもよい。

【００７５】又、ブロック１０１に対する入力として供
給される回路リストREMNETは回路名を用い、回路リスト
を通して検索することにより、FINDNET １００によって
リストされた全ての非フィールド・プログラマブル・ゲ
ート配列回路を除去する。REMNET１０１の出力は検査す
るべき全てのフィールド・プログラマブル・ゲート配列
対フィールド・プログラマブル・ゲート配列間回路のリ
ストを出力するFPNETS１０２に対する出力であって、そ
の処理は１０３において終了する。このリストは、接続
記号Ａによって示されるように、その接続を示す図７乃
至図１４の流れ図によって示される主プログラムに送ら
れる。

【００７６】図７において、FPNETS１０２の出力は、チ
ップ毎に、回路リストをテーブルに分類するTABLEIZEブ
ロック１０４に入力される。各１００ユニットのテーブ
ルが１チップに接続され、この実施例では、チップ当た
り検査可能なピンの数は１００までに制限される。出力
１０５は回路リストの作表化版である。

【００７７】回路リストの作表化版に加え、主プログラ
ムは、又、後の工程におけるチップ内経路（すなわち、
図１５の経路１６０）の指定を容易にするため、ある物
理的設定情報を必要とする。本実施例においては、FILL
MAP １０６はロジック・ブロックのマッピングをテーブ
ル１０７にロードする。しかし、他の実施例では、FILL
MAP １０６は、物理的設定情報が使用されるフィールド
・プログラマブル・ゲート配列のために必要であるもの
は何でもロードするよう使用することができる。初期設
定情報がプログラムにロードされると、実際の設計フェ
ーズを開始する。設計フェーズは各々が必要な設計を終
了するまで、システムの各指定したフィールド・プログ
ラマブル・ゲート配列チップに対して繰り返される。

【００７８】設計作成の第１の工程は、機能ブロック１
０８において次のチップを得ることであり、この場合、
決定ブロック１０９によって確認されるように、そのチ
ップはそれい対するロジックが完了していない新たなチ
ップであるから、動作ブロック１１０において設計ファ
イルがオープンされる。ブロック１１０に示す接続記号
Ｂは次に参照する図８に接続される。

【００７９】図８に示すヘッダＴＯＰ１１１は、チップ
の型及び作成日等を示し、設計ファイルに配置される。
本実施例では、検査ピン・リング１７は１チップに制限
され、全てのフィールド・プログラマブル・ゲート配列
を包含しないので、決定ブロック１１２において確認し
うるように、各検査するフィールド・プログラマブル・
ゲート配列チップに対して２つの型の設計、すなわち、
“スレーブ”チップ及び“マスタ”チップについて作成
しなければならない。“スレーブ”チップはその各ピン
において、図５に示すような“スレーブ”ロジックを含
む“エコー”チップである。“マスタ”チップは、その
ピンにおいて、図２乃至図４に示す“マスタ”ロジック
を含む制御チップである。

【００８０】決定ブロック１１３において確認されるよ
うに、“スレーブ”ロジックの設計は作成されている
が、それがサービス・チップではない場合、ロジックが
加えられる次のピンは機能ブロック１１４において選択
される。本実施例において、サービス・チップはフィー
ルド・プログラマブル・ゲート配列チップのロード及び
リードバックを制御する。決定ブロックにおいて残りの
ピンがあるか否かの検査が行われ、まだある場合は、残
りのピンが無くなるまで、“スレーブ”チップの各ピン
に対し“スレーブ”ロジックを加える処理１１６が繰り
返される。

【００８１】全てのピンに対して“スレーブ”ロジック
が加えられたということが決定ブロック１１５で確認さ
れると、プログラムは接続記号Ｃを介して図９に進み、
決定ブロック１１７において、それがトークン・リング
の最後のチップか否かについて確認する。それが最後の
チップではない場合、機能ブロック１１８において、設
計に最終“スレーブ”ロジックが加えられる。最終“ス
レーブ”ロジックはトークン・キックオフ・ロジックの
ように、各ピンに対して繰り返されないロジック全てを
含む。

【００８２】そのチップが最終チップであるということ
が、決定ブロック１１７によって確認されると、機能ブ
ロック１１９において、わずか異なるロジックが加えら
れる。最終チップの設計が他の設計とは異なるか、又は
如何に異なるかは、特定の実施例によってそれぞれ異な
る。どちらの場合も、プログラムは接続記号１を介して
図７の機能ブロック１０８に戻り、次のチップを得る。
決定ブロック１０９により、最後のチップに対する設計
が完了したことが確認されると、設計のフェーズは１２
０において終了し、その処理は接続記号Ｄを介して図１
５に進む。

【００８３】図８に戻り、その決定ブロック１１３にお
いて、サービス・チップに対する“スレーブ”ロジック
の設計が作成されたということが確認されると、異なる
処理手順へ進む。その場合、本実施例においては、検査
するチップ群又は各チップに対し別のサービス構成が必
要である。故に、そのシステムに１０個のフィールド・
プログラマブル・ゲート配列があると、１０個の別個な
サービス構成を開発する必要がある。

【００８４】ザービス・“スレーブ”ロジックの設計処
理の多くは、通常、スレーブの設計処理に従って行われ
る。機能ブロック１２１において次のチップ番号が検索
され、決定ブロック１２２において、そのチップに対す
る設計が既に行われたか否かを確認する検査が行われ、
既に設計が終了していた場合は、処理は接続記号１を介
して図７の機能ブロック１０８に戻り、他の場合、処理
は接続記号Ｅを介して図１０へ進む。

【００８５】図１０の決定ブロック１２３において、検
知された各ピンに対し、機能ブロック１２４において
“スレーブ”ロジックの設計が加えられる。制御は接続
記号５及びＥを介して決定ブロック１２３へ戻り、それ
以上残されたピンがないことが確認されるたときに、機
能ブロック１２５においてサービス・データが加えられ
る。この部分にはリードバック制御ロジックが含まれ
る。そこで、制御は接続記号２を介して図７の機能ブロ
ック１１０に戻る。サービス“スレーブ”構成が検査す
るチップ全てに対して開発されたということが決定ブロ
ック１２２において確認されると、ロジック発生処理手
順は接続記号１を介して図７の機能ブロック１０８に戻
り、他の設計の作成を開始する。

【００８６】図８の決定ブロック１１２において、“マ
スタ”チップの設計であることが確認されると、制御は
接続記号Ｆを介して図１１に進む。決定ブロック１２６
において、それがサービス・チップか否かを確認する検
査が行われ、それがサービス・チップでない場合、機能
ブロック１２７においてピンのカウントが開始される。
次に、決定ブロック１２８において、全てのピンがマス
タか否かを確認する検査が行われる。全てのピンがマス
タであると、制御は接続記号１を介して図７の機能ブロ
ック１０８に戻り、他の場合は、機能ブロック１２９に
おいて次のピンを検索する。

【００８７】実際の実施例においては、フィールド・プ
ログラマブル・ゲート配列チップの大きさによる制限か
ら、単一のロジック構成中で検査できるフィールド・プ
ログラマブル・ゲート配列チップのピンの数は単に４０
までである。従って、４０ピンより多くのピンを検査す
る場合には、異なる数個のロジック構成を必要とする。
故に、決定ブロック１３０において、そのピンが第４０
ピンか否かを確認する検査が行われる。それが第４０ピ
ンであると、制御は接続記号Ｇを介して図１２に進み、
他の場合は、図１１の機能ブロック１３１において、そ
の設計の各４０マスタ・ピン全てに対し、図２乃至図４
に示すような“マスタ”ロジックが加えられる。そし
て、その処理は機能ブロック１２９へ戻り、次のピンを
検索する。

【００８８】決定ブロック１３０において、４０マスタ
・ピン全てが加えられたということが確認されると、処
理は図１２に進み、フィールド・プログラマブル・ゲー
ト配列チップの残りのピンに対し、図５に示す“スレー
ブ”ロジックが加えられる。特に、決定ブロック１３２
において、それが最後のピンか否かを確認するための検
査が行われる。それが、最後のピンではない場合、機能
ブロック１３３において次のピンが検索され、機能ブロ
ック１３４において“スレーブ”ロジックが加えられ
る。そこで、処理は決定ブロック１３２に戻る。

【００８９】決定ブロック１３２において、フィールド
・プログラマブル・ゲート配列チップ全てのピンに対し
てロジックが既に加えられたことが確認されると、決定
ブロック１３５において、そのチップが最終チップであ
るか否かを確認するための検査が行われる。そのチップ
が最終チップであると、機能ブロック１３７において、
最終マスタ・チップの設計データが加えられる。そのチ
ップが最終チップであると、機能ブロック１３６におい
て、別の異なる一組の設計データを加えることができ
る。いずれの場合においても、制御は新たな設計ファイ
ルをオープンする図７の機能ブロック１１０に戻る。

【００９０】図１１の決定ブロック１２６において、作
成されたマスタ・チップがサービス・チップであること
が確認されると、制御は接続記号Ｈを介して図１３に進
み、以下ほぼ同一の処理手順に従って処理される。機能
ブロック１３８においてピンのカウントを開始し、決定
ブロック１３９において、全ピンがマスタであることが
確認されると、機能ブロック１４０において次のピンが
検索される。最後のピン（又は、この例では第４０ピ
ン）に達したことが決定ブロック１４１で確認されるま
で、それらピンに対し、機能ブロック１４２において、
“マスタ”ロジックが加えられる。そこで、接続記号Ｉ
を介して制御は図１４に進み、残りのピンに対して“ス
レーブ”ロジックが加えられる。

【００９１】図１４の決定ブロック１４３において、最
初、そのピンが最後のピンか否かを確認する検査が行わ
れ、最後のピンではない場合、機能ブロック１４４にお
いて次のピンが検索され、機能ブロック１４５におい
て、そのピンに対する“スレーブ”ロジックが加えられ
る。処理は最後のピンが検索されるまで決定ブロック１
４３に戻り，最後のピンが検索されたときに、機能ブロ
ック１４６においてサービス・マスタ・チップの設計デ
ータが加えられる。そこで制御は接続記号２を介して機
能ブロック１１０に戻る。この処理は検査するべき全て
のピンが“マスタ”ロジックを持つと決定ブロック１３
９において確認されるまで繰り返される。そして、その
処理は図７の機能ブロック１０８に戻る。

【００９２】図７の決定ブロック１０９において、設計
の全てが作成されたことが確認されると、物理的設計処
理が開始される。本実施例において、その物理的設計処
理は図１５に示され、３つの工程から成る。ブロック１
５１に示す物理的マッピングは論理的設計を物理的設計
にマップ又は写像する。

【００９３】それは、本実施例では、チップにおいて作
成された論理的設計の各々に対するXilinxのプログラム
XNF2LCA と呼ばれるバッチ・ファイルの走行から成る。
XNF2LCA は設計処理において作成されたロジックをフィ
ールド・プログラマブル・ゲート配列チップに配置する
ことができる形式に分割する。物理的マッピング処理１
５１からの経路指定されていない論理的設計の出力１５
５は経路指定プログラム１５４に進められる。経路指定
プログラム１５４はフィールド・プログラマブル・ゲー
ト配列チップのロジック内部間の回路遅延を減少させ
る。

【００９４】本実施例において、経路指定は作成中の各
論理的設計に対し、Xilinxのプログラム APRと称するバ
ッチ・ファイルを走行することから成る。経路指定１５
４の出力は経路指定された物理的設計１５５である。経
路指定された物理的設計１５５はフィールド・プログラ
マブル・ゲート配列チップの内部遅延がタイミング要求
に合致していることを確認する、すなわちその遅延が検
査する特定の設計のクロック・サイクルを越えないこと
を確認するタイミング検査プログラム１５６に進められ
る。

【００９５】決定ブロック１５７はチップが設計全体に
対するタイミング制約に合致するか否かを確認する。チ
ップがタイミング制約に合致していなかった場合、経路
指定バッチ・プログラムを再び走行する。又、タイミン
グ制約に合致した場合、ブロック１５８において、物理
的設計処理は完了したものとみなされる。

【００９６】以上、本発明の一実施例を説明したが、本
発明は、その理念及び範囲内で変化、変更しうることは
明らかである。

【００９７】

【発明の効果】本発明は、以上の如く構成したことによ
り、外部テスタを使用することなく、印刷回路ボードの
回路に対する障害（オープン及びショート）を簡単且つ
容易に分離することができ、その上障害検査及び分離を
サービス速度でなく、システム速度で行いうるように
し、更に多重ピン・テストをシステム速度で実行可能に
したことにより、その実行性能が大きく向上した。

【図面の簡単な説明】

【図１】検査下のカードのフィールド・プログラマブル
・ゲート配列の回路を例示する一般的ブロック図

【図２】本発明により、検査下のピン（ＰＵＴ）のた
め、フィールド・プログラマブル・ゲート配列チップに
ロードされた“マスタ”ロジック設計の論理配線図の一
部を示す図

【図３】本発明により、検査下のピン（ＰＵＴ）のた
め、フィールド・プログラマブル・ゲート配列チップに
ロードされた“マスタ”ロジック設計の論理配線図の他
の部分を示す図

【図４】図２及び図３の配線図の結合の仕方を示す説明
図

【図５】本発明により、受信ピンのため、フィールド・
プログラマブル・ゲート配列チップにロードされた“ス
レーブ”ロジック設計の論理配線図

【図６】検査する回路の入力リストを発生するGENLIST
プログラムの処理を示す流れ図

【図７】本発明による回路検査の主プログラムであるMA
KEXLF プログラムの処理を示す流れ図

【図８】本発明による回路検査の主プログラムであるMA
KEXLF プログラムの処理を示す流れ図

【図９】本発明による回路検査の主プログラムであるMA
KEXLF プログラムの処理を示す流れ図

【図１０】本発明による回路検査の主プログラムである
MAKEXLF プログラムの処理を示す流れ図

【図１１】本発明による回路検査の主プログラムである
MAKEXLF プログラムの処理を示す流れ図

【図１２】本発明による回路検査の主プログラムである
MAKEXLF プログラムの処理を示す流れ図

【図１３】本発明による回路検査の主プログラムである
MAKEXLF プログラムの処理を示す流れ図

【図１４】本発明による回路検査の主プログラムである
MAKEXLF プログラムの処理を示す流れ図

【図１５】本発明による物理的設計処理を例示する流れ
図

【符号の説明】

１０ システム １１、１２、１３ フィールド・プログラマブル・ゲー
ト配列チップ １４ オープン障害 １５、１６、１９ 回路接続ピン １７ 検査ピン・リング １８ 送信チップ・リング ２２、２９、３６、３９、４６、５７ ラッチ ３１、３８ ３状態バッファ・ドライバ ３２ 相互接続用端子 ４３ ３ビット２進カウンタ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 回路に接続されたフィールド・プログラ
   マブル・ゲート配列間の相互接続障害の診断方法であっ
   て、 検査下のピンとして順次検査する複数のピンを相互接続
   する第１のリングを形成し、 検査下のフィールド・プログラマブル・ゲート配列を含
   み、前記回路の全てのフィールド・プログラマブル・ゲ
   ート配列を相互接続する第２のリングを形成し、 前記検査下のピンからの検査パルスを前記検査下のフィ
   ールド・プログラマブル・ゲート配列から前記検査下の
   ピンに接続されているフィールド・プログラマブル・ゲ
   ート配列の全てのピンに送信し、 前記検査パルスの送信に従い、前記検査下のピンから前
   記第２のリングにトークンを送信し、前記トークンを前
   記第２のリングの一方のフィールド・プログラマブル・
   ゲート配列から他方に順次送信し、 前記検査パルス及び前記トークンを受信したフィールド
   ・プログラマブル・ゲート配列から前記検査パルスのエ
   コーを受信する検査下のフィールド・プログラマブル・
   ゲート配列の受信手段に対し報告パルスをエコー送信
   し、 前記検査下のフィールド・プログラマブル・ゲート配列
   の受信手段により前記検査パルスのエコーを受信し、 前記エコーの数をカウントし、記憶する各工程を含むこ
   とを特徴とするフィールド・プログラマブル・ゲート配
   列間の相互接続障害の診断方法。
2. 【請求項２】 前記検査下のフィールド・プログラマブ
   ル・ゲート配列により前記トークンを受信したとき、検
   査下のピンとして前記第１のリングに次のピンを設定す
   る追加の工程を含むことを特徴とする請求項１記載の相
   互接続障害の診断方法。
3. 【請求項３】 前記第１のリングに接続されたピンを有
   する前記フィールド・プログラマブル・ゲート配列を、
   前記検査パルスを送信し及び前記検査パルスのエコーを
   受信しカウントすることができる“マスタ”ロジックで
   プログラミングし、 前記第１のリングには接続されないが、前記第２のリン
   グに接続されたピンを有する前記フィールド・プログラ
   マブル・ゲート配列を、前記第２のリングの先行するフ
   ィールド・プログラマブル・ゲート配列から前記トーク
   ンを受信し、前記第２のリングの後続フィールド・プロ
   グラマブル・ゲート配列に対し前記トークンを送信する
   ことができる“スレーブ”ロジックでプログラミングす
   る各工程を含むことを特徴とする請求項１記載の相互接
   続障害の診断方法。
4. 【請求項４】 回路に接続されたフィールド・プログラ
   マブル・ゲート配列間における相互接続の障害を診断す
   る装置であって、 検査下のピンとして順次検査するべき複数のピンを相互
   に接続する第１のリングと、 前記検査下のフィールド・プログラマブル・ゲート配列
   を含み、前記回路のすべてのフィールド・プログラマブ
   ル・ゲート配列を相互に接続する第２のリングと、 前記検査下のピンからの検査パルスを前記検査下のフィ
   ールド・プログラマブル・ゲート配列から前記検査下の
   ピンに接続されているフィールド・プログラマブル・ゲ
   ート配列の全てのピンに送信する第１の送信手段と、 前記検査パルスの送信に従い、前記検査下のピンから前
   記第２のリングにトークンを送信し、該トークンを前記
   第２のリングの一方のフィールド・プログラマブル・ゲ
   ート配列から他方に順次送信する第２の送信手段と、 前記検査パルス及び前記トークンを受信し、前記検査下
   のフィールド・プログラマブル・ゲート配列に対し、前
   記検査パルスに対するエコー報告パルスを送信するフィ
   ールド・プログラマブル・ゲート配列のエコー送信手段
   と、 前記検査パルスのエコーを受信する検査下のフィールド
   ・プログラマブル・ゲート配列の受信手段と、 前記検査下のフィールド・プログラマブル・ゲート配列
   が受信した前記エコー報告パルスの数をカウントし及び
   記憶する手段とを含むことを特徴とするフィールド・プ
   ログラマブル・ゲート配列間における相互接続障害の診
   断装置。
5. 【請求項５】 前記検査下のピンとして順次検査するべ
   き前記複数のピンの各々が前記第１及び第２の送信手段
   と、前記エコー送信手段と、前記受信手段と、前記カウ
   ント及び記憶手段とを含む“マスタ”ロジックでプログ
   ラミングされることを特徴とする請求項４記載の診断装
   置。