JPH11265597A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH11265597A
JPH11265597A JP10104752A JP10475298A JPH11265597A JP H11265597 A JPH11265597 A JP H11265597A JP 10104752 A JP10104752 A JP 10104752A JP 10475298 A JP10475298 A JP 10475298A JP H11265597 A JPH11265597 A JP H11265597A
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Hideshi Maeno
秀史 前野
Tokuya Oosawa
徳哉 大澤
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Mitsubishi Electric Corp
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  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
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Abstract

(57)【要約】 【課題】 内部の被テスト記憶回路の故障の有無を早期
に認識可能にしたテスト回路を有する半導体集積回路装
置を得る。 【解決手段】 シフトモード信号ＳＭを“１”、テスト
モード信号ＴＭを“１”とした第１のテストモード時
に、比較制御信号ＣＭＰを“１”にするとテスト有効状
態となる。そして、各々が故障を指示するとき“０”と
なる、入力データＤと期待値データＥＸＰとの比較結果
（コンパレータ２１の出力）、シリアル入力ＳＩ及びラ
ッチデータ（Ｄ−ＦＦ２７のデータ出力Ｑ）のＡＮＤ演
算結果がＮＡＮＤゲート２８，２９、ＡＮＤゲート３０
及びセレクタ２６を経由してＤ−ＦＦ２７のＤ入力に与
えられる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、特に内部の記憶回路部分に対するテスト回
路及び冗長回路に関するものである。
【０００２】
【従来の技術】半導体集積回路装置の記憶回路部分に対
する従来のテスト回路及び冗長回路として、例えば、特
開平８−９４７１８号公報に開示されたテスト回路及び
冗長回路がある。
【０００３】図４３は従来のＲＡＭテスト用のスキャン
・フリップフロップ（以下、「Ｓ−ＦＦ」と略する場合
あり）の構成を示す回路図である。
【０００４】図４３に示すように、コンパレータ２０１
はＥＸ−ＯＲゲート２０２及びＮＡＮＤゲート２０３か
ら構成され、ＥＸ−ＯＲゲート２０２は一方入力及び他
方入力に入力データＤ及び期待値データＥＸＰを受け、
ＮＡＮＤゲート２０３は一方入力がＥＸ−ＯＲゲート２
０２の出力に接続され、他方入力に比較制御信号ＣＭＰ
を受ける。そして、ＮＡＮＤゲート２０３の出力がコン
パレータ２０１の出力となる。
【０００５】ＡＮＤゲート２０４は一方入力がコンパレ
ータ２０１の出力に接続され、セレクタ２０５は“０”
入力にシリアル入力（データ）ＳＩを受け、“１”入力
がＡＮＤゲート２０４の出力に接続され、制御入力にテ
ストモード信号ＴＭ１を受ける。そして、セレクタ２０
５はテストモード信号ＴＭ１の“１”／“０”に基づき
“１”入力／“０”入力より得られる信号を出力部Ｙよ
り出力する。
【０００６】セレクタ２０６は“０”入力に入力データ
Ｄを受け、“１”入力がセレクタ２０５の出力部Ｙに接
続され、制御入力にシフトモード信号ＳＭを受ける。そ
して、セレクタ２０６はシフトモード信号ＳＭの“１”
／“０”に基づき“１”入力／“０”入力より得られる
信号を出力部Ｙより出力する。
【０００７】Ｄ−ＦＦ（Ｄ型フリップフロップ）２０７
はＤ入力にセレクタ２０６の出力部Ｙが接続され、トグ
ル入力Ｔにタイミング信号（クロック信号）Ｔを受け、
そのＱ出力部より得られる信号がデータ出力Ｑ及びシリ
アル出力（データ）ＳＯとして外部に出力されるととも
に、ＡＮＤゲート２０４の他方入力に帰還する。
【０００８】このような構成において、シフトモード信
号ＳＭを“０”とすると、通常動作となり、入力データ
Ｄをタイミング信号Ｔに同期してＤ−ＦＦ２０７に取り
込む。
【０００９】シフトモード信号ＳＭを“１”、テストモ
ード信号ＴＭ１を“０”とするとシフト動作モードとな
り、シリアル入力ＳＩをタイミング信号Ｔに同期してＤ
−ＦＦ２０７に取り込む。
【００１０】シフトモード信号ＳＭを“１”、テストモ
ード信号ＴＭ１を“１”にすると、テストモードとな
る。テストモード時に比較制御信号ＣＭＰを“０”にす
るとテスト無効状態となり、コンパレータ２０１の出力
が強制的に“１”となりＤ−ＦＦ２０７のＱ出力がＤ入
力に帰還するため、Ｄ−ＦＦ２０７のラッチデータが保
持される。
【００１１】テストモード時に比較制御信号ＣＭＰを
“１”にするとテスト有効状態となり、入力データＤと
期待値データＥＸＰとが比較され、両者が一致した場
合、Ｘ−ＯＲゲート２０２の出力が“０”となりコンパ
レータ２０１の出力である比較結果データが“１”とな
るため、Ｄ−ＦＦ２０７のラッチデータが保持される。
【００１２】一方、両者が不一致の場合、比較結果デー
タが“１”となりコンパレータ２０１の出力が“０”と
なるため、Ｄ−ＦＦ２０７には強制的に“０”がラッチ
される（リセットされる）。
【００１３】図４４は、従来のテスト回路付きＲＡＭの
構成を示す回路図である（ＲＡＭのデータ出力ＤＯ＜０
＞〜ＤＯ＜４＞接続される回路のみを示している）。図
４４に示すように、テスト回路２１６は、各々が図４３
で示した回路構成のスキャン・フリップフロップＳＦＦ
＜０＞〜ＳＦＦ＜４＞を５個直列接続してＲＡＭテスト
用のスキャンパスを有している。以下、スキャン・フリ
ップフロップＳＦＦ＜＞を単にＳＦＦ＜＞と略する場合
がある。
【００１４】すなわち、ＳＦＦ＜４＞は外部より得られ
るシリアル入力データＳＩＤＯをシリアル入力ＳＩと
し、シリアル出力ＳＯをＳＦＦ＜３＞のシリアル入力Ｓ
Ｉに接続し、同様に、ＳＦＦ＜２＞，ＳＦＦ＜１＞及び
ＳＦＦ＜０＞を直列に接続し、最終段のＳＦＦ＜０＞の
シリアル出力ＳＯがシリアル出力データＳＯＤＯとして
外部に出力される。
【００１５】ＳＦＦ＜０＞〜ＳＦＦ＜４＞はシフトモー
ド信号ＳＭ、テストモード信号ＴＭ１、期待値データＥ
ＸＰ、比較制御信号ＣＭＰ及びタイミング信号Ｔを共通
に受け、ＳＦＦ＜０＞〜ＳＦＦ＜４＞それぞれの入力デ
ータＤとしてデータ出力ＤＯ＜０＞〜ＤＯ＜４＞を受
け、それぞれのデータ出力Ｑがデータ出力Ｑ＜０＞〜Ｑ
＜４＞となる。
【００１６】以下、図４３及び図４４を参照してＲＡＭ
テスト動作の説明を行う。 （１）ＲＡＭのテストを行う前に｛TM1=0,SM=1｝のシフ
トモード状態でシリアル入力データＳＩＤＯ（ＳＦＦ＜
４＞のシリアル入力ＳＩ）から“１”を順次シフトイン
していき、ＳＦＦ＜０＞〜ＳＦＦ＜４＞にすべて“１”
をラッチさせる。この際、タイミング信号Ｔとして５周
期分のクロックを与える必要がある。その結果、ＳＦＦ
＜０＞〜ＳＦＦ＜４＞のシリアル出力ＳＯ＜０＞〜ＳＯ
＜４＞は全て“１”となる。
【００１７】（２）｛TM1=1,SM=1｝のテストモード状態
で全アドレスに対してＲＡＭのテストを行う。テスト用
データの書き込みや読み出しを行いながら、期待値デー
タＥＸＰ及び比較制御信号ＣＭＰ（“１”で比較）を適
切に制御して、所定のタイミングでテスト有効状態とな
るようにする。
【００１８】この際、ＲＡＭ２１１に不良が存在すれ
ば、テスト有効状態時に期待値データＥＸＰとＲＡＭ２
１１の出力ＤＯ＜ｉ＞（ｉ＝０〜４のいずれか）とが異
なることになり、その時、ＳＦＦ＜ｉ＞のコンパレータ
２０１による比較結果データが“０”になるため、ＳＦ
Ｆ＜ｉ＞はクロック信号Ｔに同期して“０”をラッチす
ることにより、リセットされる。
【００１９】例えば、ＲＡＭ２１１の出力データＤＯ＜
２＞に接続される、ＳＦＦ＜２＞で故障が検出される
と、ＳＯ＜２＞＝“０”となる（SO<0>,SO<1>,SO<3>,SO
<4>は“１”のまま）。
【００２０】（３）｛TM1=0,SM=1｝のシフトモード状態
でテスト結果をシリアル出力データＳＯＤＯ（ＳＦＦ＜
０＞のシリアル出力ＳＯ）から順次シフトアウトする。
【００２１】上記例では、シリアル出力データＳＯＤＯ
として、“１”，“１”，“０”，“１”，“１”の順
に出力され、３番目のシリアル出力データＳＯＤＯの
“０”（故障を指示）によってＲＡＭ２１１に故障が存
在することを認識することができる。
【００２２】
【発明が解決しようとする課題】従来の半導体集積回路
装置におけるＲＡＭ用テスト回路は、上記のようにＲＡ
Ｍの故障テストを行っているため、テストモード状態に
おける上記項目（２）の段階で、外部に出力されるシリ
アル出力データＳＯＤＯを観測していても、データ出力
ＤＯ＜０＞の故障の有無しか検出できず、他のデータ出
力（DO<1>,DO<2>,DO<3>,DO<4>）の故障の有無が観測で
きない。したがって、項目（２）のテスト処理は全アド
レスにおけるデータ出力ＤＯ＜０＞〜ＤＯ＜４＞のテス
トを行った後、項目（３）で全データ出力ＤＯ＜０＞〜
ＤＯ＜４＞に対する故障の有無を認識する必要があっ
た。このため、ＲＡＭの不良品検出に要するテスト時間
が必要以上に長くなるという問題点があった。
【００２３】図４５はテスト回路付きＲＡＭと冗長回路
を備えた半導体集積回路装置の構成を示す回路図であ
る。図４５は、図４４で示した構成のテスト回路付きＲ
ＡＭ２１２に対して冗長回路２１３を付加した構成とな
っている。
【００２４】図４５に示すように、スキャン・フリップ
フロップＳＦＦ＜１＞〜ＳＦＦ＜４＞のシリアル出力Ｓ
Ｏ＜１＞〜ＳＯ＜４＞はレジスタ２１４に取り込まれ、
ストアデータＧ＜１＞〜Ｇ＜４＞として格納される。
【００２５】レジスタ２１４のストアデータＧ＜１＞〜
Ｇ＜３＞はそれぞれＡＮＤゲート２２１〜２２３の一方
入力に付与され、ＡＮＤゲート２２１の他方入力はＡＮ
Ｄゲート２２２の出力に接続され、ＡＮＤゲート２２２
の他方入力はＡＮＤゲート２２３の出力に接続され、Ａ
ＮＤゲート２２３の他方入力はストアデータＧ＜４＞を
受ける。そして、ＡＮＤゲート２２１〜２２３の出力が
出力データＦ＜１＞〜Ｆ＜３＞となる。
【００２６】テスト回路付きＲＡＭ２１２のデータ出力
Ｑ＜０＞〜Ｑ＜４＞（あるいはデータ出力ＤＯ＜０＞〜
ＤＯ＜４＞）に対応してセレクタ２３０〜２３３が設け
られる。セレクタ２３０〜２３３はそれぞれの“０”入
力にデータ出力Ｑ＜０＞〜Ｑ＜３＞を受け、それぞれの
“１”入力にデータ出力Ｑ＜１＞〜Ｑ＜４＞を受け、制
御入力に出力データＦ＜１＞〜Ｆ＜３＞及びＧ＜４＞を
受ける。そして、セレクタ２３０〜２３３の出力が冗長
データ出力ＸＤＯ＜０＞〜ＸＤＯ＜３＞として出力され
る。
【００２７】一方、テスト回路付きＲＡＭ２１２のデー
タ入力ＤＩ＜０＞〜ＤＩ＜４＞に対応して、ＯＲゲート
２１５、セレクタ２３４〜２３６が設けられる。ＯＲゲ
ート２１５は一方入力に冗長データ入力ＸＤＩ＜０＞を
受け、他方入力に出力データＦ＜１＞を受ける。セレク
タ２３４〜２３６はそれぞれの“０”入力に冗長データ
入力ＸＤＩ＜１＞〜ＸＤＯ＜３＞を受け、それぞれの
“１”入力に冗長データ入力ＸＤＩ＜０＞〜ＸＤＯ＜２
＞を受け、制御入力に出力データＦ＜２＞，Ｆ＜３＞及
びストアデータＧ＜４＞を受ける。
【００２８】そして、ＯＲゲート２１５の出力がデータ
入力ＤＩ＜０＞に付与され、セレクタ２３４〜２３６の
出力がデータ入力ＤＩ＜１＞〜ＤＩ＜３＞に付与され、
冗長データ出力ＸＤＯ＜３＞がそのままデータ入力ＤＩ
＜４＞と付与される。
【００２９】このような構成において、例えば、ＲＡＭ
２１１のデータ出力ＤＯ＜２＞で故障が存在する場合を
考える。この場合、データ出力ＤＯ＜２＞に対応するＳ
ＦＦ＜２＞で故障を指示する“０”がラッチされる。す
なわち、ＳＯ＜２＞＝“０”となる（SO<0>,SO<1>,SO<3
>,SO<4>は“１”のまま）。
【００３０】シリアル出力ＳＯ＜１＞〜ＳＯ＜３＞をレ
ジスタ２１４に取り込むと、｛G<1>=1,G<2>=0,G<3>=1,G
<4>=1｝となり、｛F<3>=1,F<2>=0,F<1>=0｝になる。そ
の結果、セレクタ２３０〜２３３の信号選択による｛DO
<4>/Q<4>がXDO<3>,DO<3>/Q<3>がXDO<2>,DO<1>/Q<1>がXD
O<1>，DO<0>/Q<0>がXDO<0>｝という対応関係で、冗長デ
ータ出力ＸＤＯ＜０＞〜ＸＤＯ＜３＞が出力される。す
なわち、故障したデータ出力ＤＯ＜２＞が使われないよ
うにしている。
【００３１】同様に、セレクタ２３４〜２３６の信号選
択による｛XDI<3>はDI<4>、XDI<2>はDI<3>とDI<2>、XDI
<1>はDI<1>、XDI<0>はDI<0>｝という対応関係で冗長デ
ータ入力ＸＤＩ＜０＞〜ＸＤＩ＜３＞が入力される。す
なわち、故障したデータ出力ＤＯ＜２＞に対応するデー
タ入力ＤＩ＜２＞以外のデータ入力ＤＩ＜３＞にも入力
されるようにする。
【００３２】このように、冗長回路２１３による接続切
替により、データ出力ＤＯ＜２＞に対応のＲＡＭ２１１
に故障があっても、テスト回路付きＲＡＭ２１２及び冗
長回路２１３によって、４ビット入出力のＲＡＭとして
正常動作する。
【００３３】なお、通常動作時において、ＳＦＦ＜０＞
〜ＳＦＦ＜４＞内のＤ−ＦＦ２０７を出力用ＦＦとして
活用しない場合は、Ｄ−ＦＦ２０７を冗長回路１４の冗
長制御データ保持用のレジスタとして利用することによ
り、レジスタ２１４を省略することができる。また、Ｏ
Ｒゲート２１５を省略して破線に示すようにデータ入力
ＤＩ＜０＞と冗長データ入力ＸＤＩ＜０＞とを短絡して
もよい。
【００３４】このように従来の冗長回路２１３は、セレ
クタ２３０〜２３６の選択制御信号出力データＦ＜１＞
〜Ｆ＜３＞の発生のために論理回路（ＡＮＤゲート２２
１〜２２３）を必要としており、回路構成が複雑になる
という問題を有している。
【００３５】この発明は上記問題点を解決するためにな
されたもので、内部の被テスト記憶回路の故障の有無を
早期に認識可能にし、ひいては接続される冗長回路の構
成を簡略化したテスト回路を有する半導体集積回路装置
を得ることを目的とする。
【００３６】
【課題を解決するための手段】この発明にかかる請求項
１記載の半導体集積回路装置は、内部の記憶内容に基づ
き、複数のビットに対応する複数の出力データが並列に
出力可能な被テスト記憶回路と、前記複数の出力データ
に対応して設けられた複数のスキャン・フリップフロッ
プ（Ｓ−ＦＦ）を有するテスト回路とを備え、前記複数
のＳ−ＦＦはそれぞれシリアル入力データとして前段の
Ｓ−ＦＦのシリアル出力データを受けることにより直列
に接続され、前記複数のＳ−ＦＦはそれぞれ、前記複数
の出力データのうち対応する少なくとも１つの出力デー
タと少なくとも１つの期待値データとの比較に基づき、
故障の有無を指示する比較結果データを出力する比較回
路と、第１のテストモード時に、前記比較結果データを
含む故障判定用データ群を受け、前記故障判定用データ
群うち少なくとも１つのデータが故障を指示するとき、
故障を指示する前記シリアル出力データを出力する故障
情報伝達手段とを備え、前記複数のＳ−ＦＦのうち連続
する１以上のＳ−ＦＦそれぞれの前記故障情報伝達手段
における前記故障判定用データ群は前記シリアル入力デ
ータをさらに含んでいる。
【００３７】また、請求項２記載の半導体集積回路装置
において、前記複数のＳ−ＦＦそれぞれの前記故障情報
伝達手段は、前記第１のテストモード時に、前記故障判
定データ群のうち少なくとも１つのデータが故障を指示
するとき、故障を指示する記憶用データを出力する記憶
用データ出力手段と、所定のタイミング信号に同期して
前記記憶用データをラッチデータとして記憶するデータ
記憶部とを備え、前記シリアル出力データは前記ラッチ
データを含んでいる。
【００３８】さらに、請求項３記載の半導体集積回路装
置において、前記故障判定データ群は前記ラッチデータ
をさらに含んでいる。
【００３９】また、請求項４記載の半導体集積回路装置
において、前記連続する１以上のＳ−ＦＦそれぞれの前
記故障情報伝達手段は、所定のタイミング信号に同期し
て記憶用データをラッチデータとして記憶するデータ記
憶部と、前記第１のテストモード時に、前記比較結果デ
ータ及び前記ラッチデータのうち少なくとも１つのデー
タが故障を指示するとき、故障を指示する前記記憶用デ
ータを出力する記憶用データ出力手段と、前記第１のテ
ストモード時に、前記シリアル入力データ及び前記ラッ
チデータのうち少なくとも一方のデータが故障を指示す
るとき、故障を指示する前記シリアル出力データを出力
するシリアルデータ出力手段とを備えている。
【００４０】また、請求項５記載の半導体集積回路装置
において、前記連続する１以上のＳ−ＦＦそれぞれの前
記故障情報伝達手段は、所定のタイミング信号に同期し
て記憶用データをラッチデータとして記憶するデータ記
憶部と、前記第１のテストモード時に、前記比較結果デ
ータ及び前記ラッチデータのうち少なくとも１つのデー
タが故障を指示するとき、故障を指示する前記シリアル
出力データを出力するシリアルデータ出力手段と、前記
第１のテストモード時に、前記シリアル入力データ及び
前記シリアル出力データのうち少なくとも一方のデータ
が故障を指示するとき、故障を指示する前記記憶用デー
タを出力する記憶用データ出力手段とを備えている。
【００４１】また、請求項６記載の半導体集積回路装置
において、前記連続する１以上のＳ−ＦＦそれぞれの前
記故障情報伝達手段は、前記第１のテストモード設定時
に、所定のタイミング信号に同期して前記シリアル入力
データをラッチデータとして記憶するデータ記憶手段
と、前記比較結果データ及び前記ラッチデータのうち少
なくとも１つのデータが故障を指示するとき、故障を指
示する前記シリアル出力データを出力するシリアルデー
タ出力手段とを備えている。
【００４２】また、請求項７記載の半導体集積回路装置
において、前記データ記憶手段は、故障観測モード時
に、所定のタイミング信号に同期して前記比較結果デー
タを前記ラッチデータとして記憶している。
【００４３】また、請求項８記載の半導体集積回路装置
において、前記連続する１以上のＳ−ＦＦそれぞれの前
記故障情報伝達手段は、所定のタイミング信号に同期し
て記憶用データをラッチデータとして記憶するデータ記
憶部と、前記シリアル入力データ及び前記ラッチデータ
を受け、前記第１のテストモード時に前記シリアル入力
データを選択データとして出力し、第２のテストモード
時に前記ラッチデータを前記選択データとして出力する
選択手段と、前記第１及び第２のテストモード時に、前
記選択データ及び前記比較結果データのうち少なくとも
一方のデータが故障を指示するとき、故障を指示する前
記記憶用データを出力する記憶用データ出力手段とを備
え、前記シリアル出力データは前記ラッチデータを含ん
でいる。
【００４４】さらに、請求項９記載の半導体集積回路装
置において、前記記憶用データ出力手段は、故障観測モ
ード時に、前記比較結果データを前記記憶用データとし
て出力している。
【００４５】また、請求項１０記載の半導体集積回路装
置において、前記少なくとも１つの出力データは２以上
の所定数の出力データを含み、前記少なくとも１つの期
待値データは前記所定数の期待値データを含み、前記比
較回路は、前記所定数の出力データと前記所定数の期待
値データとをそれぞれ比較して、不一致が１つでも存在
すると故障を指示する前記比較結果データを出力してい
る。
【００４６】さらに、請求項１１記載の半導体集積回路
装置において、前記テスト回路は、前記複数のビットの
うち前記所定数の出力データに対応する所定数のビット
それぞれに前記所定数のテストデータを独立して書き込
み可能なデータ入力部をさらに含んでいる。
【００４７】また、請求項１２記載の半導体集積回路装
置において、前記連続する１以上のＳ−ＦＦそれぞれの
前記故障情報伝達手段は、所定のタイミング信号に同期
して記憶用データをラッチデータとして記憶するデータ
記憶部と、第２のテストモード時に、前記比較結果デー
タ及び前記ラッチデータのうち少なくとも１つのデータ
が故障を指示するとき、故障を指示する前記記憶用デー
タを出力する記憶用データ出力手段とを備えている。
【００４８】また、請求項１３記載の半導体集積回路装
置において、前記比較結果データ、前記シリアル入力デ
ータ、前記ラッチデータ及び前記記憶用データはそれぞ
れ論理値“０”／“１”によって故障の有／無を指示
し、前記記憶用データ出力手段及び前記データ記憶部の
合体物は、前記第１のテストモード時に、前記シリアル
入力データ、前記ラッチデータ及び前記比較結果データ
をＡＮＤ演算処理するＡＮＤ演算手段を含んでいる。
【００４９】また、請求項１４記載の半導体集積回路装
置において、前記ＡＮＤ演算手段は、前記第１のテスト
モード時に、前記シリアル入力データ、前記ラッチデー
タ及び前記比較結果データを有効にした第１〜第３のＯ
Ｒ演算結果をそれぞれ出力する第１〜第３のＯＲゲート
と、前記第１〜第３のＯＲ演算結果を同時に受け、前記
第１〜第３のＯＲ演算結果を一括ＮＡＮＤ演算処理して
ＮＡＮＤ演算結果を出力するＮＡＮＤゲートとを含み、
前記第１〜第３のＯＲゲートと前記ＮＡＮＤゲートとを
一体形成してＯＲ−ＮＡＮＤ複合ゲートを構成してい
る。
【００５０】また、請求項１５記載の半導体集積回路装
置にいて、前記ＡＮＤ演算手段は、前記第１のテストモ
ード時に、前記シリアル入力データ及び前記ラッチデー
タを有効にした第１及び第２のＯＲ演算結果をそれぞれ
出力する第１及び第２のＯＲゲートと、前記第１及び第
２のＯＲ演算結果を同時に受け、前記第１及び第２のＯ
Ｒ演算結果を一括ＮＡＮＤ演算処理して第１のＮＡＮＤ
演算結果を出力する第１のＮＡＮＤゲートと、前記第１
のＮＡＮＤ演算結果を論理的に反転して第１のＡＮＤ演
算結果を出力するインバータと、前記第１のテストモー
ド時に、前記比較結果データを有効にした第３のＯＲ演
算結果を出力する第３のＯＲゲートと、前記第１のＡＮ
Ｄ演算結果と前記第３のＯＲ演算結果を同時に受け、前
記第１のＡＮＤ演算結果及び前記第３のＯＲ演算結果を
一括ＮＡＮＤ演算処理して第２のＮＡＮＤ演算結果を出
力する第２のＮＡＮＤゲートとを含み、前記第１及び第
２のＯＲゲートと前記第１のＮＡＮＤゲートとを一体形
成して第１のＯＲ−ＮＡＮＤ複合ゲートを構成するとも
に、前記第３のＯＲゲートと前記第２のＮＡＮＤゲート
とを一体形成して第２のＯＲ−ＮＡＮＤ複合ゲートを構
成している。
【００５１】また、請求項１６記載の半導体集積回路装
置において、前記第１のテストモード時に、前記少なく
とも１つの期待値に基づき、一方を“１”に他方を
“０”とした第１及び第２の比較制御信号を出力する比
較制御信号発生回路をさらに備え、前記少なくとも１つ
の出力データは“１”あるいは“０”の値をとる１ビッ
ト出力データを含み、前記第３のＯＲ演算結果は、第１
比較用第３のＯＲ演算結果及び第２比較用第３のＯＲ演
算結果を含み、前記第３のＯＲゲートは、前記１ビット
出力データと前記第１の比較制御信号とのＯＲ演算を行
って前記第１比較用第３のＯＲ演算結果を出力する第１
比較用第３のＯＲゲートと、前記１ビット出力データの
反転値と前記第２の比較制御信号とのＯＲ演算を行って
前記第２比較用第３のＯＲ演算結果を出力する第２比較
用第３のＯＲゲートとを含み、前記第１及び第２比較用
の第３のＯＲゲートは前記記憶用データ出力手段と前記
比較回路とで共用されている。
【００５２】また、請求項１７記載の半導体集積回路装
置は、前記第１のテストモード時に、前記少なくとも１
つの期待値に基づき、一方を“１”に他方を“０”とし
た第１及び第２の比較制御信号を出力する比較制御信号
発生回路をさらに備え、前記少なくとも１つの出力デー
タは“１”あるいは“０”の値をとる１ビット出力デー
タを含み、前記第３のＯＲ演算結果は、第１比較用第３
のＯＲ演算結果及び第２比較用第３のＯＲ演算結果を含
み、前記第３のＯＲゲートは、前記１ビット出力データ
と前記第１の比較制御信号とのＯＲ演算を行って前記第
１比較用第３のＯＲ演算結果を出力する第１比較用第３
のＯＲゲートと、前記１ビット出力データの反転値と前
記第２の比較制御信号とのＯＲ演算を行って前記第２比
較用第３のＯＲ演算結果を出力する第２比較用第３のＯ
Ｒゲートとを含み、前記第１のＮＡＮＤゲートは、前記
第１及び第２のＯＲ演算結果に加え、さらに前記第２比
較用第３のＯＲ演算結果を同時に受け、前記第１及び第
２のＯＲ演算結果並びに前記第２比較用第３のＯＲ演算
結果を一括ＮＡＮＤ演算処理して前記第１のＮＡＮＤ演
算結果を出力し、前記第２のＮＡＮＤゲートは、前記第
１のＡＮＤ演算結果と前記第３のＯＲ演算結果のうちの
前記第１比較用第３のＯＲ演算結果とを同時に受け、前
記第１のＡＮＤ演算結果及び前記第１比較用第３のＯＲ
演算結果を一括ＮＡＮＤ演算処理して前記第２のＮＡＮ
Ｄ演算結果を出力している。
【００５３】また、請求項１８記載の半導体集積回路装
置において、前記記憶用データ出力手段及び前記データ
記憶部の合体物は、前記第２のテストモード時に、前記
ラッチデータ及び前記比較結果データのみをＡＮＤ演算
処理し、第３のテストモード時に、前記シリアル入力デ
ータ及び前記比較結果データのみをＡＮＤ演算処理する
機能をさらに備えている。
【００５４】また、請求項１９記載の半導体集積回路装
置は、前記連続する１以上のＳ−ＦＦそれぞれのシリア
ル出力データの少なくとも一部に基づき前記複数のビッ
トにおける不良ビットを検出し、当該不良ビットに対応
する前記被テスト記憶回路の入出力データを使用しない
ように制御する冗長回路をさらに備えている。
【００５５】
【発明の実施の形態】＜＜実施の形態１＞＞図１はこの
発明の実施の形態１であるＤＲＡＭ，ＳＲＡＭ等の半導
体集積回路装置のテスト回路に用いられるスキャン・フ
リップフロップの構成を示す回路図である。
【００５６】図１に示すように、コンパレータ２１はＥ
Ｘ−ＯＲゲート２２及びＮＡＮＤゲート２３から構成さ
れ、ＥＸ−ＯＲゲート２２は一方入力及び他方入力に入
力データＤ０及び期待値データＥＸＰを受け、ＮＡＮＤ
ゲート２３は一方入力がＥＸ−ＯＲゲート２２の出力に
接続され、他方入力に比較制御信号ＣＭＰを受ける。そ
して、ＮＡＮＤゲート２３の出力がコンパレータ２１の
出力となる。
【００５７】ＮＡＮＤゲート２８は一方入力がコンパレ
ータ２１の出力に接続される。ＮＡＮＤゲート２９は一
方入力がＮＡＮＤゲート２８の出力に接続され、他方入
力にテストモード信号ＴＭ１を受ける。ＡＮＤゲート３
０は一方入力にシリアル入力（データ）ＳＩを受け、他
方入力がＮＡＮＤゲート２９の出力に接続される。
【００５８】セレクタ２６は“０”入力に入力データＤ
を受け、“１”入力にＡＮＤゲート３０の出力が接続さ
れ、制御入力にシフトモード信号ＳＭを受ける。そし
て、セレクタ２６はシフトモード信号ＳＭの“１”／
“０”に基づき“１”入力／“０”入力より得られる信
号を出力部Ｙより出力する。
【００５９】Ｄ−ＦＦ（Ｄ型フリップフロップ）２７は
Ｄ入力にセレクタ２６の出力が接続され、トグル入力Ｔ
にタイミング信号（クロック信号）Ｔを受け、そのＱ出
力部より得られる信号がデータ出力Ｑ及びシリアル出力
（データ）ＳＯとして外部に出力されるとともに、ＮＡ
ＮＤゲート２８の他方入力に帰還する。
【００６０】このような構成において、シフトモード信
号ＳＭを“０”とすると、通常動作となり、入力データ
Ｄをタイミング信号Ｔに同期してＤ−ＦＦ２７に取り込
む。なお、通常動作を必要としない場合は、図１の破線
に示すように、セレクタ２６を除去してＡＮＤゲート３
０の出力をＤ−ＦＦ２７のＤ入力に直接接続してもよ
い。
【００６１】シフトモード信号ＳＭを“１”、テストモ
ード信号ＴＭ１を“０”とするとシフト動作モードとな
り、ＮＡＮＤゲート２９の出力が強制的に“０”となる
ため、シリアル入力ＳＩをタイミング信号Ｔに同期して
Ｄ−ＦＦ２７に取り込む。
【００６２】シフトモード信号ＳＭを“１”、テストモ
ード信号ＴＭを“１”にすると、テストモードとなる。
テストモード時に比較制御信号ＣＭＰを“０”にすると
テスト無効状態となり、コンパレータ２１の出力が強制
的に“１”となる。そして、ＡＮＤゲート３０によって
得られるシリアル入力ＳＩとＤ−ＦＦ２７のＱ出力との
ＡＮＤ演算結果がＤ−ＦＦ２７のＤ入力に帰還する。
【００６３】テストモード時に比較制御信号ＣＭＰを
“１”にするとテスト有効状態となり、入力データＤと
期待値データＥＸＰとが比較され、両者が一致した場
合、ＥＸ−ＯＲゲート２２の出力である比較結果データ
が“０”となりコンパレータ２１の出力が“１”とな
る。そして、シリアル入力ＳＩとＤ−ＦＦ２７のＱ出力
（ラッチデータ）とのＡＮＤ演算結果がＤ−ＦＦ２７の
Ｄ入力に帰還する。一方、両者が不一致の場合、ＥＸ−
ＯＲゲート２２の出力が“１”となり比較結果データが
“０”となるため、Ｄ−ＦＦ２７には強制的に“０”が
ラッチされる（リセットされる）。
【００６４】図２は、図１で示したスキャン・フリップ
フロップ１を利用したテスト回路の第１の構成を示す回
路図である。テスト回路１０はＲＡＭ１１のデータ出力
ＤＯ＜０＞〜ＤＯ＜４＞に対応して設けられる。
【００６５】図２に示すように、テスト回路１０は、各
々が図１で示したスキャン・フリップフロップＳＦＦ＜
０＞〜ＳＦＦ＜４＞を５個直列接続してＲＡＭテスト用
のスキャンパスを有している。
【００６６】すなわち、ＳＦＦ＜４＞は外部より得られ
るシリアル入力データＳＩＤＯをシリアル入力ＳＩと
し、シリアル出力ＳＯをＳＦＦ＜３＞のシリアル入力Ｓ
Ｉに接続し、同様に、ＳＦＦ＜２＞，ＳＦＦ＜１＞及び
ＳＦＦ＜０＞を直列に接続し、最終段のＳＦＦ＜０＞の
シリアル出力ＳＯがシリアル出力データＳＯＤＯとして
外部に出力される。
【００６７】ＳＦＦ＜０＞〜ＳＦＦ＜４＞はシフトモー
ド信号ＳＭ、テストモード信号ＴＭ、期待値データＥＸ
Ｐ、比較制御信号ＣＭＰ及びタイミング信号Ｔを共通に
受け、ＳＦＦ＜０＞〜ＳＦＦ＜４＞それぞれの入力デー
タＤ及びＤ０としてデータ出力ＤＯ＜０＞〜ＤＯ＜４＞
を受け、それぞれのデータ出力Ｑがデータ出力Ｑ＜０＞
〜Ｑ＜４＞となる。なお、図２のテストモード信号ＴＭ
は図１のテストモード信号ＴＭ１に対応する。
【００６８】以下、図２で示したテスト回路１０による
ＲＡＭ１１に対するテスト動作を説明する。
【００６９】（１）ＲＡＭのテストを行う前に｛TM1=0,
SM=1｝のシフトモード状態でシリアル入力データＳＩＤ
Ｏの“１”を順次シフトインしていき、ＳＦＦ＜０＞〜
ＳＦＦ＜４＞にすべて“１”をラッチさせる。
【００７０】（２）｛TM1=1,SM=1｝のテストモード状態
で全アドレスに対してＲＡＭのテストを行う。テスト用
データの書き込みや読み出しを行いながら、期待値デー
タＥＸＰ及び比較制御信号ＣＭＰ（“１”で比較）を適
切に制御して、所定のタイミングでテスト有効状態とな
るようにする。
【００７１】この際、ＲＡＭ１１に不良が存在すれば、
テスト有効状態時に期待値データＥＸＰとＲＡＭ１１の
出力ＤＯ＜ｉ＞（ｉ＝０〜４のいずれか）とが異なるこ
とになり、その時、ＳＦＦ＜ｉ＞の比較結果データが故
障を指示する“０”になるため、ＳＦＦ＜ｉ＞のＤ−Ｆ
Ｆ２７はクロック信号Ｔに同期して“０”をラッチする
ことにより、リセットされる。その結果、ＳＦＦ＜ｉ＞
のデータ出力Ｑ＜ｉ＞及びシリアル出力ＳＯ＜ｉ＞は故
障を指示する“０”となる。
【００７２】一方、ＳＦＦ＜ｉ＞の後段のＳＦＦ＜ｉ−
１＞において、シリアル入力ＳＩ（ＳＦＦ＜ｉ＞のシリ
アル出力ＳＯ）が“０”となると、ＳＦＦ＜ｉ−１＞の
比較データ結果（対応のデータ出力ＤＯ＜ｉ−１＞の故
障の検出の有／無）に関係なく、ＡＮＤゲート３０の出
力が強制的に“０”になるため、ＳＦＦ＜ｉ−１＞のＤ
−ＦＦ２７はクロック信号Ｔに同期して“０”をラッチ
することにより、リセットされる。その結果、ＳＦＦ＜
ｉ−１＞のデータ出力Ｑ＜ｉ−１＞及びシリアル出力Ｓ
Ｏ＜ｉ−１＞は故障を指示する“０”となる。
【００７３】以下、タイミング信号Ｔの１クロック周期
毎に“０”のシリアル出力ＳＯが順次伝播され、遅くと
も不良検出後のタイミング信号Ｔの４クロック周期後に
シリアル出力データＳＯＤＯから“０”が出力される。
【００７４】例えば、ＲＡＭ１１の出力データＤＯ＜２
＞に接続されるＳＦＦ＜２＞で故障が検出されると、Ｓ
Ｏ＜２＞＝“０”となる(SO<0>,SO<1>,SO<3>,SO<4>は
“１”のまま)。
【００７５】故障を指示する“０”のシリアル出力ＳＯ
＜２＞は次のクロック周期のタイミング信号Ｔに同期し
て、ＳＦＦ＜１＞のＤ−ＦＦ２７にラッチされ、“０”
のシリアル出力ＳＯ＜１＞はさらに次のクロック周期の
タイミング信号Ｔに同期してＳＦＦ＜０＞のＤ−ＦＦ２
７にラッチされる。その結果、ＳＦＦ＜０＞のシリアル
出力ＳＯから得られるシリアル出力データＳＯＤＯが故
障を指示する“０”となる。
【００７６】このように、ＳＦＦ＜ｉ＞がＲＡＭ１１の
故障を検出すると、ｉクロック周期後にシリアル出力デ
ータＳＯＤＯが“０”となる。このとき、シリアル出力
ＳＯ＜４＞〜ＳＯ＜０＞は、｛SO<4>=1,SO<3>=1,SO<2>=
0,SO<1>=0,SO<0>=0｝の状態になる。
【００７７】このように、実施の形態１の半導体集積回
路装置におけるテスト回路は、テストモード時に“０”
（故障（を指示する）情報）がＳＦＦ＜０＞〜ＳＦＦ＜
４＞からなるスキャンパス上で直列にシフト伝播するよ
うに構成しているため、テストモード期間中にいずれの
スキャン・フリップフロップが故障を指示する“０”を
ラッチしても、速やかに“０”がシリアル出力データＳ
ＯＤＯに現れる。
【００７８】その結果、テストモード期間中にシリアル
出力データＳＯＤＯを観察することにより速やかにＲＡ
Ｍ１１の不良を検出することができるため、従来に比べ
て不良品の検出が短時間で行え、テスト時間を短縮する
ことができる。
【００７９】また、第１の構成のテスト回路１０は、各
スキャン・フリップフロップの通常動作時にはＲＡＭ１
１のデータ出力用フリップフロップ群として活用するこ
ともできる。
【００８０】図３は、図１のスキャン・フリップフロッ
プＳ−ＦＦ１を利用したテスト回路の第２の構成を示す
回路図である。同図に示すように、テスト回路１６はＲ
ＡＭ１１のデータ出力ＤＯ＜０＞〜ＤＯ＜４＞及びデー
タ入力ＤＩ＜０＞〜ＤＩ＜４＞に対応して設けられる。
【００８１】図３に示すように、テスト回路１６は、図
２で示したテスト回路１０と同様、各々が図１で示した
回路構成のスキャン・フリップフロップＳＦＦ＜０＞〜
ＳＦＦ＜４＞を５個直列接続してＲＡＭテスト用のスキ
ャンパスを有している。
【００８２】ＳＦＦ＜０＞〜ＳＦＦ＜４＞はシフトモー
ド信号ＳＭ、テストモード信号ＴＭ、期待値データＥＸ
Ｐ、比較制御信号ＣＭＰ及びタイミング信号Ｔを共通に
受ける。そして、ＳＦＦ＜０＞〜ＳＦＦ＜４＞それぞれ
の入力データＤ０としてデータ出力ＤＯ＜０＞〜ＤＯ＜
４＞を受け、それぞれのデータ出力Ｑがセレクタ４０〜
４４の“０”入力に接続され、それぞれのＤ入力がデー
タ入力ＤＩＸ＜０＞〜ＤＩＸ＜４＞に接続される。な
お、図３のテストモード信号ＴＭは図１のテストモード
信号ＴＭ１に対応する。
【００８３】セレクタ４０〜４４はそれぞれの“１”入
力にテストデータＳＩＤを共通に受け、それぞれの制御
入力に選択信号ＳＥＬＳＩＤを共通に受け、それぞれの
出力がデータ入力ＤＩ＜０＞〜ＤＩ＜４＞に接続され
る。
【００８４】図３で示した第２の構成のテスト回路１６
によっても、図２で示した第１の構成のテスト回路１０
と同様にＲＡＭ１１に対するテスト動作を行うことがで
きる。ただし、テスト用データの書き込みは選択信号Ｓ
ＥＬＳＩＤを“１”にしてテストデータＳＩＤをデータ
入力ＤＩ＜０＞〜ＤＩ＜４＞に与えることにより行う。
【００８５】また、第２の構成のテスト回路１６は、選
択信号ＳＥＬＳＩＤを“０”にして各スキャン・フリッ
プフロップに通常動作させることにより、ＲＡＭ１１の
データ入力用フリップフロップ群として活用することも
できる。
【００８６】また、ＲＡＭ１１とは無関係なカウンタ等
のユーザーロジックに利用されるフリップフロップの構
成に用いる事もできる。
【００８７】＜＜実施の形態２＞＞図４はこの発明の実
施の形態２である半導体集積回路装置のテスト回路に用
いられるスキャン・フリップフロップの構成を示す回路
図である。
【００８８】図４に示すように、コンパレータ２１はＥ
Ｘ−ＯＲゲート２２及びＮＡＮＤゲート２３から構成さ
れ、ＥＸ−ＯＲゲート２２は一方入力及び他方入力に入
力データＤ０及び期待値データＥＸＰを受け、ＮＡＮＤ
ゲート２３は一方入力がＥＸ−ＯＲゲート２２の出力に
接続され、他方入力に比較制御信号ＣＭＰを受ける。そ
して、ＮＡＮＤゲート２３の出力がコンパレータ２１の
出力となる。
【００８９】ＯＲゲート３１は一方入力にシリアル入力
ＳＩを受け、他方入力にテストモード信号ＴＭ２を受け
る。３入力のＡＮＤゲート２４は第１入力がＯＲゲート
３１の出力に接続され、第２入力がコンパレータ２１の
出力に接続される。
【００９０】セレクタ２５は“０”入力にシリアル入力
ＳＩを受け、“１”入力がＡＮＤゲート２４の出力に接
続され、制御入力にテストモード信号ＴＭ１を受ける。
そして、セレクタ２５はテストモード信号ＴＭ１の
“１”／“０”に基づき“１”入力／“０”入力より得
られる信号を出力部Ｙより出力する。
【００９１】セレクタ２６は“０”入力に入力データＤ
を受け、“１”入力がセレクタ２５の出力部Ｙに接続さ
れ、制御入力にシフトモード信号ＳＭを受ける。そし
て、セレクタ２６はシフトモード信号ＳＭの“１”／
“０”に基づき“１”入力／“０”入力より得られる信
号を出力部Ｙより出力する。
【００９２】Ｄ−ＦＦ２７はＤ入力にセレクタ２６の出
力部Ｙが接続され、トグル入力Ｔにタイミング信号（ク
ロック信号）Ｔを受け、そのＱ出力部より得られる信号
がデータ出力Ｑ及びシリアル出力ＳＯとして外部に出力
されるとともに、ＡＮＤゲート２４の第３入力に帰還す
る。
【００９３】このような構成において、テストモード信
号ＴＭ２を“１”とすると、図４３で示した従来のＳ−
ＦＦ２００と等価になり、Ｓ−ＦＦ２００と全く同じ動
作を行うことができる。一方、テストモード信号ＴＭ２
を“０”にすると、以下のように動作する。
【００９４】シフトモード信号ＳＭを“０”とすると、
通常動作となり、入力データＤをタイミング信号Ｔに同
期してＤ−ＦＦ２７に取り込む。なお、通常動作を必要
としない場合は、図４の破線に示すように、セレクタ２
６を除去してセレクタ２５の出力部ＹをＤ−ＦＦ２７の
Ｄ入力に直接接続してもよい。
【００９５】シフトモード信号ＳＭを“１”、テストモ
ード信号ＴＭ１を“０”とするとシフト動作モードとな
り、シリアル入力ＳＩをタイミング信号Ｔに同期してＤ
−ＦＦ２７に取り込む。
【００９６】シフトモード信号ＳＭを“１”、テストモ
ード信号ＴＭ１を“１”にすると、テストモードとな
る。テストモード時に比較制御信号ＣＭＰを“０”にす
るとテスト無効状態となり、コンパレータ２１の出力が
強制的に“１”となる。したがって、ＡＮＤゲート２４
によってシリアル入力ＳＩとＤ−ＦＦ２７のＱ出力との
ＡＮＤ演算結果がＤ−ＦＦ２７のＤ入力に帰還する。
【００９７】テストモード時に比較制御信号ＣＭＰを
“１”にするとテスト有効状態となり、入力データＤと
期待値データＥＸＰとが比較され、両者が一致した場
合、Ｘ−ＯＲゲート２２の出力が“０”となりコンパレ
ータ２１の出力である比較結果データが“１”となる。
したがって、シリアル入力ＳＩとＤ−ＦＦ２７のＱ出力
（ラッチデータ）とのＡＮＤ演算結果がＤ−ＦＦ２７の
Ｄ入力に帰還する。
【００９８】一方、両者が不一致の場合、ＥＸ−ＯＲゲ
ート２２の出力が“１”となり比較結果データが“０”
となるため、Ｄ−ＦＦ２７には強制的に故障を指示する
“０”がラッチされる（リセットされる）。
【００９９】このような構成のＳ−ＦＦ２は、実施の形
態１のＳ−ＦＦ１同様、図２で示した第１の構成のテス
ト回路１０あるいは図３で示した第２の構成のテスト回
路１６それぞれのスキャンパスを構成するＳＦＦ＜０＞
〜ＳＦＦ＜４＞として用いることにより、実施の形態２
の半導体集積回路装置のテスト回路が実現する。ただ
し、図２及び図３のテストモード信号ＴＭは図４のテス
トモード信号ＴＭ１及びＴＭ２に対応する。
【０１００】したがって、実施の形態２のテスト回路
は、実施の形態１と同様、テストモード信号ＴＭ２を
“０”としたテストモード時に、故障を指示する“０”
がＳＦＦ＜０＞〜ＳＦＦ＜４＞からなるスキャンパス上
で直列にシフト伝播するように構成しているため、速や
かにＲＡＭ１１の不良を検出することができ、従来に比
べて不良品の検出が短時間で行え、テスト時間を短縮す
ることができる。
【０１０１】加えて、実施の形態２のテスト回路は、テ
ストモード信号ＴＭ２の“１”／“０”により、不良が
生じたデータ出力ＤＯ＜ｉ＞に対応するＳＦＦ＜ｉ＞に
のみ“０”がラッチされ不良解析が容易な動作モード
（ＴＭ２＝“１”，第２のテストモード）と上述したテ
スト時間短縮が可能な動作モード（ＴＭ２＝“０”，第
１のテストモード）とを切り替えることができるため、
開発時と量産時等の必要に応じて適切なテストを行うこ
とができる。
【０１０２】＜＜実施の形態３＞＞図５はこの発明の実
施の形態３である半導体集積回路装置のテスト回路に用
いられるスキャン・フリップフロップの構成を示す回路
図である。
【０１０３】図５に示すように、ＯＲゲート３２は一方
入力にシリアル入力ＳＩを受け、他方入力にテストモー
ド信号ＴＭ３を受ける。そして、ＯＲゲート３２の出力
がＡＮＤゲート３０の一方入力に接続される。なお、他
の構成は図１で示したＳ−ＦＦ１と同様である。
【０１０４】このような構成において、テストモード信
号ＴＭ３を“１”とすると、シリアル入力ＳＩを無効に
することができるため、図４３で示した従来のＳ−ＦＦ
２００と同様に、テストモード（第２のテストモード）
時にシリアル出力ＳＯの伝播を行わないテスト動作を行
うことができる。ただし、シフト動作は、従来のＳ−Ｆ
Ｆ２００と異なりＴＭ３＝“０”、ＴＭ１＝“０”及び
ＳＭ＝“１”で行う必要がある。
【０１０５】一方、テストモード信号ＴＭ３を“０”に
すると、図１で示したＳ−ＦＦ１と等価な回路構成とな
るため、Ｓ−ＦＦ３はＳ−ＦＦ１と全く同じ動作を行
う。
【０１０６】このような構成のＳ−ＦＦ３は、実施の形
態１のＳ−ＦＦ１同様、図２で示した第１の構成のテス
ト回路１０あるいは図３で示した第２の構成のテスト回
路１６それぞれのスキャンパスを構成するＳＦＦ＜０＞
〜ＳＦＦ＜４＞として用いることにより、実施の形態３
における半導体集積回路装置のテスト回路が実現する。
ただし、図２及び図３のテストモード信号ＴＭは図４の
テストモード信号ＴＭ１及びＴＭ３に対応する。
【０１０７】したがって、実施の形態３のテスト回路
は、実施の形態１と同様、テストモード信号ＴＭ３を
“０”としたテストモード時に、故障を指示する“０”
がＳＦＦ＜０＞〜ＳＦＦ＜４＞からなるスキャンパス上
で直列にシフト伝播するように構成しているため、速や
かにＲＡＭ１１の不良を検出することができ、従来に比
べて不良品の検出が短時間で行え、テスト時間を短縮す
ることができる。
【０１０８】加えて、実施の形態３のテスト回路は、テ
ストモード信号ＴＭ３の“１”／“０”により、不良が
生じたデータ出力ＤＯ＜ｉ＞に対応するＳＦＦ＜ｉ＞に
のみ“０”がラッチされ不良解析が容易な動作モード
（ＴＭ３＝“１”，第２のテストモード）と上述したテ
スト時間短縮が可能な動作モード（ＴＭ３＝“０”，第
１のテストモード）とを切り替えることができるため、
開発時と量産時等の必要に応じて適切なテストを行うこ
とができる。
【０１０９】また、実施の形態３のＳ−ＦＦ３は、ＴＭ
３＝１，ＴＭ１＝０，ＳＭ＝１に設定することによりＡ
ＮＤゲート３０の出力を強制的に“１”にしてＤ−ＦＦ
２７に“１”をラッチさせることができる。図４４で示
した従来のテスト回路では、ＲＡＭをテストする前にシ
リアル・シフト動作により各スキャン・フリップフロッ
プに１を設定する必要があったが、図５で示したＳ−Ｆ
Ｆ３によるスキャンパスで構成されるテスト回路は、タ
イミング信号Ｔの１クロック周期で上記設定により全て
のＳＦＦ＜０＞〜ＳＦＦ＜４＞に“１”を一括して設定
することができるため、テスト時間を更に短縮すること
ができる。
【０１１０】＜＜実施の形態４＞＞図６はこの発明の実
施の形態４である半導体集積回路装置のテスト回路に用
いられるスキャン・フリップフロップの構成を示す回路
図である。
【０１１１】図６に示すように、ＯＲゲート３３は一方
入力にテストモード信号ＴＭ４を受け、他方入力にシリ
アル入力ＳＩを受ける。ＡＮＤゲート３４は一方入力が
ＯＲゲート３３の出力に接続され、他方入力がＤ−ＦＦ
２７のデータ出力Ｑを受ける。ＡＮＤゲート３４の出力
がシリアル出力ＳＯとなる。
【０１１２】Ｓ−ＦＦ４は、図４で示したＳ−ＦＦ２に
比べ、上記した事項以外にテストモード信号ＴＭ２、Ｏ
Ｒゲート３１及びその入出力接続が省略されているが、
他の構成はＳ−ＦＦ２と同様である。
【０１１３】このような構成において、テストモード信
号ＴＭ４を“１”とすると、図４３で示した従来のＳ−
ＦＦ２００と等価になり、Ｓ−ＦＦ２００と全く同じ動
作を行うことができる。一方、テストモード信号ＴＭ４
を“０”にすると、以下のように動作する。
【０１１４】シフトモード信号ＳＭを“０”とすると、
通常動作となり、入力データＤをタイミング信号Ｔに同
期してＤ−ＦＦ２７に取り込む。なお、通常動作を必要
としない場合は、図６の破線に示すように、セレクタ２
６を除去してセレクタ２５の出力部ＹをＤ−ＦＦ２７の
Ｄ入力に直接接続してもよい。
【０１１５】シフトモード信号ＳＭを“１”、テストモ
ード信号ＴＭ１を“０”とするとシフト動作モードとな
り、シリアル入力ＳＩをタイミング信号Ｔに同期してＤ
−ＦＦ２７に取り込む。
【０１１６】シフトモード信号ＳＭを“１”、テストモ
ード信号ＴＭ１を“１”にすると、テストモード（第１
のテストモード）となる。テストモード時に比較制御信
号ＣＭＰを“０”にするとテスト無効状態となり、コン
パレータ２１の出力が強制的に“１”となる。したがっ
て、Ｄ−ＦＦ２７のデータ出力ＱがＤ入力に帰還すると
ともに、ＡＮＤゲート３４によって得られるシリアル入
力ＳＩとＤ−ＦＦ２７のＱ出力（ラッチデータ）とのＡ
ＮＤ演算結果がシリアル出力ＳＯとして出力される。
【０１１７】テストモード時に比較制御信号ＣＭＰを
“１”にするとテスト有効状態となり、入力データＤと
期待値データＥＸＰとが比較され、両者が一致した場
合、Ｘ−ＯＲゲート２２の出力が“０”となりコンパレ
ータ２１の出力である比較結果データが“１”となる。
したがって、Ｄ−ＦＦ２７のデータ出力ＱがＤ入力に帰
還するとともに、シリアル入力ＳＩとＤ−ＦＦ２７のＱ
出力（ラッチデータ）とのＡＮＤ演算結果がシリアル出
力ＳＯとして出力される。
【０１１８】一方、両者が不一致の場合、ＥＸ−ＯＲゲ
ート２２の出力が“１”となり比較結果データが“０”
となるため、Ｄ−ＦＦ２７には強制的に“０”がラッチ
される（リセットされる）。したがって、データ出力Ｑ
とシリアル出力ＳＯとは共に“０”となる。
【０１１９】このような構成のＳ−ＦＦ４は、実施の形
態１のＳ−ＦＦ１同様、図２で示した第１の構成のテス
ト回路１０あるいは図３で示した第２の構成のテスト回
路１６それぞれのスキャンパスを構成するＳＦＦ＜０＞
〜ＳＦＦ＜４＞として用いることにより、実施の形態４
の半導体集積回路装置のテスト回路が実現する。ただ
し、図２及び図３のテストモード信号ＴＭは図６のテス
トモード信号ＴＭ１及びＴＭ４に対応する。
【０１２０】したがって、実施の形態４のテスト回路
は、実施の形態１と同様、テストモード信号ＴＭ４を
“０”としたテストモード（第２のテストモード）時
に、故障を指示する“０”がＳＦＦ＜０＞〜ＳＦＦ＜４
＞からなるスキャンパス上で直列にシフト伝播するよう
に構成しているため、速やかにＲＡＭ１１の不良を検出
することができ、従来に比べて不良品の検出が短時間で
行え、テスト時間を短縮することができる。
【０１２１】加えて、実施の形態４のテスト回路は、テ
ストモード信号ＴＭ４を“０”としたテストモード（第
１のテストモード）時においても、故障が生じたデータ
出力ＤＯ＜ｉ＞に対応するＳＦＦ＜ｉ＞のみ“０”をラ
ッチするように構成しているため、テスト終了後にＳＦ
Ｆ＜０＞〜ＳＦＦ＜４＞のラッチデータをシリアル出力
データＳＯＤＯからシフトアウトさせることにより、故
障箇所を特定することができる。
【０１２２】＜＜実施の形態５＞＞図７はこの発明の実
施の形態５である半導体集積回路装置のテスト回路に用
いられるスキャン・フリップフロップの構成を示す回路
図である。
【０１２３】図７に示すように、インバータ３５の入力
はＮＡＮＤゲート２８の出力に接続され、インバータ３
５の出力をシリアル出力ＳＯとして出力する。なお、他
の構成は図５で示したＳ−ＦＦ３と同様である。
【０１２４】このような構成において、テストモード信
号ＴＭ３を“１”とすると、シリアル入力ＳＩを無効に
することができるため、図４３で示した従来のＳ−ＦＦ
２００と同様に、テストモード（第２のテストモード）
時にシリアル出力ＳＯの伝播を行わないのテスト動作を
行うことができる。
【０１２５】ただし、シフト動作は、従来のＳ−ＦＦ２
００と異なりＴＭ３＝“０”、ＴＭ１＝“０”、ＳＭ＝
“１”及びＣＭＰ＝１に設定して行う必要がある。
【０１２６】一方、テストモード信号ＴＭ３を“０”に
すると、図１で示したＳ−ＦＦ１と等価な回路構成とな
るため、Ｓ−ＦＦ５はＳ−ＦＦ１と全く同じ動作を行
う。ただし、テストモード（第１のテストモード）時
に、コンパレータ２１から出力される比較結果データが
故障を指示する“０”の場合、“０”がＤ−ＦＦ２７に
ラッチされるまでに、インバータ３５から故障を指示す
る“０”がシリアル出力ＳＯとして出力される。
【０１２７】このような構成の実施の形態５のＳ−ＦＦ
５は、実施の形態１のＳ−ＦＦ１同様、図２で示した第
１の構成のテスト回路１０あるいは図３で示した第２の
構成のテスト回路１６それぞれのスキャンパスを構成す
るＳＦＦ＜０＞〜ＳＦＦ＜４＞として用いることによ
り、実施の形態５の半導体集積回路装置のテスト回路が
実現する。ただし、図２及び図３のテストモード信号Ｔ
Ｍは図４のテストモード信号ＴＭ１及びＴＭ３に対応す
る。
【０１２８】したがって、実施の形態５のテスト回路
は、実施の形態１と同様、テストモード信号ＴＭ３を
“０”としたテストモード時に、故障情報である“０”
がＳＦＦ＜０＞〜ＳＦＦ＜４＞からなるスキャンパス上
で直列にシフト伝播するように構成しているため、速や
かにＲＡＭ１１の不良を検出することができ、従来に比
べて不良品の検出が短時間で行え、テスト時間を短縮す
ることができる。
【０１２９】また、実施の形態５のテスト回路は、コン
パレータ２１の出力である比較結果データが瞬時にイン
バータ３５の出力であるシリアル出力ＳＯに現れるよう
に構成しているため、図５で示した実施の形態３のテス
ト回路に比べ、タイミング信号Ｔの１周期分早く故障を
指示する“０”を後段のスキャン・フリップフロップに
伝達することができ、テスト時間の更なる短縮を図るこ
とができる。
【０１３０】さらに、実施の形態５のＳ−ＦＦ５は、Ｔ
Ｍ３＝１，ＴＭ１＝０及びＳＭ＝１に設定することによ
りＡＮＤゲート３０の出力を強制的に“１”にしてＤ−
ＦＦ２７に“１”をラッチさせることができる分、テス
ト時間をさらに短縮することができる。
【０１３１】また、実施の形態５のテスト回路は、テス
トモード信号ＴＭ３の“１”／“０”により、不良解析
が容易な動作モード（ＴＭ３＝“１”，第２のテストモ
ード）とテスト時間短縮が可能な動作モード（ＴＭ３＝
“０”，第１のテストモード）とを切り替えることがで
きるため、実施の形態３のテスト回路と同様、開発時と
量産時等の必要に応じて適切なテストを行うことができ
る。
【０１３２】＜＜実施の形態６＞＞図８はこの発明の実
施の形態６であるテスト回路付きＲＡＭ及び冗長回路を
備えた半導体集積回路装置の構成を示す回路図である。
図８中のテスト回路付きＲＡＭ１２は例えば図２で示し
たＲＡＭ１１とテスト回路１０とからなる構成に相当す
る。
【０１３３】なお、テスト回路１０中のＳＦＦ＜０＞〜
ＳＦＦ＜４＞として、図１、図４、図５、図６及び図７
で示したＳ−ＦＦ１〜５のうち、いずれのＳ−ＦＦを用
いてもよい。
【０１３４】図８に示すように、ＳＦＦ＜１＞〜ＳＦＦ
＜４＞のシリアル出力ＳＯ＜１＞〜ＳＯ＜４＞はレジス
タ２１４に取り込まれ、ストアデータＧ＜１＞〜Ｇ＜４
＞として格納される。
【０１３５】冗長回路１４は、テスト回路付きＲＡＭ１
２のデータ出力Ｑ＜０＞〜Ｑ＜４＞に対応してセレクタ
２３０〜２３４が設けられる。セレクタ２３０〜２３３
はそれぞれ“０”入力にデータ出力Ｑ＜０＞〜Ｑ＜３＞
を受け、“１”入力にデータ出力Ｑ＜１＞〜Ｑ＜４＞を
受け、制御入力にストアデータＧ＜１＞〜Ｇ＜４＞を受
ける。そして、セレクタ２３０〜２３３の出力が冗長デ
ータ出力ＸＤＯ＜０＞〜ＸＤＯ＜３＞として出力され
る。
【０１３６】一方、テスト回路付きＲＡＭ１２のデータ
入力ＤＩ＜０＞〜ＤＩ＜４＞に対応して、ＯＲゲート２
１５、セレクタ２３４〜２３６が設けられる。ＯＲゲー
ト２１５は一方入力に冗長データ入力ＸＤＩ＜０＞を受
け、他方入力に出力データＧ＜１＞を受ける。セレクタ
２３４〜２３６はそれぞれ“０”入力に冗長データ入力
ＸＤＩ＜１＞〜ＸＤＩ＜３＞を受け、“１”入力に冗長
データ入力ＸＤＩ＜０＞〜ＸＤＩ＜２＞を受け、制御入
力にストアデータＧ＜２＞〜Ｇ＜４＞を受ける。
【０１３７】そして、ＯＲゲート２１５の出力がデータ
入力ＤＩ＜０＞に付与され、セレクタ２３４〜２３６の
出力がデータ入力ＤＩ＜１＞〜ＤＩ＜３＞に付与され、
冗長データ出力ＸＤＯ＜３＞がそのままデータ入力ＤＩ
＜４＞と付与される。
【０１３８】このような構成において、例えば、テスト
回路付きＲＡＭ１２のデータ出力ＤＯ＜２＞で故障が存
在する場合を考える。この場合、シリアル出力ＳＯが伝
播する第１のテストモードでテスト動作を行うことによ
り、データ出力ＤＯ＜２＞に対応するＳＦＦ＜２＞で
“０”がラッチされ、故障を指示する“０”のシリアル
出力ＳＯがＳＦＦ＜１＞及びＳＦＦ＜０＞を伝播する。
【０１３９】その結果、ＳＯ＜２＞＝ＳＯ＜１＞＝ＳＯ
＜０＞＝“０”となる（SO<3>,SO<4>は“１”のま
ま）。
【０１４０】シリアル出力ＳＯ＜１＞〜ＳＯ＜３＞をレ
ジスタ２１４に取り込むと、｛G<1>=0,G<2>=0,G<3>=1,G
<4>=1｝となる。その結果、ストアデータＧ＜１＞〜Ｇ
＜４＞に基づくセレクタ２３０〜２３３の信号選択によ
る｛DO<4>/Q<4>がXDO<3>,DO<3>/Q<3>がXDO<2>,DO<1>/Q<
1>がXDO<1>，DO<0>/Q<0>がXDO<0>｝という対応関係で、
冗長データ出力ＸＤＯ＜０＞〜ＸＤＯ＜３＞が出力され
る。すなわち、故障したデータ出力ＤＯ＜２＞が使われ
ないようにしている。
【０１４１】同様に、ストアデータＧ＜２＞〜Ｇ＜４＞
に基づくセレクタ２３４〜２３６の信号選択による｛XD
I<3>はDI<4>、XDI<2>はDI<3>とDI<2>、XDI<1>はDI<1>、
XDI<0>はDI<0>｝という対応関係で冗長データ入力ＸＤ
Ｉ＜０＞〜ＸＤＩ＜３＞が入力される。すなわち、故障
したデータ出力ＤＯ＜２＞に対応するデータ入力ＤＩ＜
２＞以外のデータ入力ＤＩ＜３＞にも冗長データ入力Ｘ
ＤＩ＜２＞が入力されるようにする。
【０１４２】このように、冗長回路１４による接続切替
により、データ出力ＤＯ＜２＞に対応のテスト回路付き
ＲＡＭ１２に故障があっても、テスト回路付きＲＡＭ１
２及び冗長回路１４によって、４ビット入出力のＲＡＭ
として正常動作する。
【０１４３】上述したように、テスト回路付きＲＡＭ１
２のシリアル出力ＳＯ＜０＞〜ＳＯ＜４＞によって故障
を指示するビットと故障を指示しないビットとの境界が
明確になる。
【０１４４】したがって、実施の形態６における冗長回
路１４は、ストアデータＧ＜１＞〜Ｇ＜４＞、すなわ
ち、テスト回路付きＲＡＭ１２のシリアル出力ＳＯ＜１
＞〜ＳＯ＜４＞をそのままセレクタ２３０〜２３６の制
御用に用いることができため、簡単な回路構成で実現す
ることができる。
【０１４５】なお、通常動作時において、ＳＦＦ＜０＞
〜ＳＦＦ＜４＞内のＤ−ＦＦ２７を出力用ＦＦとして活
用しない場合は、Ｄ−ＦＦ２７を冗長回路１４の冗長制
御データ保持用のレジスタとして利用することにより、
レジスタ２１４を省略することができる。また、ＯＲゲ
ート２１５を省略して破線に示すようにデータ入力ＤＩ
＜０＞と冗長データ入力ＸＤＩ＜０＞とを短絡してもよ
い。
【０１４６】＜＜実施の形態７＞＞図９はこの発明の実
施の形態７であるテスト回路付きＲＡＭ及び冗長回路を
備えたＲＡＭの構成を示す回路図である。図９中のテス
ト回路付きＲＡＭ１３は例えば図３で示したＲＡＭ１１
とテスト回路１６とからなる構成に相当する。
【０１４７】なお、テスト回路１０中のＳＦＦ＜０＞〜
ＳＦＦ＜４＞として、図１、図４、図５、図６及び図７
で示したＳ−ＦＦ１〜５のうち、いずれのＳ−ＦＦを用
いてもよい。
【０１４８】図９に示すように、ＳＦＦ＜１＞〜ＳＦＦ
＜４＞のシリアル出力ＳＯ＜１＞〜ＳＯ＜４＞はレジス
タ２１４に取り込まれ、ストアデータＧ＜１＞〜Ｇ＜４
＞として格納される。
【０１４９】冗長回路１７は、テスト回路付きＲＡＭ１
３のデータ出力ＤＯ＜０＞〜ＤＯ＜４＞に対応してセレ
クタ２３０〜２３４が設けられる。セレクタ２３０〜２
３３はそれぞれ“０”入力にデータ出力ＤＯ＜０＞〜Ｄ
Ｏ＜３＞を受け、“１”入力にデータ出力ＤＯ＜１＞〜
ＤＯ＜４＞を受け、制御入力にストアデータＧ＜１＞〜
Ｇ＜４＞を受ける。そして、セレクタ２３０〜２３３の
出力が冗長データ出力ＸＤＯ＜０＞〜ＸＤＯ＜３＞とし
て出力される。
【０１５０】一方、テスト回路付きＲＡＭ１３のデータ
入力ＤＩＸ＜０＞〜ＤＩＸ＜４＞に対応して、ＯＲゲー
ト２１５、セレクタ２３４〜２３６が設けられる。ＯＲ
ゲート２１５は一方入力に冗長データ入力ＸＤＩ＜０＞
を受け、他方入力に出力データＧ＜１＞を受ける。セレ
クタ２３４〜２３６はそれぞれ“０”入力に冗長データ
入力ＸＤＩ＜１＞〜ＸＤＩ＜３＞を受け、それぞれの
“１”入力に冗長データ入力ＸＤＩ＜０＞〜ＸＤＩ＜２
＞を受け、制御入力にストアデータＧ＜２＞〜Ｇ＜４＞
を受ける。
【０１５１】そして、ＯＲゲート２１５の出力がデータ
入力ＤＩＸ＜０＞に付与され、セレクタ２３４〜２３６
の出力がデータ入力ＤＩＸ＜１＞〜ＤＩＸ＜３＞に付与
され、冗長データ出力ＸＤＯ＜３＞がそのままデータ入
力ＤＩＸ＜４＞と付与される。
【０１５２】このような構成において、例えば、テスト
回路付きＲＡＭ１３のデータ出力ＤＯ＜２＞で故障が存
在する場合、実施の形態６と同様、シリアル出力ＳＯが
伝播する第１のテストモードのテスト動作を行うことに
より、ＳＯ＜２＞＝ＳＯ＜１＞＝ＳＯ＜０＞＝“０”と
なる（SO<3>,SO<4>は“１”のまま）。
【０１５３】その結果、ストアデータＧ＜１＞〜Ｇ＜４
＞に基づくセレクタ２３０〜２３３の信号選択によっ
て、実施の形態６と同様、故障したデータ出力ＤＯ＜２
＞が使われないようにされる。
【０１５４】同様に、ストアデータＧ＜２＞〜Ｇ＜４＞
に基づくセレクタ２３４〜２３６の信号選択によって、
実施の形態６と同様、故障したデータ出力ＤＯ＜２＞に
対応するデータ入力ＤＩＸ＜２＞以外のデータ入力ＤＩ
Ｘ＜３＞にも冗長データ入力ＸＤＩ＜２＞が入力される
ようにする。
【０１５５】このように、冗長回路１７による接続切替
により、データ出力ＤＯ＜２＞に対応のテスト回路付き
ＲＡＭ１３に故障があっても、テスト回路付きＲＡＭ１
３及び冗長回路１７によって、４ビット入出力のＲＡＭ
として正常動作する。
【０１５６】さらに、に実施の形態７における冗長回路
１７は、実施の形態６と同様、テスト回路付きＲＡＭ１
３のシリアル出力ＳＯ＜１＞〜ＳＯ＜４＞をそのままセ
レクタ２３０〜２３６の制御用に用いることができた
め、簡単な回路構成で実現することができる。
【０１５７】なお、通常動作時において、ＳＦＦ＜０＞
〜ＳＦＦ＜４＞内のＤ−ＦＦ２７を出力用ＦＦとして活
用しない場合は、Ｄ−ＦＦ２７を冗長回路１７の冗長制
御データ保持用のレジスタとして利用することにより、
レジスタ２１４を省略することができる。また、ＯＲゲ
ート２１５を省略して破線に示すようにデータ入力ＤＩ
＜０＞と冗長データ入力ＸＤＩ＜０＞とを短絡してもよ
い。
【０１５８】＜＜実施の形態８＞＞図１０はこの発明の
実施の形態８である半導体集積回路装置のテスト回路に
用いられるスキャン・フリップフロップの構成を示す回
路図である。
【０１５９】図１０に示すように、ＡＮＤゲート３６の
一方入力はセレクタ２５の出力部Ｙに接続され、他方入
力はコンパレータ２１の出力に接続される。
【０１６０】Ｓ−ＦＦ６は、図４で示した実施の形態２
のＳ−ＦＦ２に比べ、上記した事項以外に、テストモー
ド信号ＴＭ２、ＯＲゲート３１及びその入出力接続並び
にＡＮＤゲート２４及びその入力接続が省略されている
が、他の構成はＳ−ＦＦ２と同様である。
【０１６１】このような構成において、シフトモード信
号ＳＭを“０”とすると、通常動作となり、入力データ
Ｄをタイミング信号Ｔに同期してＤ−ＦＦ２７に取り込
む。なお、通常動作を必要としない場合は、図１０の破
線に示すように、セレクタ２６を除去してセレクタ２５
の出力部ＹをＤ−ＦＦ２７のＤ入力に直接接続してもよ
い。
【０１６２】シフトモード信号ＳＭを“１”、テストモ
ード信号ＴＭ１を“０”、比較制御信号ＣＭＰを“０”
とするとシフト動作モードとなり、シリアル入力ＳＩを
タイミング信号Ｔに同期してＤ−ＦＦ２７に取り込む。
【０１６３】シフトモード信号ＳＭを“１”、テストモ
ード信号ＴＭ１を“１”にすると、シリアル入力ＳＩを
無効としたテストモード（第２のテストモード）とな
り、図４３で示したＳ−ＦＦ２００と同様なテスト動作
を行うことができる。
【０１６４】一方、シフトモード信号ＳＭを“１”、テ
ストモード信号ＴＭ１を“０”にすると、シリアル入力
ＳＩを有効としたテストモード（第１のテストモード）
となる。このテストモード時に比較制御信号ＣＭＰを
“０”にするとテスト無効状態となり、コンパレータ２
１の出力が強制的に“１”となる。したがって、シリア
ル入力ＳＩがそのままＤ−ＦＦ２７にラッチされ、Ｄ−
ＦＦ２７のＱ出力及びシリアル出力ＳＯとして出力され
る。
【０１６５】シリアル入力ＳＩを有効としたテストモー
ド時に比較制御信号ＣＭＰを“１”にするとテスト有効
状態となり、入力データＤと期待値データＥＸＰとが比
較され、両者が一致した場合、Ｘ−ＯＲゲート２２の出
力が“０”となりコンパレータ２１の出力である比較結
果データが“１”となる。したがって、シリアル入力Ｓ
ＩがそのままＤ−ＦＦ２７にラッチされ、Ｄ−ＦＦ２７
のＱ出力及びシリアル出力ＳＯとして出力される。
【０１６６】一方、両者が不一致の場合、ＥＸ−ＯＲゲ
ート２２の出力が“１”となり比較結果データが“０”
となるため、Ｄ−ＦＦ２７には強制的に“０”がラッチ
される（リセットされる）。したがって、データ出力Ｑ
とシリアル出力ＳＯとは共に故障を指示する“０”とな
る。
【０１６７】このような構成の実施の形態８のＳ−ＦＦ
６は、実施の形態１のＳ−ＦＦ１同様、図２で示した第
１の構成のテスト回路１０あるいは図３で示した第２の
構成のテスト回路１６それぞれのスキャンパスを構成す
るＳＦＦ＜０＞〜ＳＦＦ＜４＞として用いることによ
り、実施の形態８の半導体集積回路装置のテスト回路が
実現する。ただし、図２及び図３のテストモード信号Ｔ
Ｍは図１０のテストモード信号ＴＭ１に対応する。
【０１６８】したがって、実施の形態８のテスト回路
は、実施の形態１と同様、シリアル入力ＳＩを有効とし
たテストモード時に、故障情報である“０”がＳＦＦ＜
０＞〜ＳＦＦ＜４＞からなるスキャンパス上で直列にシ
フト伝播するように構成しているため、速やかにＲＡＭ
１１の不良を検出することができ、従来に比べて不良品
の検出が短時間で行え、テスト時間を短縮することがで
きる。
【０１６９】さらに、実施の形態８のＳ−ＦＦ６は、図
４３で示した従来のＳ−ＦＦ２００と比較しても、その
回路構成要素（論理ゲートが３個、セレクタが２個、Ｄ
−ＦＦが１個）を増やすことなく、簡単な回路構成で実
現できるという効果を奏する。
【０１７０】また、実施の形態８のテスト回路は、テス
トモード信号ＴＭ１の“１”／“０”により、不良解析
が容易な動作モード（ＴＭ１＝“１”，第２のテストモ
ード）とテスト時間短縮が可能な動作モード（ＴＭ１＝
“０”，第１のテストモード）とを切り替えることがで
きるため、実施の形態３のテスト回路と同様、開発時と
量産時等の必要に応じて適切なテストを行うことができ
る。
【０１７１】また、実施の形態８のＳ−ＦＦ６は、シリ
アル入力ＳＩを有効としたテストモード時には、コンパ
レータ２１から出力される比較結果データとシリアル入
力ＳＩとのＡＮＤ演算がＡＮＤゲート３６上で行われ、
Ｄ−ＦＦ２７のデータ出力Ｑが無視されるため、故障を
指示する“０”が自身に残らないという特徴がある。
【０１７２】＜＜実施の形態９＞＞図１１はこの発明の
実施の形態９である半導体集積回路装置のテスト回路に
用いられるスキャン・フリップフロップの構成を示す回
路図である。
【０１７３】図１１に示すように、Ｓ−ＦＦ７は図４で
示したＳ−ＦＦ２に比べ、テストモード信号ＴＭ２、Ｏ
Ｒゲート３１及びその入出力接続省略されるとともに、
ＡＮＤゲート２４の出力をシリアル出力ＳＯとして出力
している。なお、他の構成はＳ−ＦＦ２と同様である。
【０１７４】このような構成において、シフトモード信
号ＳＭを“０”とすると、通常動作となり、入力データ
Ｄをタイミング信号Ｔに同期してＤ−ＦＦ２７に取り込
む。なお、通常動作を必要としない場合は、図１１の破
線に示すように、セレクタ２６を除去してセレクタ２５
の出力部ＹをＤ−ＦＦ２７のＤ入力に直接接続してもよ
い。
【０１７５】シフトモード信号ＳＭを“１”、テストモ
ード信号ＴＭ１を“０”、比較制御信号ＣＭＰを“０”
とするとシフト動作モードとなり、シリアル入力ＳＩを
タイミング信号Ｔに同期してＤ−ＦＦ２７に取り込む。
【０１７６】シフトモード信号ＳＭを“１”、テストモ
ード信号ＴＭ１を“１”にすると、シリアル入力ＳＩを
無効としたテストモード（第２のテストモード）とな
り、図４３で示したＳ−ＦＦ２００と同様なテスト動作
を行うことができる。
【０１７７】一方、シフトモード信号ＳＭを“１”、テ
ストモード信号ＴＭ１を“０”にすると、シリアル入力
ＳＩを有効としたテストモード（第１のテストモード）
となる。このテストモード時に比較制御信号ＣＭＰを
“０”にするとテスト無効状態となり、コンパレータ２
１の出力であるが強制的に“１”となる。したがって、
シリアル入力ＳＩがそのままＤ−ＦＦ２７にラッチさ
れ、Ｄ−ＦＦ２７のＱ出力がそのままシリアル出力ＳＯ
として出力される。
【０１７８】シリアル入力ＳＩを有効とした第１のテス
トモード時に比較制御信号ＣＭＰを“１”にするとテス
ト有効状態となり、入力データＤと期待値データＥＸＰ
とが比較され、両者が一致した場合、Ｘ−ＯＲゲート２
２の出力が“０”となりコンパレータ２１の出力である
比較結果データが“１”となる。したがって、シリアル
入力ＳＩがそのままＤ−ＦＦ２７にラッチされ、Ｄ−Ｆ
Ｆ２７のＱ出力がそのままシリアル出力ＳＯとして出力
される。
【０１７９】一方、両者が不一致の場合、ＥＸ−ＯＲゲ
ート２２の出力が“１”となり比較結果データ“０”と
なるため、シリアル出力ＳＯが強制的に“０”とされ
る。一方、シリアル入力ＳＩがそのままＤ−ＦＦ２７に
ラッチされ、Ｄ−ＦＦ２７のＱ出力として出力される。
【０１８０】このような構成の実施の形態９のＳ−ＦＦ
７は、実施の形態１のＳ−ＦＦ１同様、図２で示した第
１の構成のテスト回路１０あるいは図３で示した第２の
構成のテスト回路１６それぞれのスキャンパスを構成す
るＳＦＦ＜０＞〜ＳＦＦ＜４＞として用いることによ
り、実施の形態９の半導体集積回路装置のテスト回路が
実現する。ただし、図２及び図３のテストモード信号Ｔ
Ｍは図１１のテストモード信号ＴＭ１に対応する。
【０１８１】したがって、実施の形態９のテスト回路
は、実施の形態１と同様、シリアル入力ＳＩを有効とし
た第１おテストモード時に、故障を指示する“０”がＳ
ＦＦ＜０＞〜ＳＦＦ＜４＞からなるスキャンパス上で直
列にシフト伝播するように構成しているため、速やかに
ＲＡＭ１１の不良を検出することができ、従来に比べて
不良品の検出が短時間で行え、テスト時間を短縮するこ
とができる。
【０１８２】さらに、実施の形態９のＳ−ＦＦ７は、図
４３で示した従来のＳ−ＦＦ２００と比較しても、その
回路構成要素（論理ゲートが３個、セレクタが２個、Ｄ
−ＦＦが１個）を増やすことなく、簡単な回路構成で実
現できるという効果を奏する。
【０１８３】また、実施の形態９のテスト回路は、テス
トモード信号ＴＭ１の“１”／“０”により、不良解析
が容易な動作モード（ＴＭ１＝“１”，第２のテストモ
ード）とテスト時間短縮が可能な動作モード（ＴＭ１＝
“０”，第１のテストモード）とを切り替えることがで
きるため、実施の形態３のテスト回路と同様、開発時と
量産時等の必要に応じて適切なテストを行うことができ
る。
【０１８４】また、実施の形態９のＳ−ＦＦ７は、シリ
アル入力ＳＩを有効としたテストモード時には、コンパ
レータ２１の比較結果とＤ−ＦＦ２７のデータ出力Ｑと
のＡＮＤ演算がＡＮＤゲート２４で行われてシリアル出
力ＳＯが出力されるが、Ｄ−ＦＦ２７のデータ出力Ｑが
Ｄ入力に帰還することはないため、“０”の故障情報が
自身に残らないという特徴がある。
【０１８５】＜＜実施の形態１０＞＞Ｓ−ＦＦ１〜７内
のコンパレータ２１を多入力のコンパレータに変更した
のが実施の形態１０の半導体集積回路装置のテスト回路
に用いられるスキャン・フリップフロップである。実施
の形態１０のＳ−ＦＦは多ビット出力のＲＡＭ（DRAM/S
RAM）に対して有効である。
【０１８６】図１２では４ビット入力（D0<0>,D0<1>,D0
<2>,D0<3>）のコンパレータを例示している。同図に示
すように、コンパレータ５０はＥＸ−ＯＲゲート５１〜
５４、ＯＲゲート５５及びＮＡＮＤゲート５６から構成
される。
【０１８７】ＥＸ−ＯＲゲート５１〜５４はそれぞれの
一方入力に入力データＤ０＜０＞〜Ｄ０＜３＞を受け、
それぞれの他方入力に期待値データＥＸＰ＜０＞〜ＥＸ
Ｐ＜３＞を受ける。そして、４入力のＯＲゲート５５は
ＥＸ−ＯＲゲート５１〜５４の出力を接続し、ＮＡＮＤ
ゲート５６の一方入力はＯＲゲート５５の出力に接続さ
れ、他方入力に比較制御信号ＣＭＰを受ける。
【０１８８】このような構成のコンパレータ５０をＳ−
ＦＦ１〜７のコンパレータ２１に置き換えることによ
り、実施の形態１０のＳ−ＦＦを得ることができる。実
施の形態１０のＳ−ＦＦは４ビットの比較を一括して行
うことができる。したがって、テスト回路内のスキャン
パスを構成する場合に、実施の形態１０のＳ−ＦＦを用
いればコンパレータ２１を内蔵したＳ−ＦＦ１〜７の数
の４分の１で済ますことができる。
【０１８９】なお、期待値データ（EXP<0>,EXP<1>,EXP<
2>,EXP<3>）は、独立に与えても良いし、適切にグルー
プ化してグループ毎に共通な値を与えるようにしても良
い（ＲＡＭの構造に依存する）。
【０１９０】図１３は、実施の形態１０のＳ−ＦＦを利
用した半導体集積回路装置のテスト回路の構成を示す回
路図である。テスト回路１８はＲＡＭ１５のデータ出力
ＤＯ＜０＞〜ＤＯ＜３１＞に対応して設けられる。
【０１９１】図１３に示すように、テスト回路１８は、
各々が図１２で示したコンパレータ５０を有する実施の
形態１０のＳ−ＦＦであるＭＳＦＦ＜０＞〜ＭＳＦＦ＜
７＞を８個直列接続してＲＡＭテスト用のスキャンパス
を形成している。
【０１９２】すなわち、ＭＳＦＦ＜７＞は外部より得ら
れるシリアル入力データＳＩＤＯをシリアル入力ＳＩと
し、シリアル出力ＳＯをＭＳＦＦ＜６＞のシリアル入力
ＳＩに接続し、同様に、ＭＳＦＦ＜５＞，…ＭＳＦＦ＜
１＞及びＭＳＦＦ＜０＞を直列に接続し、最終段のＭＳ
ＦＦ＜０＞のシリアル出力ＳＯがシリアル出力データＳ
ＯＤＯとなる。
【０１９３】ＭＳＦＦ＜０＞〜ＭＳＦＦ＜７＞は期待値
データＥＸＰ＜３：０＞（ＥＸＰ＜３＞〜ＥＸＰ＜０
＞）を共通に受けるとともに、図１３では図示していな
いが、図２のＳＦＦ＜０＞〜ＳＦＦ＜４＞と同様、シフ
トモード信号ＳＭ、テストモード信号ＴＭ、比較制御信
号ＣＭＰ及びタイミング信号Ｔを共通に受ける。
【０１９４】また、ＭＳＦＦ＜０＞の入力データＤ０＜
３：０＞（Ｄ０＜３＞〜Ｄ０＜０＞）として、ＲＡＭ１
５の出力データＤＯ＜３：０＞（ＤＯ＜３＞〜ＤＯ＜０
＞）を受け、ＭＳＦＦ＜１＞の入力データＤ０＜３：０
＞として出力データＤＯ＜７：４＞を受け、同様に、Ｍ
ＳＦＦ＜２＞，…，ＭＳＦＦ＜６＞及びＭＳＦＦ＜７＞
それぞれの入力データＤ０＜３：０＞として出力データ
ＤＯ＜１１：８＞，…，ＤＯ＜２７：２４＞及び，ＤＯ
＜３１：２８＞を受ける。
【０１９５】そして、ＭＳＦＦ＜０＞〜ＭＳＦＦ＜７＞
それぞれのデータ出力Ｑがデータ出力Ｑ＜０＞〜Ｑ＜７
＞となる。
【０１９６】以下、図２で示したテスト回路１０と同様
にして、テスト回路１８はＲＡＭ１８のデータ出力ＤＯ
＜０＞〜ＤＯ＜３１＞に対するテストを行うことができ
る。
【０１９７】このように、実施の形態１０のテスト回路
１８は、テストモード時に“０”（故障を指示する情
報）がＭＳＦＦ＜０＞〜ＭＳＦＦ＜７＞からなるスキャ
ンパス上で直列にシフト伝播するように構成しているた
め、テストモード期間中にいずれのＭＳＦＦが“０”を
ラッチしても、速やかに故障を指示する“０”がシリア
ル出力データＳＯＤＯに現れる。
【０１９８】その結果、テストモード期間中にシリアル
出力データＳＯＤＯを観察することにより速やかにＲＡ
Ｍ１５の不良を検出することができるため、従来に比べ
て不良品の検出が短時間で行え、テスト時間を短縮する
ことができる。
【０１９９】この際、３２ビットのデータ出力ＤＯ＜０
＞〜ＤＯ＜３１＞に対して８個のＭＳＦＦ＜０＞〜ＭＳ
ＦＦ＜７＞を設けるだけでよい。
【０２００】なお、図１３で示したテスト回路１８では
ＲＡＭ１５のデータ入力ＤＩ＜０＞〜ＤＩ＜３１＞に対
応する部分を示していないが、例えば、図１４や図１５
のデータ入力部１８Ａを用いることができる。
【０２０１】図１４で示すように、テスト回路１８のデ
ータ入力部１８ＡはフリップフロップＦＦ＜０＞〜ＦＦ
＜３１＞、セレクタＳＬ１＜０＞〜ＳＬ１＜３１＞及び
セレクタＳＬ２＜０＞〜ＳＬ２＜３１＞から構成され
る。
【０２０２】セレクタＳＬ２＜０＞〜ＳＬ２＜３１＞は
それぞれ“０”入力に入力データＤＩＮ＜０＞〜ＤＩＮ
＜３１＞を受け、それぞれの制御入力に選択信号ＳＥＬ
ＳＩＤを共通に受ける。
【０２０３】セレクタＳＬ２＜０＞，ＳＬ２＜４＞，
…，ＳＬ２＜２８＞それぞれの“１”入力にテストデー
タＳＩＤ＜０＞を受け、セレクタＳＬ２＜１＞，ＳＬ２
＜５＞，…，ＳＬ２＜２９＞それぞれの“１”入力にテ
ストデータＳＩＤ＜１＞を受け、セレクタＳＬ２＜２
＞，ＳＬ２＜６＞，…，ＳＬ２＜２６＞，ＳＬ２＜３０
＞それぞれの“１”入力にテストデータＳＩＤ＜２＞を
受け、セレクタＳＬ２＜３＞，ＳＬ２＜７＞，…，ＳＬ
２＜２７＞，ＳＬ２＜３１＞それぞれの“１”入力にテ
ストデータＳＩＤ＜３＞を受ける。
【０２０４】セレクタＳＬ１＜０＞〜ＳＬ１＜３１＞は
それぞれの“０”入力にセレクタＳＬ２＜０＞〜ＳＬ２
＜３１＞の出力が接続され、セレクタＳＬ２＜０＞〜Ｓ
Ｌ２＜３１＞の出力がフリップフロップＦＦ＜０＞〜Ｆ
Ｆ＜３１＞の入力に接続される。
【０２０５】セレクタＳＬ１＜３１＞は“１”入力にシ
リアル入力ＳＩＤＩを受け、ＳＬ１＜０＞〜ＳＬ１＜３
０＞は“１”入力にフリップフロップＦＦ＜１＞〜ＦＦ
＜３１＞の出力を受ける。セレクタＳＬ１＜０＞〜ＳＬ
１＜３１＞それぞれの制御入力に制御信号ＳＭＤＩが共
通に入力される。
【０２０６】そして、フリップフロップＦＦ＜０＞〜Ｆ
Ｆ＜３１＞のそれぞれの出力がデータ入力ＤＩ＜０＞〜
ＤＩ＜３１＞に与えれるとともに、フリップフロップＦ
Ｆ＜０＞の出力がシリアル出力ＳＯＤＩとなる。なお、
フリップフロップＦＦ＜０＞〜ＦＦ＜３１＞のタイミン
グ制御線等の図示は省略されている。
【０２０７】このような構成において、データ入力部１
８Ａは通常動作時（あるいはユーザロジックのスキャン
テストにおけるデータのキャプチャー動作時）は｛SMDI
=0,SELSID=0｝に設定することによって、入力データＤ
ＩＮ＜０＞〜ＤＩＮ＜３１＞をフリップフロップＦＦ＜
０＞〜ＦＦ＜３１＞を介してＲＡＭ１５のデータ入力Ｄ
Ｉ＜０＞〜ＤＩ＜３１＞に与えることができる。なお、
入力データＤＩＮ＜０＞〜ＤＩＮ＜３１＞はランダムロ
ジックの出力結果である。
【０２０８】また、シフト動作時は、｛SMDI=1｝に設定
し、シリアル入力ＳＩＤＩからシリアル出力ＳＯＤＩへ
のフリップフロップＦＦ＜３１＞〜ＦＦ＜０＞による直
列シフトレジスタを構成する。
【０２０９】ＲＡＭテスト時は、｛SMDI=0,SELSID=1｝
に設定することによって、図１３における出力データＤ
Ｏ＜ｉ＞（ｉ＝０〜３１）と期待値データＥＸＰ＜ｊ＞
（ｊ＝０〜３）とによる比較検証が行えるように、デー
タ入力ＤＩ＜ｉ＞にテストデータＳＩＤ＜ｊ＞を対応さ
せてテストデータＳＩＤ＜ｊ＞をＦＦ＜ｉ＞を介してデ
ータ入力ＤＩ＜ｉ＞に伝える。すなわち、ＲＡＭ１５の
テスト時の書き込みデータはテストデータＳＩＤ＜ｊ＞
によって与える。
【０２１０】一方、図１５に示すように、テスト回路１
８のデータ入力部１８ＢはフリップフロップＦＦ＜０＞
〜ＦＦ＜３１＞、セレクタＳＬ３＜０＞〜ＳＬ３＜３１
＞及びセレクタＳＬ４＜０＞〜ＳＬ４＜３１＞から構成
される。
【０２１１】セレクタＳＬ４＜０＞，ＳＬ４＜４＞，
…，ＳＬ４＜２８＞それぞれの“１”入力にテストデー
タＳＩＤ＜０＞を受け、セレクタＳＬ４＜１＞，ＳＬ４
＜５＞，…，ＳＬ４＜２９＞それぞれの“１”入力にテ
ストデータＳＩＤ＜１＞を受け、セレクタＳＬ４＜２
＞，ＳＬ４＜６＞，…，ＳＬ４＜２６＞，ＳＬ４＜３０
＞それぞれの“１”入力にテストデータＳＩＤ＜２＞を
受け、セレクタＳＬ４＜３＞，ＳＬ４＜７＞，…，ＳＬ
４＜２７＞，ＳＬ４＜３１＞それぞれの“１”入力にテ
ストデータＳＩＤ＜３＞を受ける。
【０２１２】セレクタＳＬ４＜３１＞は“０”入力にシ
リアル入力ＳＩＤＩを受け、ＳＬ４＜０＞〜ＳＬ４＜３
０＞は“０”入力にフリップフロップＦＦ＜１＞〜ＦＦ
＜３１＞の出力を受ける。セレクタＳＬ４＜０＞〜ＳＬ
４＜３１＞それぞれの制御入力に選択信号ＳＥＬＳＩＤ
が共通に入力される。
【０２１３】セレクタＳＬ３＜０＞〜ＳＬ３＜３１＞は
それぞれの“０”入力に入力データＤＩＮ＜０＞〜ＤＩ
Ｎ＜３１＞を受け、それぞれの“１”入力にＳＬ４＜０
＞〜ＳＬ４＜３１＞の出力が接続され、それぞれの制御
入力に制御信号ＳＭＤＩを共通に受ける。そして、セレ
クタＳＬ３＜０＞〜ＳＬ３＜３１＞の出力がフリップフ
ロップＦＦ＜０＞〜ＦＦ＜３１＞の入力に接続される。
【０２１４】フリップフロップＦＦ＜０＞〜ＦＦ＜３１
＞のそれぞれの出力がデータ入力ＤＩ＜０＞〜ＤＩ＜３
１＞に与えれるとともに、フリップフロップＦＦ＜０＞
の出力がシリアル出力ＳＯＤＩとなる。なお、フリップ
フロップＦＦ＜０＞〜ＦＦ＜３１＞のタイミング制御線
等の図示は省略されている。
【０２１５】このような構成において、データ入力部１
８Ｂは通常動作時（あるいはユーザロジックのスキャン
テストにおけるデータのキャプチャー動作時）は｛SMDI
=0｝に設定することによって、入力データＤＩＮ＜０＞
〜ＤＩＮ＜３１＞をフリップフロップＦＦ＜０＞〜ＦＦ
＜３１＞を介してＲＡＭ１５のデータ入力ＤＩ＜０＞〜
ＤＩ＜３１＞に与えることができる。なお、入力データ
ＤＩＮ＜０＞〜ＤＩＮ＜３１＞はランダムロジックの出
力結果である。
【０２１６】また、シフト動作時は、｛SMDI=1，SELSID
=1｝に設定し、シリアル入力ＳＩＤＩからシリアル出力
ＳＯＤＯへのフリップフロップＦＦ＜３１＞〜ＦＦ＜０
＞による直列シフトレジスタを構成する。
【０２１７】ＲＡＭテスト時は、｛SMDI=1,SELSID=1｝
に設定することによって、図１３における出力データＤ
Ｏ＜ｉ＞（ｉ＝０〜３１）と期待値データＥＸＰ＜ｊ＞
（ｊ＝０〜３）とによる比較検証が行えるように、デー
タ入力ＤＩ＜ｉ＞にテストデータＳＩＤ＜ｊ＞を対応さ
せてテストデータＳＩＤ＜ｊ＞をＦＦ＜ｉ＞を介してデ
ータ入力ＤＩ＜ｉ＞に伝える。すなわち、ＲＡＭ１５の
テスト時の書き込みデータはテストデータＳＩＤ＜ｊ＞
によって与える。
【０２１８】図１５で示したデータ入力部１８Ｂは入力
データＤＩＮ＜ｉ＞とフリップフロップＦＦ＜ｉ＞との
間に１つのセレクタＳＬ４＜ｉ＞が設けられる構成とな
るため、入力データＤＩＮ＜ｉ＞とフリップフロップＦ
Ｆ＜ｉ＞との間に２つのセレクタＳＬ２＜ｉ＞及びＳＬ
２＜ｉ＞が設けられるデータ入力部１８Ａに比べて、信
号伝播時間の短縮を図ることができるため、入力データ
ＤＩＮ＜ｉ＞に対するフリップフロップのセットアップ
タイムを短くでき、その性能が向上する。
【０２１９】なお、図１３のテスト回路１８は、故障検
出率の高いテストを行うにはＲＡＭの構造に配慮して、
ＲＡＭのデータ出力ＤＯ＜０＞〜ＤＯ＜４＞とＭＳＦＦ
＜０＞〜ＭＳＦＦ＜７＞とを接続関係を決定することが
望ましい。以下、この点について例を挙げて説明する。
【０２２０】図１６は半導体集積回路装置のメモリセル
・アレイ部の一部分を示すレイアウト図である。同図に
示すように、ワード線ＷＬがＷＬ０〜ＷＬ７の順に設け
られ、ワード線ＷＬと垂直に交差するようにビット線Ｂ
ＬがＢＬ０，ＢＬ２，ＢＬ０Ｂ，ＢＬ２Ｂ，ＢＬ１，Ｂ
Ｌ３，ＢＬ１Ｂ，ＢＬ３Ｂの順に設けられる。なお、後
に詳述するが、ビット線ＢＬｉ（ｉ＝０〜３）とＢＬｉ
Ｂとはペアで用いられ、差動型のセンスアップに共通に
接続される。
【０２２１】また、１本のビットＢＬ及び１，２本のワ
ード線ＷＬと平面的に交差しながら図１６の斜め方向に
活性領域６１が複数個形成され、１本のビット線ＢＬを
平面的に交差しながらワード線ＷＬに平行してストレー
ジノード６２が複数個形成される。
【０２２２】そして、各活性領域６１の中心領域がビッ
ト線コンタクト６４を介してビット線ＢＬと電気的に接
続され、各活性領域６１の端部領域がストレージノード
コンタクト６３を介してストレージノード６２と電気的
に接続される。
【０２２３】１ビットのメモリセルは、選択トランジス
タとストレージ・ノード６２（コンデンサーの一方の電
極）とで構成されている。選択トランジスタは活性領域
６１内に形成され、ワード線ＷＬをゲート電極としてい
る。複数の活性領域６１の大部分は活性領域６１の内部
に２つの選択トランジスタを形成するとともに２つのス
トレージノード６２と電気的に接続され、１つのビット
線コンタクト６４を共有している。
【０２２４】このように、ビット線コンタクト６４は選
択トランジスタの一方電極領域とビット線ＢＬとを電気
的に接続し、ストレージノードコンタクト６２は選択ト
ランジスタの他方電極領域とストレージノード６２とを
電気的に接続する。
【０２２５】なお、図１６では各メモリセルを識別する
ため、識別番号（ワード線WLi、ビット線BLj(B)に対応
して、WiBjの形式）を付記している。
【０２２６】図１７は図１６の平面構造を等価回路図で
ある。図１６では図示を省略したが、ＤＲＡＭではメモ
リセルキャパシタの他方電極（セルプレート電極）が存
在する。図１７ではセルプレート電極の電位をＶＣで示
している。
【０２２７】図１７に示すように、１つのメモリセルは
メモリセルキャパシタＣ０と選択トランジスタＳＴとか
ら構成され、２つのメモリセルが１つのノードを共有し
てビット線ＢＬに接続されているのがわかる。
【０２２８】図１８は図１７で示した様な回路構造及び
センスアンプを含む上位のメモリセルアレイＭＡの構成
を示す回路図である。同図に示すように、図１７で示し
た構成が拡大され、ワード線ＷＬ０〜ＷＬ２５５及びビ
ット線ペアＢＬ０，ＢＬ０Ｂ〜ＢＬ６３，ＢＬ６３Ｂと
センスアンプＳＡ０〜ＳＡ６１によりメモリセルアレイ
ＭＡが構成される。ビット線ペアＢＬｉ，ＢＬｉＢ（ｉ
＝０〜６３）は、差動型のセンスアップＳＡｉに共通に
接続される。
【０２２９】センスアンプＳＡ０〜ＳＡ３の活性／非活
性はカラム選択信号ＣＳＬ＜０＞によって制御され、セ
ンスアンプＳＡ４〜ＳＡ７の活性／非活性はカラム選択
信号ＣＳＬ＜１＞によって制御され、以下同様にして、
センスアンプＳＡ（4*k）〜ＳＡ（4*k＋３）(k=2〜15)
の活性／非活性はカラム選択信号ＣＳＬ＜ｋ＞によって
制御される。
【０２３０】センスアンプＳＡ０，ＳＡ４，…，ＳＡ６
０の出力はローカル入出力線ＬＩＯ０に接続され、セン
スアンプＳＡ１，ＳＡ５，…，ＳＡ６１の出力はローカ
ル入出力線ＬＩＯ１に接続され、センスアンプＳＡ２，
ＳＡ６，…，ＳＡ６２の出力はローカル入出力線ＬＩＯ
２に接続され、センスアンプＳＡ３，ＳＡ７，…，ＳＡ
６３の出力はローカル入出力線ＬＩＯ３に接続される。
【０２３１】ワード線ＷＬ１〜ＷＬ２５５のうちいずれ
のワード線ＷＬが活性状態となっても、センスアンプＳ
Ａｉに接続されるビット線ペアＢＬｉ，ＢＬｉＢのうち
一方のみに接続されるように、複数のメモリセルＭＣは
配置される。
【０２３２】例えば、ワードＷＬ１が活性化された場
合、ビット線ＢＬ０のメモリセルＭＣのデータが読み出
され微妙な電位変化が発生するが、ビット線ＢＬ０Ｂに
はメモリセルＭＣが接続されていないため電位は変化し
ない。そこで、センスアンプＳＡ０は、活性状態時にビ
ット線ペアＢＬ０，ＢＬ０Ｂ間の微妙な電位差を検出し
増幅してローカル入出力線ＬＩＯ１に出力することによ
り読み出し動作を行うことができる。
【０２３３】このように、ワード線ＷＬｊ（ｊ＝０〜２
５５のいずれか）が選択されると、対応するメモリセル
ＭＣのデータに基づく電位差がセンスアンプＳＡ０〜Ｓ
Ａ６３に与えられる。
【０２３４】そして、カラム選択信号ＣＳＬ＜０＞〜Ｃ
ＳＬ＜１５＞のうち一のカラム選択信号ＣＳＬ＜ｍ＞に
よって活性状態とされた４つのセンスアンプＳＡ（4*
m）〜ＳＡ（4*m＋３）の増幅出力がローカル入出力線Ｌ
ＩＯ０〜ＬＩＯ３がローカル入出に与えられる。
【０２３５】なお、センスアンプＳＡｉは読み出し時に
ビット線ペアＢＬｉ，ＢＬｉＢの電位差を検知，増幅す
るセンスアンプ機能を有するとともに、書き込み時に入
力される信号に基づき、ビット線ペアＢＬｉ，ＢＬｉＢ
のうち一方を“Ｈ”，他方を“Ｌ”にする書き込みドラ
イバ機能も有している。
【０２３６】図１９は、図１８で示したメモリセルアレ
イを複数有し、周辺回路（デコーダや書き込みドライバ
等）を含む上位のＤＲＡＭの構成を示す回路図である。
【０２３７】同図に示すように、各々が図１８で示した
構成の８個のメモリセルアレイＭＡ０〜ＭＡ７が配置さ
れる。各メモリセルアレイＭＡｉ（ｉ＝０〜７）は、図
１８で示した接続関係でローカル入出力線ＬＩＯ０＜ｉ
＞〜ローカル入出力線ＬＩＯ３＜ｉ＞に接続される（図
１９では図示省略）。
【０２３８】そして、各ローカル入出力線ＬＩＯ０＜ｉ
＞〜ＬＩＯ３＜ｉ＞はグローバル入出力線ＧＩＯ＜(i*
4)＞〜ＧＩＯ３＜(i*4)＋３＞にスイッチ回路ＳＷｂ介
して接続される。スイッチ回路ＳＷｂは全てブロック選
択信号ＢＳｂを受け、ブロック選択信号ＢＳｂが活性状
態を指示するときオン状態となる。
【０２３９】ＸデコーダＸＤｂはブロック選択信号ＢＳ
ｂ及びＸアドレスＸＡ＜０：７＞(XA<0>〜XA<7>)を受
け、ブロック選択信号ＢＳｂが活性状態を指示するとき
ＸアドレスＸＡ＜０：７＞に基づき、ＷＬ＜０：２５５
＞(WL0〜WL255)のうち一方のワード線ＷＬを選択する。
【０２４０】ＸデコーダＸＤｂ、メモリセルアレイＭＡ
０〜ＭＡ７、ＬＩＯ０＜ｉ＞〜ローカル入出力線ＬＩＯ
３＜ｉ＞及びスイッチ回路ＳＷｂが１つのメモリセルア
レイブロックＭＢｂを構成する。実際には、メモリセル
アレイブロックＭＢｂは複数存在するが、図１９では１
つのメモリセルアレイブロックＭＢｂのみ示している。
【０２４１】ＹデコーダＹＤはＹアドレスＹＡ＜０：３
＞（YA(0)〜YA(3)）に基づきカラム選択信号ＣＳＬ＜０
＞〜ＣＳＬ＜１５＞のうち一の信号を活性状態にする。
【０２４２】データ入力ＤＩ＜０＞〜ＤＩ＜３１＞はそ
れぞれ書き込みドライバＷＤを介してグローバル入出力
線ＧＩＯ＜０＞〜ＧＩＯ＜３１＞に接続され、グローバ
ル入出力線ＧＩＯ＜０＞〜ＧＩＯ＜３１＞はそれぞれバ
ッファアンプＢＡを介してデータ出力ＤＯ＜０＞〜ＤＯ
＜３１＞として出力される。
【０２４３】全ての書き込みドライバＷＤはライト・イ
ネーブル信号ＷＥ信号によって活性／非活性が制御され
る。
【０２４４】ブロック選択信号ＢＳｂが活性状態を指示
するとき、ＸデコーダＸＤｂが活性状態となり、スイッ
チ回路ＳＷｂがオン状態となることにより、メモリセル
アレイブロックＭＢｂが選択される。
【０２４５】その結果、読み出し時（ライト・イネーブ
ル信号ＷＥは非活性状態を指示）に各メモリセルアレイ
ＭＡｉの読み出しデータがローカル入出力線（LIO0<i>,
LIO1<i>,LIO2<i>,LIO3<i>）を介してグローバル入出力
線（GIO<0>〜GIO<31>）に与えられる。読み出し動作時
には書き込みドライバＷＤは非活性状態であるため、各
メモリセルアレイＭＡｉから読み出されたデータがＤＲ
ＡＭのデータ出力ＤＯ＜０＞〜ＤＯ＜３１＞として出力
される。
【０２４６】一方、書き込み動作時（ライト・イネーブ
ル信号ＷＥは活性状態を指示）には書き込みドライバＷ
Ｄが活性化されるので、ＤＲＡＭのデータ入力ＤＩ＜０
＞〜ＤＩ＜３１＞より得られるデータがグローバル入出
力線（GIO<0>〜GIO<31>）及びローカル入出力線（LIO0<
i>,LIO1<i>,LIO2<i>,LIO3<i>）を介して各メモリセルア
レイＭＡｉのメモリセルに書き込まれる。
【０２４７】この例では、図１８で示した構成の各メモ
リセルアレイＭＡｉ内の４つのメモリセルに同時に書き
込みが行われる。メモリセルアレイＭＡｉ内で選択され
た４つのメモリセルに対して任意のテストデータを書き
込むには、これら４つのメモリセルに対して独立にデー
タを書き込めるようにテスト回路を設計する必要があ
る。図１４，図１５で示したデータ入力部１８Ａ，１８
ＢはそれぞれテストデータＳＩＤ＜０＞〜ＳＩＤ＜３＞
を独立して入力できるため、各メモリセルアレイＭＡｉ
内の４つのメモリセルに対して独立にデータを書き込む
ことができる。
【０２４８】また、テストデータの読み出し時に（書き
込んだデータに対応する）任意の４つの期待値が設定で
きるようテスト回路を設計する必要がある。図１３で示
したテスト回路１８は期待値データＥＸＰ＜０＞〜ＥＸ
Ｐ＜３＞を独立して入力できるため、任意の４つの期待
値を設定することができる。
【０２４９】このように、図１３〜図１５で示した実施
の形態１０のテスト回路１８（データ入力部１８Ａ，１
８Ｂ）はメモリセル・アレイ内のメモリセルに対して任
意のテストデータによるテストが行える。
【０２５０】したがって、実施の形態１０のテスト回路
１８によるＲＡＭのデータ出力ＤＯ＜０＞〜ＤＯ＜３１
＞とＭＳＦＦ＜０＞〜ＭＳＦＦ＜７＞との接続関係は、
図１６〜図１９で示したＲＡＭの構造を配慮した接続関
係となるため、図１６〜図１９で示したＲＡＭに対して
有効なテストを行うことができる。
【０２５１】＜＜実施の形態１１＞＞図２０及び図２１
はこの発明の実施の形態１１であるスキャン・フリップ
フロップの構成を示す回路図である。なお、図２０は１
ビット入力用コンパレータ２１を用いた構成、図２１は
多ビット入力用コンパレータ５０を用いた構成をそれぞ
れ示している。
【０２５２】図２０に示すように、ＯＲゲート３７は一
方入力にテストモード信号ＴＭ５を受け、他方入力がセ
レクタ２５の出力部Ｙに接続される。ＡＮＤゲート３８
は一方入力がＯＲゲート３７の出力に接続され、他方入
力はコンパレータ２１の出力に接続される。そして、Ａ
ＮＤゲート３８の出力がＤ−ＦＦ２７のＤ入力に接続さ
れる。
【０２５３】Ｓ−ＦＦ８Ａは、図１０で示した実施の形
態８のＳ−ＦＦ６に比べ、上記した事項以外に、セレク
タ２６及びその入出力接続並びにＡＮＤゲート３６及び
その入出力関係が省略されているが、他の構成はＳ−Ｆ
Ｆ６と同様である。
【０２５４】このような構成において、テストモード信
号ＴＭ５を“０”にすると、シフトモード信号ＳＭを
“１”にした実施の形態８のＳ−ＦＦ６と等価な構成と
なる。
【０２５５】すなわち、テストモード信号ＴＭ１を
“０”、比較制御信号ＣＭＰを“０”とするとシフト動
作モードとなり、シリアル入力ＳＩをタイミング信号Ｔ
に同期してＤ−ＦＦ２７に取り込む。
【０２５６】テストモード信号ＴＭ１を“１”にする
と、シリアル入力ＳＩを無効としたテストモード（第２
のテストモード）となり、図４３で示したＳ−ＦＦ２０
０と同様なテスト動作を行うことができる。一方、テス
トモード信号ＴＭ１を“０”にすると、シリアル入力Ｓ
Ｉを有効としたテストモード（第１のテストモード）と
なる。
【０２５７】一方、テストモード信号ＴＭ５を“１”に
設定すると不良観測モードとなり、セレクタ２５の出力
部Ｙからの出力が無効とされ、コンパレータ２１の出力
である比較結果データがそのままＤ−ＦＦ２７に取り込
まれる。
【０２５８】したがって、不良観測モードでＤ−ＦＦ２
７のデータ出力Ｑを外部のテスト装置で観測すれば、不
良解析が容易に行える。また、ＤＲＡＭなど大容量ＲＡ
Ｍの冗長回路の切替（例えば、レーザー装置でヒューズ
を切断する）の為に必要なフェイル・ビット・マップ情
報を得ることもできる。
【０２５９】実施の形態１１のＳ−ＦＦ８Ａは、実施の
形態１のＳ−ＦＦ１同様、図２で示した第１の構成のテ
スト回路１０あるいは図３で示した第２の構成のテスト
回路１６それぞれのスキャンパスを構成するＳＦＦ＜０
＞〜ＳＦＦ＜４＞として用いることにより、実施の形態
１１の半導体集積回路装置のテスト回路が実現する。た
だし、図２及び図３のテストモード信号ＴＭは図２０の
テストモード信号ＴＭ１及びＴＭ５に対応する。
【０２６０】さらに、実施の形態１１のＳ−ＦＦ８Ａ
は、図４３で示した従来のＳ−ＦＦ２００と比較して
も、その回路構成要素（論理ゲートが２個、セレクタが
１個、Ｄ−ＦＦが１個）を減少させて実現できるという
効果を奏する。
【０２６１】また、実施の形態１１のテスト回路は、テ
ストモード信号ＴＭ１の“１”／“０”により、不良解
析が容易な動作モード（ＴＭ１＝“１”，第２のテスト
モード）とテスト時間短縮が可能な動作モード（ＴＭ１
＝“０”，第１のテストモード）とを切り替えることが
できるため、実施の形態３のテスト回路と同様、開発時
と量産時等の必要に応じて適切なテストを行うことがで
きる。
【０２６２】また、実施の形態１１のＳ−ＦＦ８Ａは、
シリアル入力ＳＩを有効としたテストモード時には、コ
ンパレータ２１の比較結果とシリアル入力ＳＩとのＡＮ
Ｄ演算がＡＮＤゲート３８上で行われ、Ｄ−ＦＦ２７の
データ出力Ｑが無視されるため、“０”の故障情報が自
身に残らないという特徴がある。
【０２６３】図２１のＳ−ＦＦ８Ｂは、コンパレータ２
１がコンパレータ５０に置き換わっただけで、他の構成
及び動作は図２０で示したＳ−ＦＦ８Ａと同様である。
【０２６４】したがって、Ｓ−ＦＦ８Ｂのテストモード
信号ＴＭ５を“１”とすると、圧縮されたフェイル・ビ
ット・マップ情報が得られる。
【０２６５】例えば、図１９で示したＤＲＡＭに対して
図１３で示したテスト回路１８を、Ｓ−ＦＦ８Ｂからな
るＭＳＦＦ＜０＞〜ＭＳＦＦ＜７＞を用いて構成した場
合、１つのカラム選択信号ＣＳＬ＜ｉ＞（ｉ＝０〜１５
のいずれか）に対応した４ビット分の故障情報が１つに
圧縮された圧縮故障情報が、ＭＳＦＦ＜０＞〜ＭＳＦＦ
＜７＞それぞれのＤ−ＦＦ２７のデータ出力Ｑとして現
れ、外部のテスト装置で観測することができる。この圧
縮故障情報（フェイル・ビット・マップ情報）を処理し
て、例えばレーザー装置より冗長回路の切替（フューズ
の切断など）を行う。
【０２６６】なお、ＬＳＩ外部のテスト装置の代わりに
ＬＳＩ内部のマイクロプロセッサを用いてもよいし、レ
ーザー装置の代わりに電気的な手段を用いて冗長回路の
切替を行っても良い。
【０２６７】＜＜実施の形態１２＞＞図２２及び図２３
はこの発明の実施の形態１２であるスキャン・フリップ
フロップの構成を示す回路図である。なお、図２２は１
ビット入力用コンパレータ２１を用いた構成、図２３は
多ビット入力用コンパレータ５０を用いた構成をそれぞ
れ示している。
【０２６８】図２２に示すように、ＯＲゲート４５は一
方入力にテストモード信号ＴＭ５を受け、他方入力にＤ
−ＦＦ２７のデータ出力Ｑを受ける。ＡＮＤゲート４６
は一方入力がＯＲゲート４５の出力に接続され、他方入
力はコンパレータ２１の出力に接続される。そして、Ａ
ＮＤゲート４６の出力がセレクタ２５の“１”入力に接
続されるとともに、シリアル出力（データ）ＳＯ２とし
て出力される。
【０２６９】Ｓ−ＦＦ９Ａは、図１０で示した実施の形
態８のＳ−ＦＦ６に比べ、上記した事項以外に、セレク
タ２６及びその入出力接続並びにＡＮＤゲート３６及び
その入出力関係が省略されているが、他の構成はＳ−Ｆ
Ｆ６と同様である。
【０２７０】このような構成のＳ−ＦＦ９Ａは、シリア
ル出力としてシリアル出力ＳＯ及びシリアル出力ＳＯ２
のいずれかを用いてもよい。但し、シリアル出力ＳＯ２
を用いる場合、シフト動作時には｛TM5=1,CMP=0｝に設
定する必要がある。
【０２７１】以下、Ｓ−ＦＦ９Ａの動作について説明す
る。｛TM5=0、TM1=1｝に設定すると、シリアル入力ＳＩ
を無効としたテストモード（第２のテストモード）とな
り、図４３で示したＳ−ＦＦ２００と同様なテスト動作
を行うことができるため、不良解析が容易に行える。
【０２７２】｛TM5=1、TM1=1｝に設定すると、シリアル
入力ＳＩ及びＤ−ＦＦ２７のデータ出力Ｑが共に無効と
され、コンパレータ２１の出力である比較結果データの
みがＤ−ＦＦ２７に取り込まれる不良観測モードにな
る。このモードでは実施の形態１１のＳ−ＦＦ９Ａと同
様にフェイル・ビット・マップ情報が得られる効果があ
る。
【０２７３】｛TM5=0、TM1=0｝に設定すると、シリアル
入力ＳＩを取り込んだＤ−ＦＦ２７のデータ出力Ｑの出
力（ラッチデータ）と比較結果データとのＡＮＤ演算結
果がシリアル出力ＳＯ２として出力される。したがっ
て、シリアル出力としてシリアル出力ＳＯ２が用いられ
ている場合は、シリアル入力ＳＩを有効にしたテストモ
ード（第１のテストモード）に設定されることになる。
一方、シリアル出力としてシリアル出力ＳＯが用いられ
ている場合は、シフトモードとなってシリアルシフト動
作が行われる。
【０２７４】｛TM5=1、TM1=0｝に設定すると、コンパレ
ータ２１の出力のみがシリアル出力ＳＯ２として出力さ
れる。したがって、シリアル出力としてシリアル出力Ｓ
Ｏ２が用いられている場合は、コンパレータ２１の出力
を次段のスキャン・フリップフロップのシリアル入力Ｓ
Ｉとすることができる。一方、シリアル出力としてシリ
アル出力ＳＯが用いられている場合は、シフトモードと
なってシリアルシフト動作が行われる。
【０２７５】実施の形態１２のＳ−ＦＦ９Ａは、実施の
形態１のＳ−ＦＦ１同様、図２で示した第１の構成のテ
スト回路１０あるいは図３で示した第２の構成のテスト
回路１６それぞれのスキャンパスを構成するＳＦＦ＜０
＞〜ＳＦＦ＜４＞として用いることにより、実施の形態
１２の半導体集積回路装置のテスト回路が実現する。た
だし、図２及び図３のテストモード信号ＴＭは図２２の
テストモード信号ＴＭ１及びＴＭ５に対応する。
【０２７６】さらに、実施の形態１２のＳ−ＦＦ９Ａ
は、図２１０で示した従来のＳ−ＦＦ２００と比較して
も、その回路構成要素（論理ゲートが２個、セレクタが
１個、Ｄ−ＦＦが１個）を減少させて実現できるという
効果を奏する。
【０２７７】また、実施の形態１２のテスト回路は、テ
ストモード信号ＴＭ３を“０”としたテストモード信号
ＴＭ１の“１”／“０”により、不良解析が容易な動作
モード（ＴＭ１＝“１”，第２のテストモード）とテス
ト時間短縮が可能な動作モード（ＴＭ１＝“０”，第１
のテストモード）とを切り替えることができるため、実
施の形態３のテスト回路と同様、開発時と量産時等の必
要に応じて適切なテストを行うことができる。
【０２７８】図２３のＳ−ＦＦ９Ｂは、コンパレータ２
１がコンパレータ５０に置き換わっただけで、他の構成
及び動作は図２２で示したＳ−ＦＦ９Ａと同様である。
【０２７９】したがって、Ｓ−ＦＦ９Ｂのテストモード
信号ＴＭ５を“１”とすると、図２１で示したＳ−ＦＦ
８Ｂと同様に圧縮されたフェイル・ビット・マップ情報
を得ることができる。
【０２８０】＜＜実施の形態１３＞＞図２４は、実施の
形態１１あるいは実施の形態１２のスキャン・フリップ
フロップＳ−ＦＦ８ＢあるいはＳ−ＦＦ９Ｂを利用した
実施の形態１３の半導体集積回路装置のテスト回路の構
成を示す回路図である。テスト回路１９はＲＡＭ１５の
データ出力ＤＯ＜０＞〜ＤＯ＜３１＞に対応して設けら
れる。
【０２８１】図２４に示すように、テスト回路１９はテ
スト回路１８と同様、各々がＳ−ＦＦ８ＢあるいはＳ−
ＦＦ９ＢであるＭＳＦＦ＜０＞〜ＭＳＦＦ＜７＞を８個
直列接続してＲＡＭテスト用のスキャンパスを形成する
とともに、セレクタＳＥＬＰ＜０＞及びＳＥＬＰ＜１＞
並びにフリップフロップＦＦＰ＜０＞及びＦＦＰ＜１＞
を付加している。
【０２８２】ＭＳＦＦ＜０＞〜ＭＳＦＦ＜７＞それぞれ
のデータ出力Ｑ＜０＞〜Ｑ＜７＞のうち、データ出力Ｑ
＜０＞〜Ｑ＜３＞をセレクタＳＥＬＰ＜０＞が受ける、
データ出力Ｑ＜４＞〜Ｑ＜７＞をセレクタＳＥＬＰ＜１
＞が受ける。セレクタＳＥＬＰ＜０＞及びセレクタＳＥ
ＬＰ＜１＞は選択制御信号ＺＡ＜１：０＞（ＺＡ＜０
＞，ＺＡ＜１＞）を共通に受ける。
【０２８３】セレクタＳＥＬＰ＜０＞はデータ出力Ｑ＜
０＞〜Ｑ＜３＞のうち選択制御信号ＺＡ＜１：０＞が指
示する一の出力をフリップフロップＦＦＰ＜０＞に出力
する。セレクタＳＥＬＰ＜１＞はデータ出力Ｑ＜４＞〜
Ｑ＜７＞のうち選択制御信号ＺＡ＜１：０＞が指示する
一の出力をフリップフロップＦＦＰ＜１＞に出力する。
【０２８４】フリップフロップＦＦＰ＜０＞及びＦＦＰ
＜１＞はそれぞれ図示しないタイミング信号に同期し
て、セレクタＳＥＬＰ＜０＞及びＳＥＬＰ＜１＞の出力
を取り込み、出力Ｐ＜０＞及びＰ＜１＞として出力す
る。なお、他の構成は図１３で示したテスト回路１８と
同様である。
【０２８５】以下、テスト回路１９によるフェイル・ビ
ット・マップ情報を収集する時の動作を説明する。
【０２８６】フェイル・ビット・マップ情報を収集する
時、ＭＳＦＦ＜０＞〜ＭＳＦＦ＜７＞をそれぞれコンパ
レータ５０の出力をＤ−ＦＦ２７に取り込む不良観測モ
ードに設定する（図２１のＳ−ＦＦ８Ｂでは｛TM5=
1｝、図２３のＳ−ＦＦ９Ｂでは｛TM5=1,TM1=1｝にす
る）。
【０２８７】不良観測モード時において、フリップフロ
ップＦＦＰ＜０＞及びＦＦＰ＜１＞それぞれの出力Ｐ＜
０＞及び出力Ｐ＜１＞を外部のテスト装置で観測するこ
とによってフェイルビットマップ情報を収集する。
【０２８８】不良観測モード時は、比較制御信号ＣＭＰ
は適切に制御する（ＲＡＭ１５からの読み出し動作時の
み“１”にする）のが一般的である。この場合、読み出
し期間以外は比較制御信号ＣＭＰが“０”となりＤ−Ｆ
Ｆ２７に“１”がラッチされるため、出力Ｐ＜０＞及び
出力Ｐ＜１＞から故障情報“０”が観測されることはな
い。
【０２８９】また、不良観測モード時に比較制御信号Ｃ
ＭＰを“１”に固定してもよい。この場合、ＲＡＭ１５
からの読み出し期間のみ出力Ｐ＜０＞及び出力Ｐ＜１＞
を観測するというマスク機能を、テスト装置に設ける必
要がある。
【０２９０】不良観測モード時に行うテスト動作は、実
際には１つのテスト・アルゴリズムについて、選択制御
信号ＺＡ＜１：０＞を変化させながら複数回のテストを
行うになる。
【０２９１】例えば、 （１）｛ZA(1)=0,ZA(0)=0｝に設定して、ＲＡＭ１５の
テストを行う （２）｛ZA(1)=0,ZA(0)=1｝に設定して、ＲＡＭ１５の
テストを行う （３）｛ZA(1)=1,ZA(0)=0｝に設定して、ＲＡＭ１５の
テストを行う （４）｛ZA(1)=1,ZA(0)=1｝に設定して、ＲＡＭ１５の
テストを行う のように４回のテストを行う。
【０２９２】これにより、図１３で示したテスト回路１
８と同等のフェイルビットマップ情報を出力Ｐ＜０＞及
び出力Ｐ＜１＞から得ることができる。
【０２９３】また、セレクタＳＥＬＰ＜０＞及びＳＥＬ
Ｐ＜１＞並びにフリップフロップＦＦＰ＜０＞及びＦＦ
Ｐ＜１＞を追加して、出力Ｐ＜０＞及び出力Ｐ＜１＞の
みをフェイルビットマップ情報用の出力とすることによ
り、テスト回路１９はテスト回路１８に比べ外部のテス
ト装置と接続する信号数を８→２に減少させることがた
め、テストコストの削減を図ることができる。
【０２９４】具体的には、テスト装置の観測用ピン数削
減による低価格化や、１つのテスト装置で同時テスト可
能なＲＡＭ等の集積回路の個数の増加によるコストパフ
ォーマンスの向上が見込める。
【０２９５】また、フリップフロップＦＦＰ＜０＞及び
ＦＦＰ＜１＞の付加により故障情報の伝達をパイプライ
ン化して処理することが可能となる分、高速に不良観測
テストを行うことができる。
【０２９６】なお、図２４では４入力のセレクタＳＥＬ
Ｐ＜０＞及びＳＥＬＰ＜１＞を示したが、他の構成（８
入力、１６入力、．．．）の多入力セレクタを用いても
よい。
【０２９７】また、出力Ｐ＜０＞及び出力Ｐ＜１＞に対
してさらにセレクタを付加して不良観測用の出力信号数
を削減してもよい。さらに、付加したセレクタの出力に
パイプライン処理用のフリップフロップＦＦを付加して
もよい。
【０２９８】＜＜実施の形態１４＞＞図２５及び図２６
は、図２０あるいは図２２で示したＳ−ＦＦ８Ａあるい
はＳ−ＦＦ９Ａを利用した実施の形態１４の半導体集積
回路装置のテスト回路２０の構成を示す回路図である。
これらの図に示すように、テスト回路２０はＲＡＭ１５
のデータ出力ＤＯ＜０＞〜ＤＯ＜３１＞及びデータ入力
ＤＩ＜０＞〜ＤＩ＜３１＞に対応して設けられる。
【０２９９】図２５及び図２６に示すように、テスト回
路２０は、各々がＳ−ＦＦ８ＡあるいはＳ−ＦＦ９Ａで
あるＳＦＦ＜０＞〜ＳＦＦ＜３１＞を３２個直列接続し
てＲＡＭテスト用のスキャンパスを有している。
【０３００】ＳＦＦ＜０＞〜ＳＦＦ＜３１＞はシフトモ
ード信号ＳＭ、テストモード信号ＴＭ、期待値データＥ
ＸＰ＜０＞〜ＥＸＰ＜３＞、比較制御信号ＣＭＰ及びタ
イミング信号Ｔを共通に受ける。そして、ＳＦＦ＜０＞
〜ＳＦＦ＜３１＞それぞれの入力データＤ０としてデー
タ出力ＤＯ＜０＞〜ＤＯ＜３１＞を受け、それぞれのデ
ータ出力ＱがセレクタＳＬ６＜０＞〜ＳＬ６＜３１＞の
“０”入力に接続され、それぞれのＤ入力にデータ入力
ＤＩＸ＜０＞〜ＤＩＸ＜３１＞が接続される。なお、図
２５及び図２６のテストモード信号ＴＭはテストモード
信号ＴＭ１及びＴＭ５に対応する。
【０３０１】セレクタＳＬ６＜０＞，ＳＬ６＜４＞，
…，ＳＬ６＜２８＞それぞれの“１”入力にテストデー
タＳＩＤ＜０＞を受け、セレクタＳＬ６＜１＞，ＳＬ６
＜５＞，…，ＳＬ６＜２９＞それぞれの“１”入力にテ
ストデータＳＩＤ＜１＞を受け、セレクタＳＬ６＜２
＞，ＳＬ６＜６＞，…，ＳＬ６＜２６＞，ＳＬ６＜３０
＞それぞれの“１”入力にテストデータＳＩＤ＜２＞を
受け、セレクタＳＬ６＜３＞，ＳＬ６＜７＞，…，ＳＬ
６＜２７＞，ＳＬ６＜３１＞それぞれの“１”入力にテ
ストデータＳＩＤ＜３＞を受ける。
【０３０２】セレクタＳＬ６＜０＞〜ＳＬ６＜３１＞は
それぞれの制御入力に選択信号ＳＥＬＳＩＤを共通に受
け、それぞれの出力がデータ入力ＤＩ＜０＞〜ＤＩ＜３
１＞に接続される。以上の構成は、ＲＡＭ１１に対応し
たテスト回路１６と基本的は同じである。
【０３０３】さらに、テスト回路２０は４入力のＡＮＤ
ゲートＡＧ０〜ＡＧ７、セレクタＳＥＬＰ＜０＞及びＳ
ＥＬＰ＜１＞並びにフリップフロップＦＦＰ＜０＞及び
ＦＦＰ＜１＞を有している。
【０３０４】ＡＮＤゲートＡＧｉ（ｉ＝０〜７）は、Ｓ
ＦＦ＜(4*i)＞〜ＳＦＦ＜(4*i+3)＞のシリアル出力ＳＯ
＜(4*i)＞〜ＳＯ＜(4*i+3)＞を受け、ＡＮＤ演算結果で
あるＡＮＤ出力Ｒ（ｉ）を出力する。
【０３０５】セレクタＳＥＬＰ＜０＞はＡＮＤ出力Ｒ
（０）〜Ｒ（３）のうち選択制御信号ＺＡ＜１：０＞が
指示する一の出力をフリップフロップＦＦＰ＜０＞に出
力する。セレクタＳＥＬＰ＜１＞はＡＮＤ出力Ｒ＜４＞
〜Ｒ＜７＞のうち選択制御信号ＺＡ＜１：０＞が指示す
る一の出力をフリップフロップＦＦＰ＜１＞に出力す
る。
【０３０６】フリップフロップＦＦＰ＜０＞及びＦＦＰ
＜１＞はそれぞれ図示しないタイミング信号に同期し
て、セレクタＳＥＬＰ＜０＞及びＳＥＬＰ＜１＞の出力
を取り込み、出力Ｐ＜０＞及びＰ＜１＞として出力す
る。
【０３０７】このような構成において、ＡＮＤゲートＡ
Ｇｉは、４つのＳＦＦの出力をＡＮＤ演算した結果をセ
レクタＳＥＬＰ＜０＞あるいはＳＥＬＰ＜１＞に出力し
ている。例えば、ＲＡＭ１５の不良観測テスト時にＳＦ
Ｆ＜３１＞，ＳＦＦ＜３０＞，ＳＦＦ＜２９＞，ＳＦＦ
＜２８＞のいずれか１つで故障が検出されれば、対応す
るシリアル出力ＳＯが“０”となるため、ＡＮＤゲート
Ｇ７の出力Ｒ＜７＞は“０”となる。
【０３０８】なお、ＡＮＤゲートＡＧ０〜ＡＧ７とＳＦ
Ｆ＜０＞〜ＳＦＦ＜３１＞との接続は、実施の形態１０
のテスト回路１８と同様、図１６〜図１９で示したよう
ＲＡＭの構造を配慮して行うことが望ましい。
【０３０９】フリップフロップＦＦＰ＜０＞及びＦＦＰ
＜１＞の出力Ｐ＜０＞及びＰ＜１＞を例えば外部テスト
装置で観測して、フェイルビットマップ情報を収集す
る。この情報をもとにレーザー装置等より冗長回路の切
替を行うことができる。
【０３１０】以下、テスト回路２０によるフェイルビッ
トマップ情報を収集する時の動作を説明する。
【０３１１】フェイル・ビット・マップ情報を収集する
時、ＳＦＦ＜０＞〜ＳＦＦ＜３１＞それぞれのコンパレ
ータ２１の出力をＤ−ＦＦ２７に取り込む不良観測モー
ドに設定する（図２０のＳ−ＦＦ８Ａでは｛TM5=1｝、
図２２のＳ−ＦＦ９Ａでは｛TM5=1,TM1=1｝にする）。
【０３１２】不良観測モード時において、フリップフロ
ップＦＦＰ＜０＞及びＦＦＰ＜１＞それぞれの出力Ｐ＜
０＞及び出力Ｐ＜１＞を外部のテスト装置で観測するこ
とによってフェイルビットマップ情報を収集する。
【０３１３】不良観測モード時は、実施の形態１３のテ
スト回路１９同様に、比較制御信号ＣＭＰは適切に制御
しても不良観測モード時に比較制御信号ＣＭＰを“１”
に固定してもよい。
【０３１４】また、不良観測モード時に行うテスト動作
は、実施の形態１３のテスト回路１９と同様、実際には
１つのテスト・アルゴリズムについて、選択制御信号Ｚ
Ａ＜１：０＞を変化させながら複数回のテストを行うに
なる。
【０３１５】例えば、 （１）｛ZA(1)=0,ZA(0)=0｝に設定して、ＲＡＭ１５の
テストを行う （２）｛ZA(1)=0,ZA(0)=1｝に設定して、ＲＡＭ１５の
テストを行う （３）｛ZA(1)=1,ZA(0)=0｝に設定して、ＲＡＭ１５の
テストを行う （４）｛ZA(1)=1,ZA(0)=1｝に設定して、ＲＡＭ１５の
テストを行う のように４回のテストを行う。
【０３１６】これにより、図１３で示したテスト回路１
８と同等のフェイルビットマップ情報を出力Ｐ＜０＞及
び出力Ｐ＜１＞から得ることができる。
【０３１７】また、ＡＮＤゲートＡＧ０〜ＡＧ７、セレ
クタＳＥＬＰ＜０＞及びＳＥＬＰ＜１＞並びにフリップ
フロップＦＦＰ＜０＞及びＦＦＰ＜１＞を追加して、出
力Ｐ＜０＞及び出力Ｐ＜１＞のみをフェイルビットマッ
プ情報用の出力とすることにより、テスト回路２０はテ
スト回路１８に比べ外部のテスト装置と接続する信号数
を８→２に減少させることがため、テストコストの削減
を図ることができる。
【０３１８】また、フリップフロップＦＦＰ＜０＞及び
ＦＦＰ＜１＞の付加により故障情報の伝達をパイプライ
ン化して処理することが可能となる分、高速に不良観測
テストを行うことができる。
【０３１９】なお、図２５及び図２６では４入力のセレ
クタＳＥＬＰ＜０＞及びＳＥＬＰ＜１＞を示したが、他
の構成（８入力、１６入力、．．．）の多入力セレクタ
を用いてもよい。
【０３２０】また、出力Ｐ＜０＞及び出力Ｐ＜１＞に対
してさらにセレクタを付加して不良観測用の出力信号数
を削減してもよい。さらに、付加したセレクタの出力に
パイプライン処理用のフリップフロップＦＦを付加して
もよい。
【０３２１】＜＜実施の形態１５＞＞図２７はこの発明
の実施の形態１５であるＤＲＡＭ，ＳＲＡＭ等の半導体
集積回路装置のテスト回路に用いられるスキャン・フリ
ップフロップ１０１の構成を示す回路図である。
【０３２２】図２７に示すように、コンパレータ１２１
はＥＸ−ＮＯＲゲート１５２及びＯＲゲート１５３から
構成され、ＥＸ−ＮＯＲゲート１５２は一方入力及び他
方入力に入力データＤ０及び期待値データＥＸＰを受
け、ＯＲゲート１５３は一方入力がＥＸ−ＮＯＲゲート
１５２の出力に接続され、他方入力に比較制御信号ＣＭ
ＰＬを受ける。
【０３２３】ＯＲゲート１５４は一方入力にシリアル入
力ＳＩを受け、他方入力にテストモード信号ＴＭＳＩを
受ける。ＯＲゲート１５５は一方入力にテストモード信
号ＴＭＦＢを受ける。
【０３２４】ＮＡＮＤゲート１５６はＯＲゲート１５３
〜１５５の出力を受け、３つのＯＲ演算結果であるＯＲ
ゲート１５３〜１５５の出力のＮＡＮＤ演算処理を行っ
てその演算結果をインバータ１６８の入力に出力する。
【０３２５】上記したＮＡＮＤゲート１５６とＯＲゲー
ト１５３〜１５５とが一体形成されることにより、ＯＲ
−ＮＡＮＤ複合ゲート１３１が構成される。したがっ
て、ＯＲゲート１５３はコンパレータ１２１とＯＲ−Ｎ
ＡＮＤ複合ゲート１３１とで共用される。そして、ＯＲ
−ＮＡＮＤ複合ゲート１３１の出力はインバータ１６８
の入力に接続される。
【０３２６】セレクタ２６は“０”入力に入力データＤ
を受け、“１”入力にインバータ１６８の出力が接続さ
れ、制御入力にシフトモード信号ＳＭ２を受ける。そし
て、セレクタ２６はシフトモード信号ＳＭ２の“１”／
“０”に基づき“１”入力／“０”入力より得られる信
号を出力部Ｙより出力する。
【０３２７】Ｄ−ＦＦ２７はＤ入力にセレクタ２６の出
力部Ｙが接続され、トグル入力Ｔにタイミング信号Ｔを
受け、そのＱ出力部より得られる信号がデータ出力Ｑ及
びシリアル出力ＳＯとして外部に出力されるとともに、
ＯＲゲート１５５の他方入力として帰還する。
【０３２８】図２８はＯＲ−ＮＡＮＤ複合ゲート１３１
の内部構成を示す回路図である。同図に示すように、電
源ＶDD，接地レベル間にＰＭＯＳトランジスタＱＡ１，
ＱＡ０及びトランスファゲートＴＦ１〜ＴＦ３が直列に
接続される。
【０３２９】さらに、ＰＭＯＳトランジスタＱＡ１，Ｑ
Ａ０に対して、ＰＭＯＳトランジスタＱＢ１，ＱＢ０及
びＰＭＯＳトランジスタＱＣ１，ＱＣ０がそれぞれ並列
に接続される。
【０３３０】第１Ａ入力ＩＮＡ１及び第０Ａ入力ＩＮＡ
０はトランスファゲートＴＦ１の２つのＮＭＯＳゲート
の一方及び他方にそれぞれ入力されるとともに、ＰＭＯ
ＳトランジスタＱＡ１及びＱＡ０のゲートにそれぞれ入
力される。第１Ｂ入力ＩＮＢ１及び第０Ｂ入力ＩＮＢ０
はトランスファゲートＴＦ２の２つのＮＭＯＳゲートの
一方及び他方にそれぞれ入力されるとともに、ＰＭＯＳ
トランジスタＱＢ１及びＱＢ０のゲートにそれぞれ入力
される。第１Ｃ入力ＩＮＣ１及び第０Ｃ入力ＩＮＣ０は
トランスファゲートＴＦ３の２つのＮＭＯＳゲートの一
方及び他方にそれぞれ入力されるとともに、ＰＭＯＳト
ランジスタＱＣ１及びＱＣ０のゲートにそれぞれ入力さ
れる。
【０３３１】このように構成することにより、第１Ａ入
力ＩＮＡ１及び第０Ａ入力ＩＮＡ０、第１Ｂ入力ＩＮＢ
１及び第０Ｂ入力ＩＮＢ０並びに第１Ｃ入力ＩＮＣ１及
び第０Ｃ入力ＩＮＣ０からの信号のＯＲ−ＮＡＮＤ演算
結果を出力ＯＵＴから出力するＯＲ−ＮＡＮＤ複合ゲー
ト１３１を得ることができる。
【０３３２】なお、第１Ａ入力ＩＮＡ１及び第０Ａ入力
ＩＮＡ０と、第１Ｂ入力ＩＮＢ１及び第０Ｂ入力ＩＮＢ
０あるいは第１Ｃ入力ＩＮＣ１及び第０Ｃ入力ＩＮＣ０
とは論理的に等価であるため、ＯＲゲート１５３〜１５
５のいずれの入力としても用いることができる。
【０３３３】例えば、第１Ｂ入力ＩＮＢ１及び第０Ｂ入
力ＩＮＢ０をＯＲゲート１５４の入力として用い、第１
Ｂ入力ＩＮＢ１にシリアル入力ＳＩ、第０Ｂ入力ＩＮＢ
０にテストモード信号ＴＭＳＩがそれぞれ入力されるよ
うにしても、第１Ｃ入力ＩＮＣ１及び第０Ｃ入力ＩＮＣ
０をＯＲゲート１５４の入力として用い、第１Ｃ入力Ｉ
ＮＣ１にシリアル入力ＳＩ、第０Ｃ入力ＩＮＣ０にテス
トモード信号ＴＭＳＩがそれぞれ入力されるようにして
もよい。
【０３３４】また、第１Ｂ入力ＩＮＢ１及び第０Ｂ入力
ＩＮＢ０をＯＲゲート１５４の入力として用いる場合
に、上記した組合せと逆にして、第１Ｂ入力ＩＮＢ１に
テストモード信号ＴＭＳＩ、第０Ｂ入力ＩＮＢ０にシリ
アル入力ＳＩが入力されるようにしてもよい。
【０３３５】図２７，図２８で示す構成において、シフ
トモード信号ＳＭ２を“０”とすると、通常（NORMAL(C
APTURE)）モードとなり、入力データＤをタイミング信
号Ｔに同期してＤ−ＦＦ２７に取り込む。なお、通常動
作を必要としない場合は、図２７の破線に示すように、
セレクタ２６を除去してインバータ１６８の出力をＤ−
ＦＦ２７のＤ入力に直接接続してもよい。
【０３３６】シフトモード信号ＳＭ２を“１”、テスト
モード信号ＴＭＳＩを“１”、テストモード信号ＴＭＦ
Ｂを“０”、比較制御信号ＣＭＰＬを“１”にするとホ
ールド（HOLD）モードとなり、ＯＲゲート１５３及び１
５４の出力が強制的に“１”となるため、Ｄ−ＦＦ２７
のＱ出力がそのままＤ入力に帰還することによりＤ−Ｆ
Ｆ２７の内容が保持される。
【０３３７】シフトモード信号ＳＭ２を“１”、テスト
モード信号ＴＭＳＩを“０”、テストモード信号ＴＭＦ
Ｂを“１”、比較制御信号ＣＭＰＬを“１”にするとシ
フト動作（SHIFT）モードとなり、ＯＲゲート１５３及
び１５５の出力が強制的に“１”となるため、シリアル
入力ＳＩがタイミング信号Ｔに同期してＤ−ＦＦ２７に
取り込まれる。
【０３３８】シフトモード信号ＳＭ２を“１”、テスト
モード信号ＴＭＳＩを“０”、テストモード信号ＴＭＦ
Ｂを“０”とすると第１のテスト（TEST1）モードとな
る。第１のテストモード時に比較制御信号ＣＭＰＬを
“１”にするとテスト無効状態となり、コンパレータ１
２１の出力が強制的に“１”となる。したがって、ＯＲ
−ＮＡＮＤ複合ゲート１３１及びインバータ１６８を介
してシリアル入力ＳＩとＤ−ＦＦ２７のＱ出力とのＡＮ
Ｄ演算結果がＤ−ＦＦ２７のＤ入力に帰還する。
【０３３９】第１のテストモード時に比較制御信号ＣＭ
ＰＬを“０”にするとテスト有効状態となり、入力デー
タＤと期待値データＥＸＰとが比較され、両者が一致し
た場合、ＥＸ−ＮＯＲゲート１５２の出力である比較結
果データが“１”となりコンパレータ１２１の出力が
“１”となり、シリアル入力ＳＩとＤ−ＦＦ２７のＱ出
力とのＡＮＤ演算結果がＤ−ＦＦ２７のＤ入力に帰還す
る。一方、両者が不一致の場合、ＥＸ−ＮＯＲゲート１
５２の出力が“０”となり比較結果データが“０”とな
るため、Ｄ−ＦＦ２７には強制的に“０”がラッチされ
る。
【０３４０】シフトモード信号ＳＭ２を“１”、テスト
モード信号ＴＭＳＩを“１”、テストモード信号ＴＭＦ
Ｂを“０”とすると、第２のテスト（TEST2）モードと
なる。第２のテストモード時には、図４３で示した従来
のＳ−ＦＦ２００と同様に、シリアル出力ＳＯの伝播を
行わないテスト動作を行うことができる。
【０３４１】シフトモード信号ＳＭ２を“１”、テスト
モード信号ＴＭＳＩを“０”、テストモード信号ＴＭＦ
Ｂを“１”とすると、第３のテスト（TEST3）モードと
なる。第３のテストモード時に比較制御信号ＣＭＰＬを
“１”にするとテスト無効状態となり、コンパレータ１
２１の出力が強制的に“１”となる。そして、ＯＲ−Ｎ
ＡＮＤ複合ゲート１３１及びインバータ１６８を介して
シリアル入力ＳＩがＤ−ＦＦ２７のＤ入力に帰還する。
【０３４２】第３のテストモード時に比較制御信号ＣＭ
ＰＬを“０”にするとテスト有効状態となり、入力デー
タＤと期待値データＥＸＰとが比較され、両者が一致し
た場合、ＥＸ−ＮＯＲゲート１５２の出力である比較結
果データが“１”となりコンパレータ１２１の出力が
“１”となり、シリアル入力ＳＩがＤ−ＦＦ２７のＤ入
力に帰還する。一方、両者が不一致の場合、ＥＸ−ＮＯ
Ｒゲート１５２の出力が“０”となり比較結果データが
“０”となるため、Ｄ−ＦＦ２７には強制的に“０”が
ラッチされる。
【０３４３】すなわち、第３のテストモード時には、故
障情報である“０”をシリアル出力ＳＯとして出力した
後は、Ｓ−ＦＦ１０１内に故障情報が残らないようにし
ている。
【０３４４】シフトモード信号ＳＭ２を“１”、テスト
モード信号ＴＭＳＩを“１”、テストモード信号ＴＭＦ
Ｂを“１”、比較制御信号ＣＭＰＬを“１”とすると、
セット（SET1）モードとなる。セットモード時には、Ｄ
−ＦＦ２７に“１”をセットすることができる。
【０３４５】セットモードによって“１”をＤ−ＦＦ２
７に書き込むことにより、ＲＡＭの出力に接続されるラ
ンダムロジックのスキャンテストにも利点が生じる。
【０３４６】ランダムロジックのスキャンテスト時に従
来のＲＡＭ用テスト回路では以下のような問題があっ
た。
【０３４７】従来のＲＡＭ用テスト回路では、通常モー
ド（SM=0）における通常動作時時にＲＡＭの出力データ
が取り込まれてしまう。ＲＡＭが初期化されていない場
合は不定値（Ｘ）が取り込まれているのため、シフトア
ウト時にはこれを無視（Don't Care）する必要がある。
また、ランダムロジックのセルフテストを行う場合は上
記不定値Ｘを無視するための回路が必要となり、セルフ
テストの制御回路が複雑になるという問題があった。
【０３４８】ＲＡＭの初期化を行えばこの問題は解決さ
れるが、初期化のテストパターンが必要になり、ランダ
ムロジックのスキャンテストが複雑になるという問題や
セルフテストの制御回路が複雑になるという問題があ
る。
【０３４９】しかしながら、実施の形態１５のテスト回
路では、セットモードに設定するだけで、内部のＤ−Ｆ
Ｆ２７内に“１”を書き込むことができるため、不定値
Ｘの代わりに“１”が確実に取り込める。その結果、上
述した問題が解決し、ランダムロジックのテストの容易
化、セルフテストの制御回路の簡単化を図ることができ
る。
【０３５０】＜テスト回路＞このような構成のＳ−ＦＦ
１０１は、実施の形態１のＳ−ＦＦ１同様、図２で示し
た第１の構成のテスト回路１０あるいは図３で示した第
２の構成のテスト回路１６それぞれのスキャンパスを構
成するＳＦＦ＜０＞〜ＳＦＦ＜４＞として用いることに
より、実施の形態１５の半導体集積回路装置のテスト回
路が実現する。ただし、図２及び図３と図２７との関係
において、テストモード信号ＴＭはテストモード信号Ｔ
ＭＳＩ及びＴＭＦＢに対応し、シフトモード信号ＳＭは
シフトモード信号ＳＭ２に対応し、比較制御信号ＣＭＰ
は比較制御信号ＣＭＰＬに対応する。
【０３５１】したがって、実施の形態１５のテスト回路
は、第１あるいは第３のテストモード時に、故障を指示
する“０”がＳＦＦ＜０＞〜ＳＦＦ＜４＞からなるスキ
ャンパス上で直列にシフト伝播するように構成している
ため、速やかにＲＡＭ１１の不良を検出することがで
き、従来に比べて不良品の検出が短時間で行え、テスト
時間を短縮することができる。
【０３５２】そして、第１のテストモード時には故障を
指示する“０”が自身に残り、第３のテストモード時に
は故障を指示する“０”が自身に残らないようにするこ
とができる。
【０３５３】加えて、実施の形態１５のテスト回路は、
第２のテストモードに設定することにより、不良が生じ
たデータ出力ＤＯ＜ｉ＞に対応するＳＦＦ＜ｉ＞にのみ
“０”をラッチすることもできるため、開発時と量産時
等の必要に応じて第１〜第３のテストモードのうち適切
なテストモードでテストを行うことができる。
【０３５４】また、セットモードに設定することによ
り、Ｓ−ＦＦ１０１のＤ−ＦＦ２７に“１”を直接書き
込むこともできる。
【０３５５】また、ＯＲ−ＮＡＮＤ複合ゲート１３１に
よって、コンパレータ１２１の比較結果、シリアル入力
ＳＩ及びＤ−ＦＦ２７のＱ出力それぞれに基づくＯＲ演
算結果とを同時にＮＡＮＤ演算処理することにより、故
障情報である“０”の検出速度の向上を図ることができ
る。
【０３５６】また、ＯＲ−ＮＡＮＤ複合ゲート１３１
は、図２８に示すように比較的少ない数のトランジスタ
を用いて構成することができるため、ＯＲゲート及びＮ
ＡＮＤゲートを個別に形成したり、セレクタや他の論理
ゲートとの組合せて同等の論理機能を実現する回路に比
べて、簡単な回路構成となる。したがって、Ｓ−ＦＦ１
０１全体の回路構成の大幅な縮小を図ることができる。
【０３５７】なお、実施の形態１５のテスト回路を図８
に示すように冗長回路１４に接続することにより、冗長
回路１４を制御することも勿論可能である。
【０３５８】＜制御信号発生回路＞図２９は実施の形態
１５の制御信号発生回路１１１の構成を示す回路図であ
る。
【０３５９】同図に示すように、インバータ１４１はテ
ストモード信号ＴＭ１を受ける。インバータ１４１の出
力がテストモード信号ＴＭＦＢとなる。
【０３６０】ＡＮＤゲート１４２はシフトモード信号Ｓ
Ｍを一方入力に受け、インバータ１４１の出力を他方入
力に受ける。ＮＯＲゲート１４３はシリアル伝播モード
信号ＡＮＤＳＩを一方入力に受け、ＡＮＤゲート１４２
の出力を他方入力に受ける。そして、ＮＯＲゲート１４
３の出力がテストモード信号ＴＭＳＩとなる。
【０３６１】期待値データＥＸＰはそのまま出力される
とともに、ＯＲゲート１４５の第１入力となる。比較制
御信号ＣＭＰはインバータ１４４を介して反転され（バ
ーＣＭＰ）比較制御信号ＣＭＰＬとして出力されるとと
もに、ＯＲゲート１４５の第２入力となる。
【０３６２】ＯＲゲート１４５はシフトモード信号ＳＭ
を第３入力に受け、第１〜第３入力より得られる信号の
ＯＲ演算を行ってシフトモード信号ＳＭ２を出力する。
【０３６３】表１は、制御信号発生回路１１１の入力信
号群（ＳＭ，ＥＸＰ，ＣＭＰ，ＴＭ１，ＡＮＤＳＩ）と
出力信号群（ＴＭＳＩ，ＴＭＦＢ，ＣＭＰＬ，ＳＭ２，
ＥＸＰ）との関係をモード毎に示した真理値表である。
以下、表１を参照して、制御信号発生回路１１１の入力
信号群によるモード設定について説明する。
【０３６４】
【表１】
【０３６５】通常（NORMAL）モードは、シフトモード信
号ＳＭを“０”、期待値データＥＸＰを“０”、比較制
御信号ＣＭＰを“０”、テストモード信号ＴＭ１を
“０”、シリアル伝播モード信号ＡＮＤＳＩを“０”に
設定することにより実現する。
【０３６６】ホールド（HOLD）モードは、シフトモード
信号ＳＭを“１”、比較制御信号ＣＭＰを“０”、テス
トモード信号ＴＭ１を“１”、シリアル伝播モード信号
ＡＮＤＳＩを“０”に設定することにより実現する。
【０３６７】シフト（SHIFT）モードは、シフトモード
信号ＳＭを“１”、比較制御信号ＣＭＰを“０”、テス
トモード信号ＴＭ１を“０”、シリアル伝播モード信号
ＡＮＤＳＩを“０”に設定することより実現する。
【０３６８】第１のテストモードは、シフトモード信号
ＳＭを“１”、テストモード信号ＴＭ１を“１”、シリ
アル伝播モード信号ＡＮＤＳＩを“１”に設定すること
により実現する。
【０３６９】第２のテストモードは、シフトモード信号
ＳＭを“１”、テストモード信号ＴＭ１を“１”、シリ
アル伝播モード信号ＡＮＤＳＩを“０”に設定すること
により実現する。
【０３７０】第３のテストモードは、シフトモード信号
ＳＭを“１”、テストモード信号ＴＭ１を“０”、シリ
アル伝播モード信号ＡＮＤＳＩを“１”に設定すること
により実現する。
【０３７１】セットモードは、シフトモード信号ＳＭを
“０”、期待値データＥＸＰを“１”、比較制御信号Ｃ
ＭＰを“０”、テストモード信号ＴＭ１を“０”、シリ
アル伝播モード信号ＡＮＤＳＩを“０”に設定すること
により実現する。
【０３７２】このような構成の制御信号発生回路１１１
を半導体集積回路装置の入力ピンと実施の形態１５のテ
スト回路との間に設けることにより、従来のテスト機能
付ＲＡＭと混在させることができる。すなわち、シリア
ル伝播モード信号ＡＮＤＳＩを“０”にすれば、他の入
力信号群（ＳＭ，ＴＭ１，ＥＸＰ、ＣＭＰ，Ｔ）は図４
４で示した従来のテスト機能付ＲＡＭ用のテスト回路の
入力信号群と全く同じ信号群となるため、シリアル伝播
モード信号ＡＮＤＳＩ以外の入力ピンを従来構成のテス
ト回路と共用することができる。
【０３７３】＜＜実施の形態１６＞＞図３０はこの発明
の実施の形態１６であるＤＲＡＭ，ＳＲＡＭ等の半導体
集積回路装置のテスト回路に用いられるスキャン・フリ
ップフロップ１０２の構成を示す回路図である。
【０３７４】同図に示すように、コンパレータ１２２は
ＥＸ−ＮＯＲゲート１５７〜１６０、ＡＮＤゲート１６
１及びＯＲゲート１５３から構成される。
【０３７５】ＥＸ−ＮＯＲゲート１５７〜１６０はそれ
ぞれの一方入力に入力データＤ０＜０＞〜Ｄ０＜３＞を
受け、それぞれの他方入力に期待値データＥＸＰ＜０＞
〜ＥＸＰ＜３＞を受ける。そして、４入力のＡＮＤゲー
ト１６１はＥＸ−ＮＯＲゲート１５７〜１６０の出力を
接続し、ＯＲゲート１５３の一方入力はＡＮＤゲート１
６１の出力に接続され、他方入力に比較制御信号ＣＭＰ
Ｌを受ける。
【０３７６】ＯＲゲート１５４は一方入力にシリアル入
力ＳＩを受け、他方入力にテストモード信号ＴＭＳＩを
受ける。ＯＲゲート１５５は一方入力にテストモード信
号ＴＭＦＢを受ける。
【０３７７】ＮＡＮＤゲート１５６はＯＲゲート１５３
〜１５５の出力を受け、３つのＯＲ演算結果であるＯＲ
ゲート１５３〜１５５の出力のＮＡＮＤ演算処理を行っ
てその演算結果をインバータ１６８の入力に出力する。
【０３７８】上記したＮＡＮＤゲート１５６とＯＲゲー
ト１５３〜１５５とが一体形成されることにより、ＯＲ
−ＮＡＮＤ複合ゲート１３２が構成される。したがっ
て、ＯＲゲート１５３はコンパレータ１２２とＯＲ−Ｎ
ＡＮＤ複合ゲート１３２とで共用される。なお、他の構
成は図２７で示したＳ−ＦＦ１０１と同様であるため説
明を省略する。また、ＯＲ−ＮＡＮＤ複合ゲート１３２
の内部構成は図２８で示した構成と同様である。
【０３７９】このような構成のＳ−ＦＦ１０２は、実施
の形態１５のＳ−ＦＦ１０１と同様に、通常モード、ホ
ールドモード、シフトモード、第１〜第３のテストモー
ド及びセットモードでの動作が可能である。したがっ
て、実施の形態１６のＳ−ＦＦ１０２は実施の形態１５
のＳ−ＦＦ１０１と同様な効果を奏する。
【０３８０】＜テスト回路＞このような構成のＳ−ＦＦ
１０２は、実施の形態１のＳ−ＦＦ１同様、図２で示し
た第１の構成のテスト回路１０あるいは図３で示した第
２の構成のテスト回路１６それぞれのスキャンパスを構
成するＳＦＦ＜０＞〜ＳＦＦ＜４＞として用いることに
より、実施の形態１６の半導体集積回路装置のテスト回
路が実現する。ただし、図２及び図３と図３０との関係
において、テストモード信号ＴＭはテストモード信号Ｔ
ＭＳＩ及びＴＭＦＢに対応し、シフトモード信号ＳＭは
シフトモード信号ＳＭ２に対応し、比較制御信号ＣＭＰ
は比較制御信号ＣＭＰＬに対応する。
【０３８１】したがって、実施の形態１６のテスト回路
は、開発時と量産時等の必要に応じて第１〜第３のテス
トモードのうち適切なテストモードでテストを行うこと
ができる。また、セットモードに設定することにより、
Ｓ−ＦＦ１０２のＤ−ＦＦ２７に“１”を直接書き込む
こともできる。
【０３８２】また、ＯＲ−ＮＡＮＤ複合ゲート１３２に
よって、コンパレータ１２２の比較結果、シリアル入力
ＳＩ及びＤ−ＦＦ２７のＱ出力それぞれに基づくＯＲ演
算結果とを同時にＮＡＮＤ演算処理することにより、故
障情報である“０”の検出速度の向上を図ることができ
る。
【０３８３】また、ＯＲ−ＮＡＮＤ複合ゲート１３２
は、図３１に示すように比較的少ない数のトランジスタ
を用いて構成することができるため、実施の形態１５同
様、セレクタや他の論理ゲートとの組合せで構成するよ
りも簡単な回路構成となる。したがって、Ｓ−ＦＦ１０
２全体の回路構成の大幅な縮小を図ることができる。
【０３８４】さらに加えて、実施の形態１６のＳ−ＦＦ
１０２は４ビットの比較を一括して行うことができる。
したがって、テスト回路内のスキャンパスを構成する場
合に、コンパレータ１２１を内蔵したＳ−ＦＦ１０１を
用いる場合に比べて、４分の１の数のＳ−ＦＦ１０２を
設けるだけで済む。
【０３８５】なお、実施の形態１６のテスト回路を図８
に示すように冗長回路１４に接続することにより、冗長
回路１４を制御することも勿論可能である。
【０３８６】＜制御信号発生回路＞図３１は実施の形態
１６の制御信号発生回路１１２の構成を示す回路図であ
る。
【０３８７】期待値データＥＸＰ＜０＞はそのまま出力
されるとともに、ＯＲゲート１４５の第１入力となる以
外は、図２９で示した実施の形態１５の制御信号発生回
路１１１と同様である。
【０３８８】表２は、制御信号発生回路１１２の入力信
号群（ＳＭ，ＥＸＰ＜０＞〜ＥＸＰ＜３＞，ＣＭＰ，Ｔ
Ｍ１，ＡＮＤＳＩ）と出力信号群（ＴＭＳＩ，ＴＭＦ
Ｂ，ＣＭＰＬ，ＳＭ２，ＥＸＰ＜０＞〜ＥＸＰ＜３＞）
との関係をモード毎に示した真理値表である。以下、表
２を参照して、制御信号発生回路１１２の入力信号群に
よるモード設定について説明する。
【０３８９】
【表２】
【０３９０】通常（NORMAL）モードは、シフトモード信
号ＳＭを“０”、期待値データＥＸＰ＜０＞を“０”、
比較制御信号ＣＭＰを“０”、テストモード信号ＴＭ１
を“０”、シリアル伝播モード信号ＡＮＤＳＩを“０”
に設定することにより実現する。
【０３９１】ホールド（HOLD）モードは、シフトモード
信号ＳＭを“１”、比較制御信号ＣＭＰを“０”、テス
トモード信号ＴＭ１を“１”、シリアル伝播モード信号
ＡＮＤＳＩを“０”に設定することにより実現する。
【０３９２】シフト（SHIFT）モードは、シフトモード
信号ＳＭを“１”、比較制御信号ＣＭＰを“０”、テス
トモード信号ＴＭ１を“０”、シリアル伝播モード信号
ＡＮＤＳＩを“０”に設定することより実現する。
【０３９３】第１のテストモードは、シフトモード信号
ＳＭを“１”、テストモード信号ＴＭ１を“１”、シリ
アル伝播モード信号ＡＮＤＳＩを“１”に設定すること
により実現する。
【０３９４】第２のテストモードは、シフトモード信号
ＳＭを“１”、テストモード信号ＴＭ１を“１”、シリ
アル伝播モード信号ＡＮＤＳＩを“０”に設定すること
により実現する。
【０３９５】第３のテストモードは、シフトモード信号
ＳＭを“１”、テストモード信号ＴＭ１を“０”、シリ
アル伝播モード信号ＡＮＤＳＩを“１”に設定すること
により実現する。
【０３９６】セットモードは、シフトモード信号ＳＭを
“０”、期待値データＥＸＰ＜０＞を“１”、比較制御
信号ＣＭＰを“０”、テストモード信号ＴＭ１を
“０”、シリアル伝播モード信号ＡＮＤＳＩを“０”に
設定することにより実現する。
【０３９７】このような構成の制御信号発生回路１１２
を半導体集積回路装置の入力ピンと実施の形態１６のテ
スト回路との間に設けることにより、図１３で示したよ
うな構成の多入力のテスト機能付ＲＡＭと混在させるこ
とができる。すなわち、シリアル伝播モード信号ＡＮＤ
ＳＩを“０”にすれば、他の入力信号群（ＳＭ，ＴＭ
１，ＥＸＰ、ＣＭＰ，Ｔ（図１３では図示せず））は多
入力のテスト機能付ＲＡＭ用のテスト回路の入力信号群
と全く同じ信号群となるため、シリアル伝播モード信号
ＡＮＤＳＩ以外の入力ピンを従来構成のテスト回路と共
用することができる。
【０３９８】＜＜実施の形態１７＞＞図３２はこの発明
の実施の形態１７であるＤＲＡＭ，ＳＲＡＭ等の半導体
集積回路装置のテスト回路に用いられるスキャン・フリ
ップフロップ１０３の構成を示す回路図である。
【０３９９】図３２に示すように、コンパレータ１２３
はインバータ１６２、ＯＲゲート１６３及び１６４から
構成され、インバータ１６２は入力データＤ０を受け、
ＯＲゲート１６３は一方入力及び他方入力に比較制御信
号ＣＭＰ１Ｌ及び入力データＤ０を受け、ＯＲゲート１
６４は一方入力に比較制御信号ＣＭＰ０Ｌを受け、他方
入力がインバータ１６２の出力に接続される。
【０４００】ＯＲゲート１６５は一方入力にシリアル入
力ＳＩを受け、他方入力にテストモード信号ＴＭＳＩを
受ける。ＯＲゲート１６６は一方入力にテストモード信
号ＴＭＦＢを受け、他方入力にＤ−ＦＦ２７からのＱ出
力を受ける。
【０４０１】ＮＡＮＤゲート１６７はＯＲゲート１６３
〜１６６の出力を受け、４つのＯＲ演算結果であるＯＲ
ゲート１６３〜１６６の出力のＮＡＮＤ演算処理を行っ
てその演算結果をインバータ１６８の入力に出力する。
【０４０２】上記したＮＡＮＤゲート１６７とＯＲゲー
ト１６３〜１６６とが一体形成されることにより、ＯＲ
−ＮＡＮＤ複合ゲート１３３が構成される。したがっ
て、ＯＲゲート１６３，１６４はコンパレータ１２３と
ＯＲ−ＮＡＮＤ複合ゲート１３３とで共用される。そし
て、ＯＲ−ＮＡＮＤ複合ゲート１３３の出力はインバー
タ１６８の入力に接続される。他の構成は図２７で示し
た実施の形態１５のＳ−ＦＦ１０１と同様である。
【０４０３】図３３はＯＲ−ＮＡＮＤ複合ゲート１３３
の内部構成を示す回路図である。同図に示すように、電
源ＶDD，接地レベル間にＰＭＯＳトランジスタＱＡ１，
ＱＡ０及びトランスファゲートＴＦ１〜ＴＦ４が直列に
接続される。
【０４０４】さらに、ＰＭＯＳトランジスタＱＡ１，Ｑ
Ａ０に対して、ＰＭＯＳトランジスタＱＢ１，ＱＢ０、
ＰＭＯＳトランジスタＱＣ１，ＱＣ０及びＰＭＯＳトラ
ンジスタＱＤ１，ＱＤ０がそれぞれ並列に接続される。
【０４０５】第１Ａ入力ＩＮＡ１及び第０Ａ入力ＩＮＡ
０はトランスファゲートＴＦ１の２つのＮＭＯＳゲート
の一方及び他方にそれぞれ入力されるとともに、ＰＭＯ
ＳトランジスタＱＡ１及びＱＡ０のゲートにそれぞれ入
力される。第１Ｂ入力ＩＮＢ１及び第０Ｂ入力ＩＮＢ０
はトランスファゲートＴＦ２の２つのＮＭＯＳゲートの
一方及び他方にそれぞれ入力されるとともに、ＰＭＯＳ
トランジスタＱＢ１及びＱＢ０のゲートにそれぞれ入力
される。第１Ｃ入力ＩＮＣ１及び第０Ｃ入力ＩＮＣ０は
トランスファゲートＴＦ３の２つのＮＭＯＳゲートの一
方及び他方にそれぞれ入力されるとともに、ＰＭＯＳト
ランジスタＱＣ１及びＱＣ０のゲートにそれぞれ入力さ
れる。第１Ｄ入力ＩＮＤ１及び第０Ｄ入力ＩＮＤ０はト
ランスファゲートＴＦ４の２つのＮＭＯＳゲートの一方
及び他方にそれぞれ入力されるとともに、ＰＭＯＳトラ
ンジスタＱＤ１及びＱＤ０のゲートにそれぞれ入力され
る。
【０４０６】このように構成することにより、第１Ａ入
力ＩＮＡ１及び第０Ａ入力ＩＮＡ０、第１Ｂ入力ＩＮＢ
１及び第０Ｂ入力ＩＮＢ０、第１Ｃ入力ＩＮＣ１及び第
０Ｃ入力ＩＮＣ０並びに第１Ｄ入力ＩＮＤ１及び第０Ｄ
入力ＩＮＤ０からの信号のＯＲ−ＮＡＮＤ演算結果を出
力ＯＵＴから出力するＯＲ−ＮＡＮＤ複合ゲート１３３
を得ることができる。
【０４０７】なお、第１Ａ入力ＩＮＡ１及び第０Ａ入力
ＩＮＡ０と、第１Ｂ入力ＩＮＢ１及び第０Ｂ入力ＩＮＢ
０、第１Ｃ入力ＩＮＣ１及び第０Ｃ入力ＩＮＣ０あるい
は第１Ｄ入力ＩＮＤ１及び第０Ｄ入力ＩＮＤ０とは論理
的に等価であるため、ＯＲゲート１６３〜１６６のいず
れの入力としても用いることができる。
【０４０８】例えば、第１Ｂ入力ＩＮＢ１及び第０Ｂ入
力ＩＮＢ０をＯＲゲート１６５の入力として用い、第１
Ｂ入力ＩＮＢ１にシリアル入力ＳＩ、第０Ｂ入力ＩＮＢ
０にテストモード信号ＴＭＳＩがそれぞれ入力されるよ
うにしても、第１Ｃ入力ＩＮＣ１及び第０Ｃ入力ＩＮＣ
０をＯＲゲート１６５の入力として用い、第１Ｃ入力Ｉ
ＮＣ１にシリアル入力ＳＩ、第０Ｃ入力ＩＮＣ０にテス
トモード信号ＴＭＳＩがそれぞれ入力されるようにして
もよい。
【０４０９】また、第１Ｂ入力ＩＮＢ１及び第０Ｂ入力
ＩＮＢ０をＯＲゲート１６５の入力として用いる場合
に、上記した組合せと逆にして、第１Ｂ入力ＩＮＢ１に
テストモード信号ＴＭＳＩ、第０Ｂ入力ＩＮＢ０にシリ
アル入力ＳＩが入力されるようにしてもよい。
【０４１０】図３２，図３３で示す構成において、シフ
トモード信号ＳＭ２を“０”とすると、通常（NORMAL(C
APTURE)）モードとなり、入力データＤをタイミング信
号Ｔに同期してＤ−ＦＦ２７に取り込む。
【０４１１】シフトモード信号ＳＭ２を“１”、テスト
モード信号ＴＭＳＩを“１”、テストモード信号ＴＭＦ
Ｂを“０”、比較制御信号ＣＭＰ０Ｌ及びＣＭＰ１Ｌを
“１”にするとホールド（HOLD）モードとなり、ＯＲゲ
ート１６３〜１６５の出力が強制的に“１”となるた
め、Ｄ−ＦＦ２７のＱ出力がそのままＤ入力に帰還する
ことによりＤ−ＦＦ２７の内容が保持される。
【０４１２】シフトモード信号ＳＭ２を“１”、テスト
モード信号ＴＭＳＩを“０”、テストモード信号ＴＭＦ
Ｂを“１”、比較制御信号ＣＭＰ０Ｌ及びＣＭＰ１Ｌを
“１”にするとシフト動作（SHIFT）モードとなり、Ｏ
Ｒゲート１６３，１６４及び１６６の出力が強制的に
“１”となるため、シリアル入力ＳＩがタイミング信号
Ｔに同期してＤ−ＦＦ２７に取り込まれる。
【０４１３】シフトモード信号ＳＭ２を“１”、テスト
モード信号ＴＭＳＩを“０”、テストモード信号ＴＭＦ
Ｂを“０”、期待値データＥＸＰに応じて比較制御信号
ＣＭＰ１Ｌ及び比較制御信号ＣＭＰ０Ｌのうち一方を
“０”、他方を“１”に設定すると第１のテスト（TEST
1）モードとなる。第１のテストモード時に比較制御信
号ＣＭＰ１Ｌを“０”（ＣＭＰ０Ｌ＝“１”）にする
と、ＯＲゲート１６３によって入力データＤ０が“１”
である場合に故障とみなすテスト（“１”故障テスト）
を行う。この場合、シリアル入力ＳＩ、Ｄ−ＦＦ２７の
Ｑ出力及びＯＲゲート１６３の出力のＡＮＤ演算結果が
Ｄ−ＦＦ２７のＤ入力に帰還する。なお、“１”故障テ
ストとは、実施の形態１５のＳ−ＦＦ１０１の第１（〜
第３）のテストモード動作時における比較制御信号ＣＭ
ＰＬ＝“０”、期待値データＥＸＰ＝“０”の時のテス
トとなる。
【０４１４】第１のテストモード時に比較制御信号ＣＭ
Ｐ０Ｌを“０”（ＣＭＰ１Ｌ＝“１”）にすると、ＯＲ
ゲート１６４によって入力データＤ０が“０”である場
合に故障とみなすテスト（“０”故障テスト）を行う。
この場合、シリアル入力ＳＩ、Ｄ−ＦＦ２７のＱ出力及
びＯＲゲート１６４の出力のＡＮＤ演算結果がＤ−ＦＦ
２７のＤ入力に帰還する。なお、“０”故障テストと
は、実施の形態１５のＳ−ＦＦ１０１の第１（〜第３）
のテストモード動作時における比較制御信号ＣＭＰＬ＝
“０”、期待値データＥＸＰ＝“１”の時のテストとな
る。
【０４１５】シフトモード信号ＳＭ２を“１”、テスト
モード信号ＴＭＳＩを“１”、テストモード信号ＴＭＦ
Ｂを“０”とすると、第２のテスト（TEST2）モードと
なる。第２のテストモード時には、シリアル出力ＳＯの
伝播を行わないテスト（“０”故障テストあるいは
“１”故障テスト）動作を行うことができる。
【０４１６】シフトモード信号ＳＭ２を“１”、テスト
モード信号ＴＭＳＩを“０”、テストモード信号ＴＭＦ
Ｂを“１”とすると、第３のテスト（TEST3）モードと
なる。第３のテストモード時には、故障情報である
“０”をシリアル出力ＳＯとして出力した後は、Ｓ−Ｆ
Ｆ１０３内に故障情報が残らないテスト（“０”故障テ
ストあるいは“１”故障テスト）動作を行うことができ
る。
【０４１７】シフトモード信号ＳＭ２を“１”、テスト
モード信号ＴＭＳＩを“１”、テストモード信号ＴＭＦ
Ｂを“１”、比較制御信号ＣＭＰ０Ｌ及びＣＭＰ１Ｌを
“１”とすると、セット（SET1）モードとなる。セット
モード時には、Ｄ−ＦＦ２７に“１”をセットすること
ができる。
【０４１８】セットモードによって“１”をＤ−ＦＦ２
７に書き込むことにより、ＲＡＭの出力に接続されるラ
ンダムロジックのスキャンテスト等が、実施の形態１５
同様に容易になる。
【０４１９】また、コンパレータ１２３はＯＲ−ＮＡＮ
Ｄ複合ゲート１３３とで共用されるＯＲゲート１６３，
１６４を除いてインバータ１６２のみで構成される。し
たがって、実施の形態１５のコンパレータ１２１のよう
にＥＸ−ＮＯＲゲートを用いた場合に比べて、回路構成
を大幅を簡略化することができる。
【０４２０】＜テスト回路＞このような構成のＳ−ＦＦ
１０３は、実施の形態１のＳ−ＦＦ１同様、図２で示し
た第１の構成のテスト回路１０あるいは図３で示した第
２の構成のテスト回路１６それぞれのスキャンパスを構
成するＳＦＦ＜０＞〜ＳＦＦ＜４＞として用いることに
より、実施の形態１７の半導体集積回路装置のテスト回
路が実現する。ただし、図２及び図３と図３２との関係
において、テストモード信号ＴＭはテストモード信号Ｔ
ＭＳＩ及びＴＭＦＢに対応し、シフトモード信号ＳＭは
シフトモード信号ＳＭ２に対応し、比較制御信号ＣＭＰ
及び期待値データＥＸＰは比較制御信号ＣＭＰ０Ｌ及び
比較制御信号ＣＭＰ１Ｌに対応する。
【０４２１】したがって、実施の形態１７のテスト回路
は、実施の形態１５のテスト回路と等価な動作を行うこ
とができ、実施の形態１５のテスト回路と同様な効果を
奏する。
【０４２２】なお、実施の形態１７のテスト回路を図８
に示すように冗長回路１４に接続することにより、冗長
回路１４を制御することも勿論可能である。
【０４２３】＜制御信号発生回路＞図３４は実施の形態
１７の制御信号発生回路１１３の構成を示す回路図であ
る。
【０４２４】同図に示すように、期待値データＥＸＰは
インバータ１４６の入力となる。ＮＡＮＤゲート１４７
は一方入力にインバータ１４６の出力が接続され、他方
入力に比較制御信号ＣＭＰを受ける。そして、ＮＡＮＤ
ゲート１４７の出力が比較制御信号ＣＭＰ０Ｌとなる。
【０４２５】ＮＡＮＤゲート１４８は一方入力に期待値
データＥＸＰを受け、他方入力に比較制御信号ＣＭＰを
受ける。そして、ＮＡＮＤゲート１４８の出力が比較制
御信号ＣＭＰ１Ｌとなる。
【０４２６】ＯＲゲート１４９は第１入力に期待値デー
タＥＸＰを受け、第２入力に比較制御信号ＣＭＰを受
け、第３入力にシフトモード信号ＳＭを受ける。そし
て、ＯＲゲート１４９の出力がシフトモード信号ＳＭ２
となる。なお、他の構成は図２９で示した実施の形態１
５の制御信号発生回路１１１と同様である。
【０４２７】表３は、制御信号発生回路１１３の入力信
号群（ＳＭ，ＥＸＰ，ＣＭＰ，ＴＭ１，ＡＮＤＳＩ）と
出力信号群（ＴＭＳＩ，ＴＭＦＢ，ＣＭＰ０Ｌ，ＣＭＰ
１Ｌ，ＳＭ２）との関係をモード毎に示した真理値表で
ある。以下、表３を参照して、制御信号発生回路１１３
の入力信号群によるモード設定について説明する。
【０４２８】
【表３】
【０４２９】通常（NORMAL）モードは、シフトモード信
号ＳＭを“０”、期待値データＥＸＰを“０”、比較制
御信号ＣＭＰを“０”、テストモード信号ＴＭ１を
“０”、シリアル伝播モード信号ＡＮＤＳＩを“０”に
設定することにより実現する。
【０４３０】ホールド（HOLD）モードは、シフトモード
信号ＳＭを“１”、比較制御信号ＣＭＰを“０”、テス
トモード信号ＴＭ１を“１”、シリアル伝播モード信号
ＡＮＤＳＩを“０”に設定することにより実現する。
【０４３１】シフト（SHIFT）モードは、シフトモード
信号ＳＭを“１”、比較制御信号ＣＭＰを“０”、テス
トモード信号ＴＭ１を“０”、シリアル伝播モード信号
ＡＮＤＳＩを“０”に設定することより実現する。
【０４３２】第１のテストモードは、シフトモード信号
ＳＭを“１”、テストモード信号ＴＭ１を“１”、シリ
アル伝播モード信号ＡＮＤＳＩを“１”に設定すること
により実現する。
【０４３３】第２のテストモードは、シフトモード信号
ＳＭを“１”、テストモード信号ＴＭ１を“１”、シリ
アル伝播モード信号ＡＮＤＳＩを“０”に設定すること
により実現する。
【０４３４】第３のテストモードは、シフトモード信号
ＳＭを“１”、テストモード信号ＴＭ１を“０”、シリ
アル伝播モード信号ＡＮＤＳＩを“１”に設定すること
により実現する。
【０４３５】セットモードは、シフトモード信号ＳＭを
“０”、期待値データＥＸＰを“１”、比較制御信号Ｃ
ＭＰを“０”、テストモード信号ＴＭ１を“０”、シリ
アル伝播モード信号ＡＮＤＳＩを“０”に設定すること
により実現する。
【０４３６】このような構成の制御信号発生回路１１３
を半導体集積回路装置の入力ピンと実施の形態１７のテ
スト回路との間に設けることにより、従来のテスト機能
付ＲＡＭと混在させることができる。すなわち、シリア
ル伝播モード信号ＡＮＤＳＩを“０”にすれば、他の入
力信号群（ＳＭ，ＴＭ１，ＥＸＰ、ＣＭＰ，Ｔ）は図４
４で示した従来のテスト機能付ＲＡＭ用のテスト回路の
入力信号群と全く同じ信号群となるため、シリアル伝播
モード信号ＡＮＤＳＩ以外の入力ピンを従来構成のテス
ト回路と共用することができる。
【０４３７】＜＜実施の形態１８＞＞図３５はこの発明
の実施の形態１８であるＤＲＡＭ，ＳＲＡＭ等の半導体
集積回路装置のテスト回路に用いられるスキャン・フリ
ップフロップ１０４の構成を示す回路図である。
【０４３８】図３５に示すように、図３２で示したＳ−
ＦＦ１０３から、セレクタ２６及びセレクタ２６制御用
のシフトモード信号ＳＭ２の入力が除去され、インバー
タ１６８の出力をＤ−ＦＦ２７のＤ入力に直接接続して
いる。また、ＯＲゲート１６３の他方入力には入力デー
タＤ０あるいは入力データＤが取り込まれるようにして
いる。なお、他の構成はＳ−ＦＦ１０３と同様である。
【０４３９】このような構成において、テストモード信
号ＴＭＳＩを“１”、テストモード信号ＴＭＦＢを
“１”、比較制御信号ＣＭＰ０Ｌ及びＣＭＰ１Ｌのうち
一方を“１”他方を“０”とすると、通常（NORMAL(CAP
TURE)）モードとなる。
【０４４０】通常モード時において、比較制御信号ＣＭ
Ｐ１Ｌを“０”（ＣＭＰ０Ｌ＝“１”）にすると、ＯＲ
ゲート１６３の他方入力として得られる入力データＤを
タイミング信号Ｔに同期してＤ−ＦＦ２７に取り込み、
比較制御信号ＣＭＰ０Ｌを“０”（ＣＭＰ１Ｌ＝
“１”）にすると、ＯＲゲート１６４の他方入力として
得られる入力データＤの反転値をタイミング信号Ｔに同
期してＤ−ＦＦ２７に取り込む。
【０４４１】このように、通常モード時において、比較
制御信号ＣＭＰ０Ｌ及びＣＭＰ１Ｌに基づき、入力デー
タＤの非反転値及び反転値のうち一方の値をＤ−ＦＦ２
７に選択的に取り込むことができる。
【０４４２】テストモード信号ＴＭＳＩを“１”、テス
トモード信号ＴＭＦＢを“０”、比較制御信号ＣＭＰ０
Ｌ及びＣＭＰ１Ｌを“１”にするとホールド（HOLD）モ
ードとなり、ＯＲゲート１６３〜１６５の出力が強制的
に“１”となるため、Ｄ−ＦＦ２７のＱ出力がそのまま
Ｄ入力に帰還することによりＤ−ＦＦ２７の内容が保持
される。
【０４４３】テストモード信号ＴＭＳＩを“０”、テス
トモード信号ＴＭＦＢを“１”、比較制御信号ＣＭＰ０
Ｌ及びＣＭＰ１Ｌを“１”にするとシフト動作（SHIF
T）モードとなり、ＯＲゲート１６３，１６４及び１６
６の出力が強制的に“１”となるため、シリアル入力Ｓ
Ｉがタイミング信号Ｔに同期してＤ−ＦＦ２７に取り込
まれる。
【０４４４】テストモード信号ＴＭＳＩを“０”、テス
トモード信号ＴＭＦＢを“０”、期待値データＥＸＰに
応じて比較制御信号ＣＭＰ１Ｌ及び比較制御信号ＣＭＰ
０Ｌのうち一方を“０”、他方を“１”に設定すると第
１のテスト（TEST1）モードとなる。第１のテストモー
ド時に比較制御信号ＣＭＰ１Ｌを“０”（ＣＭＰ０Ｌ＝
“１”）にすると、“１”故障テストを行い、比較制御
信号ＣＭＰ０Ｌを“０”（ＣＭＰ１Ｌ＝“１”）にする
と、“０”故障テストを行う。
【０４４５】テストモード信号ＴＭＳＩを“１”、テス
トモード信号ＴＭＦＢを“０”とすると、第２のテスト
（TEST2）モードとなる。第２のテストモード時には、
シリアル出力ＳＯの伝播を行わないテスト（“０”故障
テストあるいは“１”故障テスト）動作を行うことがで
きる。
【０４４６】テストモード信号ＴＭＳＩを“０”、テス
トモード信号ＴＭＦＢを“１”とすると、第３のテスト
（TEST3）モードとなる。第３のテストモード時には、
故障情報である“０”をシリアル出力ＳＯとして出力し
た後は、Ｓ−ＦＦ１０３内に故障情報が残らないテスト
（“０”故障テストあるいは“１”故障テスト）動作を
行うことができる。
【０４４７】テストモード信号ＴＭＳＩを“１”、テス
トモード信号ＴＭＦＢを“１”、比較制御信号ＣＭＰ０
Ｌ及びＣＭＰ１Ｌを“１”とすると、セット（SET1）モ
ードとなる。セットモード時には、Ｄ−ＦＦ２７に
“１”をセットすることができる。
【０４４８】コンパレータ１２３は実施の形態１５のコ
ンパレータ１２１のように、ＥＸ−ＮＯＲゲートを用い
ることなく構成したため、回路構成を簡単にすることが
できる。
【０４４９】加えて、実施の形態１８のＳ−ＦＦ１０４
は、実施の形態１７のＳ−ＦＦ１０３に比べてセレクタ
２６を省略した分、回路構成のさらなる簡略化を図るこ
とができる。
【０４５０】＜テスト回路＞このような構成のＳ−ＦＦ
１０４は、実施の形態１のＳ−ＦＦ１同様、図２で示し
た第１の構成のテスト回路１０あるいは図３で示した第
２の構成のテスト回路１６それぞれのスキャンパスを構
成するＳＦＦ＜０＞〜ＳＦＦ＜４＞として用いることに
より、実施の形態１８の半導体集積回路装置のテスト回
路が実現する。ただし、図２及び図３と図３５との関係
において、テストモード信号ＴＭはテストモード信号Ｔ
ＭＳＩ及びＴＭＦＢに対応し、比較制御信号ＣＭＰ及び
期待値データＥＸＰは比較制御信号ＣＭＰ０Ｌ及び比較
制御信号ＣＭＰ１Ｌに対応する。
【０４５１】したがって、実施の形態１８のテスト回路
は、実施の形態１５のテスト回路と等価な動作を行うこ
とができ、実施の形態１５〜１７のテスト回路と同様な
効果を奏する。
【０４５２】なお、実施の形態１８のテスト回路を図８
に示すように冗長回路１４に接続することにより、冗長
回路１４を制御することも勿論可能である。
【０４５３】＜制御信号発生回路＞図３６は実施の形態
１８の制御信号発生回路１１４の構成を示す回路図であ
る。
【０４５４】同図に示すように、ＮＡＮＤゲート１５０
は一方入力にＮＡＮＤゲート１４８の出力が接続され、
他方入力にＯＲゲート１４９の出力が接続される。な
お、ＯＲゲート１４９とＮＡＮＤゲート１５０とをＯＲ
−ＮＡＮＤ複合ゲートで構成してもよい。
【０４５５】ＮＡＮＤゲート１５０の出力はインバータ
１５１を介して比較制御信号ＣＭＰ１Ｌとして出力され
る。なお、他の構成は図３４で示した実施の形態１７の
制御信号発生回路１１３と同様である。
【０４５６】表４は、制御信号発生回路１１４の入力信
号群（ＳＭ，ＥＸＰ，ＣＭＰ，ＴＭ１，ＡＮＤＳＩ）と
出力信号群（ＴＭＳＩ，ＴＭＦＢ，ＣＭＰ０Ｌ，ＣＭＰ
１Ｌ）との関係をモード毎に示した真理値表である。以
下、表４を参照して、制御信号発生回路１１４の入力信
号群によるモード設定について説明する。
【０４５７】
【表４】
【０４５８】通常（NORMAL）モードは、シフトモード信
号ＳＭを“０”、期待値データＥＸＰを“０”、比較制
御信号ＣＭＰを“０”、テストモード信号ＴＭ１を
“０”、シリアル伝播モード信号ＡＮＤＳＩを“０”に
設定することにより実現する。
【０４５９】ホールド（HOLD）モードは、シフトモード
信号ＳＭを“１”、比較制御信号ＣＭＰを“０”、テス
トモード信号ＴＭ１を“１”、シリアル伝播モード信号
ＡＮＤＳＩを“０”に設定することにより実現する。
【０４６０】シフト（SHIFT）モードは、シフトモード
信号ＳＭを“１”、比較制御信号ＣＭＰを“０”、テス
トモード信号ＴＭ１を“０”、シリアル伝播モード信号
ＡＮＤＳＩを“０”に設定することより実現する。
【０４６１】第１のテストモードは、シフトモード信号
ＳＭを“１”、テストモード信号ＴＭ１を“１”、シリ
アル伝播モード信号ＡＮＤＳＩを“１”に設定すること
により実現する。
【０４６２】第２のテストモードは、シフトモード信号
ＳＭを“１”、テストモード信号ＴＭ１を“１”、シリ
アル伝播モード信号ＡＮＤＳＩを“０”に設定すること
により実現する。
【０４６３】第３のテストモードは、シフトモード信号
ＳＭを“１”、テストモード信号ＴＭ１を“０”、シリ
アル伝播モード信号ＡＮＤＳＩを“１”に設定すること
により実現する。
【０４６４】セットモードは、シフトモード信号ＳＭを
“０”、期待値データＥＸＰを“１”、比較制御信号Ｃ
ＭＰを“０”、テストモード信号ＴＭ１を“０”、シリ
アル伝播モード信号ＡＮＤＳＩを“０”に設定すること
により実現する。
【０４６５】このような構成の制御信号発生回路１１４
を半導体集積回路装置の入力ピンと実施の形態１８のテ
スト回路との間に設けることにより、従来のテスト機能
付ＲＡＭと混在させることができる。すなわち、シリア
ル伝播モード信号ＡＮＤＳＩを“０”にすれば、他の入
力信号群（ＳＭ，ＴＭ１，ＥＸＰ、ＣＭＰ，Ｔ）は図４
４で示した従来のテスト機能付ＲＡＭ用のテスト回路の
入力信号群と全く同じ信号群となるため、シリアル伝播
モード信号ＡＮＤＳＩ以外の入力ピンを従来構成のテス
ト回路と共用することができる。
【０４６６】＜＜実施の形態１９＞＞図３７はこの発明
の実施の形態１９であるＤＲＡＭ，ＳＲＡＭ等の半導体
集積回路装置のテスト回路に用いられるスキャン・フリ
ップフロップ１０５の構成を示す回路図である。
【０４６７】図３７に示すように、コンパレータ１２４
はインバータ１６２、ＯＲゲート１６３及び１６４から
構成され、インバータ１６２は入力データＤあるは入力
データＤ０を受け、ＯＲゲート１６３は一方入力に比較
制御信号ＣＭＰ１Ｌを受け、他方入力に入力データＤあ
るいは入力データＤ０を受け、ＯＲゲート１６４は一方
入力に比較制御信号ＣＭＰ０Ｌを受け、他方入力がイン
バータ１６２の出力に接続される。
【０４６８】ＯＲゲート１７０は一方入力にシリアル入
力ＳＩを受け、他方入力にテストモード信号ＴＭＳＩを
受ける。ＯＲゲート１７１は一方入力にテストモード信
号ＴＭＦＢを受け、他方入力にＤ−ＦＦ２７からのＱ出
力を受ける。
【０４６９】ＮＡＮＤゲート１７２はＯＲゲート１７
０，１７１の出力を受け、２つのＯＲ演算結果であるＯ
Ｒゲート１７０，１７１の出力のＮＡＮＤ演算を行って
その演算結果をインバータ１７３の入力に付与する。
【０４７０】上記したＮＡＮＤゲート１７２とＯＲゲー
ト１７０，１７１とが一体形成されることにより、ＯＲ
−ＮＡＮＤ複合ゲート１３４が構成される。
【０４７１】ＮＡＮＤゲート１６９はＯＲゲート１６
３，１６４及びインバータ１７３の出力を受け、ＯＲゲ
ート１６３，１６４及びインバータ１７３の出力のＮＡ
ＮＤ演算処理を行ってその演算結果をインバータ１６８
の入力に出力する。
【０４７２】上記したＮＡＮＤゲート１６９とＯＲゲー
ト１６３，１６４とが一体形成されることにより、第３
入力付きＯＲ−ＮＡＮＤ複合ゲート１３５が構成され
る。したがって、ＯＲゲート１６３，１６４はコンパレ
ータ１２４とＯＲ−ＮＡＮＤ複合ゲート１３５とで共用
される。そして、ＯＲ−ＮＡＮＤ複合ゲート１３５の出
力はインバータ１６８の入力に接続される。他の構成は
図３５で示した実施の形態１８のＳ−ＦＦ１０４と同様
である。
【０４７３】このような構成の実施の形態１９のＳ−Ｆ
Ｆ１０５は、実施の形態１８のＳ−ＦＦ１０４と全く同
様に、テストモード信号ＴＭＳＩ、テストモード信号Ｔ
ＭＦＢを“１”、比較制御信号ＣＭＰ０Ｌ及び比較制御
信号ＣＭＰ１Ｌに基づき、通常モード、ホールドモー
ド、シフトモード、第１〜第３のテストモード及びセッ
トモードでの動作が可能になり、実施の形態１８のＳ−
ＦＦ１０４と同様な効果を奏する。
【０４７４】図３８はＯＲ−ＮＡＮＤ複合ゲート１３４
の内部構成を示す回路図である。同図に示すように、電
源ＶDD，接地レベル間にＰＭＯＳトランジスタＱＡ１，
ＱＡ０及びトランスファゲートＴＦ１，ＴＦ２が直列に
接続される。
【０４７５】さらに、ＰＭＯＳトランジスタＱＡ１，Ｑ
Ａ０に対して、ＰＭＯＳトランジスタＱＢ１，ＱＢ０が
並列に接続される。
【０４７６】第１Ａ入力ＩＮＡ１及び第０Ａ入力ＩＮＡ
０はトランスファゲートＴＦ１の２つのＮＭＯＳゲート
の一方及び他方にそれぞれ入力されるとともに、ＰＭＯ
ＳトランジスタＱＡ１及びＱＡ０のゲートにそれぞれ入
力される。第１Ｂ入力ＩＮＢ１及び第０Ｂ入力ＩＮＢ０
はトランスファゲートＴＦ２の２つのＮＭＯＳゲートの
一方及び他方にそれぞれ入力されるとともに、ＰＭＯＳ
トランジスタＱＢ１及びＱＢ０のゲートにそれぞれ入力
される。
【０４７７】このように構成することにより、第１Ａ入
力ＩＮＡ１及び第０Ａ入力ＩＮＡ０並びに第１Ｂ入力Ｉ
ＮＢ１及び第０Ｂ入力ＩＮＢ０からの信号のＯＲ−ＮＡ
ＮＤ演算結果を出力ＯＵＴから出力するＯＲ−ＮＡＮＤ
複合ゲート１３４を得ることができる。
【０４７８】図３９はＯＲ−ＮＡＮＤ複合ゲート１３５
の内部構成を示す回路図である。同図に示すように、電
源ＶDD，接地レベル間にＰＭＯＳトランジスタＱＡ１，
ＱＡ０、トランスファゲートＴＦ１，ＴＦ２及びＮＭＯ
ＳトランジスタＱＮ１が直列に接続される。
【０４７９】さらに、ＰＭＯＳトランジスタＱＡ１，Ｑ
Ａ０に対して、ＰＭＯＳトランジスタＱＢ１，ＱＢ０及
びＰＭＯＳトランジスタＱＰ１がそれぞれ並列に接続さ
れる。
【０４８０】第１Ａ入力ＩＮＡ１及び第０Ａ入力ＩＮＡ
０はトランスファゲートＴＦ１の２つのＮＭＯＳゲート
の一方及び他方にそれぞれ入力されるとともに、ＰＭＯ
ＳトランジスタＱＡ１及びＱＡ０のゲートにそれぞれ入
力される。第１Ｂ入力ＩＮＢ１及び第０Ｂ入力ＩＮＢ０
はトランスファゲートＴＦ２の２つのＮＭＯＳゲートの
一方及び他方にそれぞれ入力されるとともに、ＰＭＯＳ
トランジスタＱＢ１及びＱＢ０のゲートにそれぞれ入力
される。第３入力ＩＮＣはＮＭＯＳトランジスタＱＮ１
のゲートに入力されるともにＰＭＯＳトランジスタＱＰ
１のゲートに入力される。
【０４８１】このように構成することにより、第１Ａ入
力ＩＮＡ１及び第０Ａ入力ＩＮＡ０並びに第１Ｂ入力Ｉ
ＮＢ１及び第０Ｂ入力ＩＮＢ０からの信号のＯＲ演算結
果と第３入力ＩＮＣからの信号とのＮＡＮＤ演算結果を
出力ＯＵＴから出力するＯＲ−ＮＡＮＤ複合ゲート１３
５を得ることができる。
【０４８２】上記構成のＳ−ＦＦ１０５は、通常モード
時において、テストモード信号ＴＭＳＩが“１”、テス
トモード信号ＴＭＦＢが“１”となるため、インバータ
１７３の出力は“１”に固定される。
【０４８３】したがって、通常モード時は、ＯＲ−ＮＡ
ＮＤ複合ゲート１３５の演算処理時間によってＳ−ＦＦ
１０５の動作時間が決定する。ＯＲ−ＮＡＮＤ複合ゲー
ト１３５の構成は、図３９に示すように、電源ＶDD，接
地間に直列に接続されるトランジスタ段数は５段であ
り、ＮＭＯＳトランジスタＱＮ１が常時オン状態となる
ため、実質４段である。
【０４８４】一方、Ｓ−ＦＦ１０３，１０４で用いたＯ
Ｒ−ＮＡＮＤ複合ゲート１３３（図３３参照）において
接地間に直列に接続されるトランジスタ段数は６段であ
る。
【０４８５】したがって、実施の形態１９のＳ−ＦＦ１
０５は、実施の形態１８のＳ−ＦＦ１０４に比べて、通
常モード時の動作速度の高速化を図ることができる。
【０４８６】＜テスト回路＞このような構成のＳ−ＦＦ
１０５は、実施の形態１８のＳ−ＦＦ１０４と同様、図
２で示した第１の構成のテスト回路１０あるいは図３で
示した第２の構成のテスト回路１６それぞれのスキャン
パスを構成するＳＦＦ＜０＞〜ＳＦＦ＜４＞として用い
ることにより、実施の形態１９の半導体集積回路装置の
テスト回路が実現する。
【０４８７】なお、実施の形態１９のテスト回路を図８
に示すように冗長回路１４に接続することにより、冗長
回路１４を制御することも勿論可能である。
【０４８８】＜制御信号発生回路＞また、図３６で示し
た制御信号発生回路１１４を半導体集積回路装置の入力
ピンと実施の形態１９のテスト回路との間に設けること
により、実施の形態１８と同様、従来のテスト機能付Ｒ
ＡＭと混在させることができる。
【０４８９】＜＜実施の形態２０＞＞図４０はこの発明
の実施の形態２０であるＤＲＡＭ，ＳＲＡＭ等の半導体
集積回路装置のテスト回路に用いられるスキャン・フリ
ップフロップ１０６の構成を示す回路図である。
【０４９０】図４０に示すように、コンパレータ１２４
はインバータ１７４，１８０、ＯＲゲート１７５，１７
９、ＮＡＮＤゲート１８１及びＮＡＮＤゲート１７８の
一部機能から構成される。インバータ１７４は入力デー
タＤあるは入力データＤ０を受け、ＯＲゲート１７９は
一方入力に比較制御信号ＣＭＰ１Ｌを受け、他方入力に
入力データＤあるいは入力データＤ０を受け、ＯＲゲー
ト１７５は一方入力に比較制御信号ＣＭＰ０Ｌを受け、
他方入力がインバータ１７４の出力に接続される。
【０４９１】ＮＡＮＤゲート１８１は一方入力がＯＲゲ
ート１７９の出力に接続され、他方入力がインバータ１
８０の出力に接続される。上記したＮＡＮＤゲート１８
１とＯＲゲート１７９とが一体形成されることにより、
第２入力付きＯＲ−ＮＡＮＤ複合ゲート１３７が構成さ
れる。
【０４９２】ＯＲゲート１７６は一方入力にシリアル入
力ＳＩを受け、他方入力にテストモード信号ＴＭＳＩを
受ける。ＯＲゲート１７７は一方入力にテストモード信
号ＴＭＦＢを受け、他方入力にＤ−ＦＦ２７からのＱ出
力を受ける。
【０４９３】ＮＡＮＤゲート１７８はＯＲゲート１７５
〜１７７の出力を受け、３つのＯＲ演算結果であるＯＲ
ゲート１７５〜１７７の出力のＮＡＮＤ演算を行ってそ
の演算結果をインバータ１８０の入力に付与する。
【０４９４】上記したＮＡＮＤゲート１７８とＯＲゲー
ト１７５〜１７７とが一体形成されることにより、ＯＲ
−ＮＡＮＤ複合ゲート１３６が構成される。他の構成は
図３５で示した実施の形態１８のＳ−ＦＦ１０４と同様
である。
【０４９５】このような構成の実施の形態２０のＳ−Ｆ
Ｆ１０６は、実施の形態１８のＳ−ＦＦ１０４と全く同
様に、テストモード信号ＴＭＳＩ、テストモード信号Ｔ
ＭＦＢを“１”、比較制御信号ＣＭＰ０Ｌ及び比較制御
信号ＣＭＰ１Ｌに基づき、通常モード、ホールドモー
ド、シフトモード、第１〜第３のテストモード及びセッ
トモードでの動作が可能になり、実施の形態１８のＳ−
ＦＦ１０４と同様な効果を奏する。
【０４９６】図４１はＯＲ−ＮＡＮＤ複合ゲート１３７
の内部構成を示す回路図である。同図に示すように、電
源ＶDD，接地レベル間にＰＭＯＳトランジスタＱＡ１，
ＱＡ０、トランスファゲートＴＦ１及びＮＭＯＳトラン
ジスタＱＮ２が直列に接続される。
【０４９７】さらに、ＰＭＯＳトランジスタＱＡ１，Ｑ
Ａ０に対してＰＭＯＳトランジスタＱＰ２がそれぞれ並
列に接続される。
【０４９８】第１Ａ入力ＩＮＡ１及び第０Ａ入力ＩＮＡ
０はトランスファゲートＴＦ１の２つのＮＭＯＳゲート
の一方及び他方にそれぞれ入力されるとともに、ＰＭＯ
ＳトランジスタＱＡ１及びＱＡ０のゲートにそれぞれ入
力される。第２入力ＩＮＢはＮＭＯＳトランジスタＱＮ
２のゲートに入力されるともにＰＭＯＳトランジスタＱ
Ｐ２のゲートに入力される。
【０４９９】このように構成することにより、第１Ａ入
力ＩＮＡ１及び第０Ａ入力ＩＮＡ０からの信号のＯＲ演
算結果と第２入力ＩＮＢからの信号とのＮＡＮＤ演算結
果を出力ＯＵＴから出力するＯＲ−ＮＡＮＤ複合ゲート
１３７を得ることができる。
【０５００】なお、ＯＲ−ＮＡＮＤ複合ゲート１３６の
内部構成は、図２８で示したＯＲ−ＮＡＮＤ複合ゲート
１３１の内部構成と等価な構成となる。
【０５０１】上記構成のＳ−ＦＦ１０６は、入力データ
Ｄの非反転値取り込みを行う通常モード時において、テ
ストモード信号ＴＭＳＩが“１”、テストモード信号Ｔ
ＭＦＢが“１”、比較制御信号ＣＭＰ１Ｌが“０”、比
較制御信号ＣＭＰ０Ｌが“１”となるため、インバータ
１８０の出力は“１”に固定される。
【０５０２】したがって、入力データＤの非反転値取り
込みを行う通常モード時は、ＯＲ−ＮＡＮＤ複合ゲート
１３７の演算処理時間によってＳ−ＦＦ１０６の動作時
間が決定する。ＯＲ−ＮＡＮＤ複合ゲート１３７の構成
は、図４１に示すように、電源ＶDD，接地間に直列に接
続されるトランジスタ段数は４段であり、ＮＭＯＳトラ
ンジスタＱＮ２が常時オン状態となるため、実質３段で
ある。
【０５０３】したがって、実施の形態２０のＳ−ＦＦ１
０６は、実施の形態１８のＳ−ＦＦ１０４は勿論、実施
の形態１９のＳ−ＦＦ１０５に比べても、入力データＤ
の非反転値取り込みを行う通常モード時の動作速度の高
速化を図ることができる。
【０５０４】＜テスト回路＞このような構成のＳ−ＦＦ
１０６は、実施の形態１８のＳ−ＦＦ１０４同様、図２
で示した第１の構成のテスト回路１０あるいは図３で示
した第２の構成のテスト回路１６それぞれのスキャンパ
スを構成するＳＦＦ＜０＞〜ＳＦＦ＜４＞として用いる
ことにより、実施の形態２０の半導体集積回路装置のテ
スト回路が実現する。
【０５０５】なお、実施の形態２０のテスト回路を図８
に示すように冗長回路１４に接続することにより、冗長
回路１４を制御することも勿論可能である。
【０５０６】＜制御信号発生回路＞また、図３６で示し
た制御信号発生回路１１４を半導体集積回路装置の入力
ピンと実施の形態２０のテスト回路との間に設けること
により、実施の形態１８と同様、従来のテスト機能付Ｒ
ＡＭと混在させることができる。
【０５０７】＜＜実施の形態２１＞＞図４２はこの発明
の実施の形態２１であるＤＲＡＭ，ＳＲＡＭ等の半導体
集積回路装置のテスト回路に用いられるスキャン・フリ
ップフロップ１０６の構成を示す回路図である。
【０５０８】図４２に示すように、図３２で示した実施
の形態１７のＳ−ＦＦ１０３のセレクタ２６に代えてＯ
Ｒゲート１８２、インバータ１８３及びＮＡＮＤゲート
１８４を設けたことを特徴としている。
【０５０９】ＯＲゲート１８２は一方入力にシフトモー
ド信号ＳＭ２を受け、他方入力に入力データＤを受け
る。ＮＡＮＤゲート１８４は一方入力にＯＲゲート１８
２の出力が接続され、他方入力にインバータ１６８の出
力が接続される。ＮＡＮＤゲート１８４の出力はインバ
ータ１８３を介してＤ−ＦＦ２７のデータ入力Ｄに接続
される。
【０５１０】上記したＮＡＮＤゲート１８４とＯＲゲー
ト１８２とが一体形成されることにより、第２入力付き
ＯＲ−ＮＡＮＤ複合ゲート１３８が構成される。なお、
ＯＲ−ＮＡＮＤ複合ゲート１３８の内部構成は図４１で
示したＯＲ−ＮＡＮＤ複合ゲート１３７の内部構成と等
価である。
【０５１１】なお、他の構成は図３２で示した実施の形
態１７のＳ−ＦＦ１０３と同様であるため、説明を省略
する。
【０５１２】このような構成の実施の形態２１のＳ−Ｆ
Ｆ１０７は、実施の形態１７のＳ−ＦＦ１０３と全く同
様に、シフトモード信号ＳＭ２、テストモード信号ＴＭ
ＳＩ、テストモード信号ＴＭＦＢを“１”、比較制御信
号ＣＭＰ０Ｌ及び比較制御信号ＣＭＰ１Ｌに基づき、通
常モード、ホールドモード、シフトモード、第１〜第３
のテストモード及びセットモードでの動作が可能にな
り、実施の形態１７のＳ−ＦＦ１０３と同様な効果を奏
する。
【０５１３】上記構成のＳ−ＦＦ１０７は、通常モード
時において、テストモード信号ＴＭＳＩが“１”、テス
トモード信号ＴＭＦＢが“１”、比較制御信号ＣＭＰ１
Ｌが“１”、比較制御信号ＣＭＰ０Ｌが“１”となるた
め、インバータ１６８の出力は“１”に固定される。
【０５１４】したがって、通常モード時は、ＯＲ−ＮＡ
ＮＤ複合ゲート１３８の演算処理時間によってＳ−ＦＦ
１０７の動作時間が決定する。ＯＲ−ＮＡＮＤ複合ゲー
ト１３８の構成は、図４１に示したＯＲ−ＮＡＮＤ複合
ゲート１３７の構成と等価であるため、電源ＶDD，接地
間に直列に接続されるトランジスタ段数は４段であり、
ＮＭＯＳトランジスタＱＮ２が常時オン状態となるた
め、実質３段となる。
【０５１５】したがって、実施の形態２１のＳ−ＦＦ１
０７は、実施の形態１７のセレクタ２６を用いたＳ−Ｆ
Ｆ１０３に比べて、通常モード時の動作速度の高速化を
図ることができる。
【０５１６】＜テスト回路＞このような構成のＳ−ＦＦ
１０７は、実施の形態１７のＳ−ＦＦ１０３同様、図２
で示した第１の構成のテスト回路１０あるいは図３で示
した第２の構成のテスト回路１６それぞれのスキャンパ
スを構成するＳＦＦ＜０＞〜ＳＦＦ＜４＞として用いる
ことにより、実施の形態２１の半導体集積回路装置のテ
スト回路が実現する。
【０５１７】なお、実施の形態２１のテスト回路を図８
に示すように冗長回路１４に接続することにより、冗長
回路１４を制御することも勿論可能である。
【０５１８】＜制御信号発生回路＞また、図３４で示し
た制御信号発生回路１１３を半導体集積回路装置の入力
ピンと実施の形態２１のテスト回路との間に設けること
により、実施の形態１７と同様、従来のテスト機能付Ｒ
ＡＭと混在させることができる。
【０５１９】＜＜実施の形態２２＞＞図４２はこの発明
の実施の形態２１であるＤＲＡＭ，ＳＲＡＭ等の半導体
集積回路装置のテスト回路に用いられるスキャン・フリ
ップフロップ１０６の構成を示す回路図である。
【０５２０】図４２に示すように、図３２で示した実施
の形態１７のＳ−ＦＦ１０３のセレクタ２６に代えてＯ
Ｒゲート１８２、インバータ１８３及びＮＡＮＤゲート
１８４を設けたことを特徴としている。
【０５２１】ＯＲゲート１８２は一方入力にシフトモー
ド信号ＳＭ２を受け、他方入力に入力データＤを受け
る。ＮＡＮＤゲート１８４は一方入力にＯＲゲート１８
２の出力が接続され、他方入力にインバータ１６８の出
力が接続される。ＮＡＮＤゲート１８４の出力はインバ
ータ１８３を介してＤ−ＦＦ２７のデータ入力Ｄに接続
される。
【０５２２】上記したＮＡＮＤゲート１８４とＯＲゲー
ト１８２とが一体形成されることにより、第２入力付き
ＯＲ−ＮＡＮＤ複合ゲート１３８が構成される。なお、
ＯＲ−ＮＡＮＤ複合ゲート１３８の内部構成は図４１で
示したＯＲ−ＮＡＮＤ複合ゲート１３７の内部構成と等
価である。
【０５２３】なお、他の構成は図３２で示した実施の形
態１７のＳ−ＦＦ１０３と同様であるため、説明を省略
する。
【０５２４】このような構成の実施の形態２１のＳ−Ｆ
Ｆ１０７は、実施の形態１７のＳ−ＦＦ１０３と全く同
様に、シフトモード信号ＳＭ２、テストモード信号ＴＭ
ＳＩ、テストモード信号ＴＭＦＢを“１”、比較制御信
号ＣＭＰ０Ｌ及び比較制御信号ＣＭＰ１Ｌに基づき、通
常モード、ホールドモード、シフトモード、第１〜第３
のテストモード及びセットモードでの動作が可能にな
り、実施の形態１７のＳ−ＦＦ１０３と同様な効果を奏
する。
【０５２５】実施の形態２１のＳ−ＦＦ１０７は、セレ
クタ２６に置き換えて、セレクタ２６と同等の機能を論
理ゲート１８２〜１８４を用いて実現することにより、
ＣＭＯＳ回路で構成する場合等に比較的簡単な回路構成
で比較的高速な選択動作が可能となる。
【０５２６】＜テスト回路＞このような構成のＳ−ＦＦ
１０７は、実施の形態１７のＳ−ＦＦ１０３同様、図２
で示した第１の構成のテスト回路１０あるいは図３で示
した第２の構成のテスト回路１６それぞれのスキャンパ
スを構成するＳＦＦ＜０＞〜ＳＦＦ＜４＞として用いる
ことにより、実施の形態２１の半導体集積回路装置のテ
スト回路が実現する。
【０５２７】＜制御信号発生回路＞また、図３４で示し
た制御信号発生回路１１３を半導体集積回路装置の入力
ピンと実施の形態２１のテスト回路との間に設けること
により、実施の形態１７と同様、従来のテスト機能付Ｒ
ＡＭと混在させることができる。
【０５２８】＜＜その他＞＞なお、上述した実施の形態
ではテスト回路のスキャンパスを構成する初段のＳ−Ｆ
Ｆ（図２，図３のＳＦＦ＜３＞、図１３のＭＳＦＦ＜３
＞等）もその後段のＳ−ＦＦと同様、シリアル入力ＳＩ
を加味した故障判定を行う第１のテストモードによるテ
ストが可能な本願発明のＳ−ＦＦを用いたが、初段のＳ
−ＦＦのシリアル入力ＳＩはテスト結果とは無関係であ
るため、図２６で示したようなシリアル入力ＳＩを加味
しない第２のテストモードによるテストのみ可能な従来
構造のＳ−ＦＦを用いても支障ない。
【０５２９】また、スキャンパスを構成するＳ−ＦＦの
うち連続する１以上のＳ−ＦＦからなる一部のＳ−ＦＦ
のみに、第１のテストモードによるテストが可能なＳ−
ＦＦを用いてもよい。この場合、上記一部のＳ−ＦＦの
最終段のシリアル出力ＳＯを観察しながら第１のテスト
モードのテストを行うことになり、そのテスト範囲は、
一部のＳ−ＦＦに対応する（上記一部のＳ−ＦＦのうち
初段のＳ−ＦＦの直前に接続されるＳ−ＦＦが存在すれ
ば、そのＳ−ＦＦのデータ出力も含む）に対応するＲＡ
Ｍのビットとなる。
【０５３０】なお、上述した実施の形態ではテスト対象
の記憶回路としてＲＡＭ（ランダム・アクセス・メモ
リ）を示したが、FIFOメモリのようなシーケンシャル・
アクセスの記憶回路を用いてもよい。
【０５３１】なお、上述した実施の形態１８〜実施の形
態２１（図３５，図３７，図４０及び図４２）では、図
４６に示すように、Ｄ−ＦＦ２７のＤ入力側にインバー
タ１６８を設けて、ＯＲ−ＮＡＮＤ複合ゲートの出力デ
ータＤＩＮＶがインバータ１６８を介してＤ−ＦＦ２７
のＤ入力に付与される構成を示したが、図４７に示すよ
うに、Ｄ−ＦＦ２７のＤ入力に出力データＤＩＮＶを直
接付与し、Ｄ−ＦＦ２７のＱ出力側にインバータ１６８
を設け、インバータ１６８の出力をシリアル出力ＳＯ及
びデータ出力Ｑとして出力するように構成してもよい。
【０５３２】すなわち、実施の形態１８（図３５）の構
成を例に挙げて説明すると、コンパレータ１２３、ＯＲ
−ＮＡＮＤ複合ゲート１３３、インバータ１６８及びＤ
−ＦＦ２７の合体物がＯＲゲート１６３〜１６６の出力
に対してＡＮＤ演算処理が行えるように構成されておれ
ば、インバータ１６８の配置はＤ−ＦＦ２７のＤ入力側
でもＱ出力側にも良い。
【０５３３】同様に、上述した実施の形態１５〜実施の
形態１７（図２７，図３０及び図３２）でも、セレクタ
２６の“１”入力側に設けられたインバータ１６８を、
図４７に示すように、Ｄ−ＦＦ２７のＱ出力側に設ける
ように構成してもよい。ただし、この構成の場合、セレ
クタ２６の“０”入力と入力データＤとの間にもインバ
ータを別途設ける必要がある。
【０５３４】なお、半導体集積回路装置内に複数のＲＡ
Ｍが存在する場合は、あるＲＡＭのテスト回路のシリア
ル入力データＳＩＤＯとして、他のＲＡＭのテスト回路
のシリアル出力データＳＯＤＯを伝達するように半導体
集積回路装置を構成してもよい。この場合、後段のＲＡ
Ｍのテスト回路のスキャンパスを構成する初段のＳ−Ｆ
Ｆにも第１のテストモードによるテストが可能なＳ−Ｆ
Ｆを用いる必要がある。
【０５３５】また、上述した実施の形態では、半導体集
積回路装置として主としてＤＲＡＭを例に挙げたが内部
にデータ記憶部を有する全ての半導体集積回路装置に本
発明が適用可能なのは勿論である。
【０５３６】
【発明の効果】以上説明したように、この発明における
請求項１記載の半導体集積回路装置における複数のＳ−
ＦＦのうち連続する１以上のＳ−ＦＦの故障情報伝達手
段は、第１のテストモード時に、比較結果データに加え
シリアル入力データを含む故障判定用データ群うち少な
くとも１つのデータが故障を指示するとき、故障を指示
するシリアル出力データを出力する。
【０５３７】したがって、上記連続する１以上のＳ−Ｆ
Ｆの第１段〜最終段それぞれのシリアル出力データ及び
上記第１段のＳ−ＦＦのシリアル入力データのうちいず
れか一つのデータが故障を指示すれば、故障を指示する
シリアル出力データを最初に出力するＳ−ＦＦから最終
段のＳ−ＦＦにかけて、故障を指示するシリアル出力デ
ータが伝播する。
【０５３８】その結果、第１のテストモード時に、上記
最終段のＳ−ＦＦのシリアル出力データのみを観察する
ことにより、少なくとも上記連続する１以上のＳ−ＦＦ
に対応する部分について被テスト記憶回路の故障の有無
を早期に認識することができる。
【０５３９】また、請求項２記載の半導体集積回路装置
は、記憶用データ出力手段によって、第１のテストモー
ド時に、故障判定データ群のうち少なくとも１つのデー
タが故障を指示するとき、故障を指示する記憶用データ
をラッチデータとしてデータ記憶部に記憶させており、
シリアル出力データはラッチデータを含んでいる。
【０５４０】したがって、故障を指示するシリアル出力
データをラッチデータとしてデータ記憶部内に保持させ
ることができる。
【０５４１】また、請求項３記載の半導体集積回路装置
において故障判定データ群はラッチデータをさらに含む
ため、一度、故障を指示するラッチデータがデータ記憶
部に保持されると、故障を指示するラッチデータが継続
的に保持される。
【０５４２】請求項４記載の半導体集積回路装置は、第
１のテストモード時に、比較結果データ及びラッチデー
タのうち少なくとも１つのデータが故障を指示すると
き、記憶用データ出力手段によって故障を指示するラッ
チデータをデータ記憶部に記憶させ、さらに、シリアル
データ出力手段によって、シリアル入力データ及びラッ
チデータのうち少なくとも一方のデータが故障を指示す
るとき、故障を指示するシリアル出力データを出力して
いる。
【０５４３】したがって、シリアル入力データ、比較結
果データ及びラッチデータを含む故障判定データ群のう
ち少なくとも１つのデータが故障を指示すれば、故障を
指示するシリアル出力データが出力される。
【０５４４】また、シリアルデータ出力手段は、シリア
ル入力データが故障を指示するとき、ラッチデータの指
示内容に関係なく故障を指示するシリアル出力データを
出力するため、ラッチデータが確定するよりも早期に故
障を指示するシリアル出力データを出力することができ
る。
【０５４５】請求項５記載の半導体集積回路装置におい
て、シリアル出力データ出力手段は、第１のテストモー
ド時に、比較結果データとシリアル入力データの故障指
示内容を加味したラッチデータとのうち少なくとも１つ
のデータが故障を指示するとき、故障を指示するシリア
ル出力データを出力している。
【０５４６】したがって、シリアル入力データ、比較結
果データ及びラッチデータを含む故障判定データ群のう
ち少なくとも１つのデータが故障を指示すれば、故障を
指示するシリアル出力データが出力される。
【０５４７】また、シリアルデータ出力手段は、比較結
果データが故障を指示するとき、ラッチデータの指示内
容に関係なく故障を指示するシリアル出力データを出力
するため、ラッチデータが確定するよりも早期に故障を
指示するシリアル出力データを出力することができる。
【０５４８】請求項６記載の半導体集積回路装置におい
て、シリアル出力データ出力手段は、比較結果データ及
びシリアル入力データそのものであるラッチデータのう
ち少なくとも１つのデータが故障を指示するとき、故障
を指示するシリアル出力データを出力している。
【０５４９】したがって、シリアル入力データ及び比較
結果データを含む故障判定データ群のうち少なくとも１
つのデータが故障を指示すれば、故障を指示するシリア
ル出力データが出力される。
【０５５０】また、シリアルデータ出力手段は、比較結
果データが故障を指示するとき、ラッチデータの指示内
容に関係なく故障を指示するシリアル出力データを出力
するため、ラッチデータが確定するよりも早期に故障を
指示するシリアル出力データを出力することができる。
【０５５１】さらに、請求項７記載の半導体集積回路装
置において、データ記憶手段は、故障観測モード時に、
所定のタイミング信号に同期して比較結果データをラッ
チデータとして記憶するため、ラッチデータを観測する
ことにより容易に比較結果データの故障指示内容を認識
することができる。
【０５５２】請求項８記載の半導体集積回路装置は、記
憶用データをラッチデータ及びシリアル出力データとし
て記憶するデータ記憶部と、第１のテストモード時にシ
リアル入力データを選択データとして出力し、第２のテ
ストモード時にラッチデータを選択データとして出力す
る選択手段と、上記第１及び第２のテストモード時に、
選択データ及び比較結果データのうち少なくとも一方の
データが故障を指示するとき、故障を指示する記憶用デ
ータを出力する記憶用データ出力手段とを備えている。
【０５５３】したがって、第１のテストモード時は、シ
リアル入力データ及び比較結果データを含む故障判定デ
ータ群のうち少なくとも１つのデータが故障を指示すれ
ば、故障を指示するシリアル出力データが出力され、第
２のテストモード時は、ラッチデータ及び比較結果デー
タを含む故障判定データ群のうち少なくとも１つのデー
タが故障を指示すれば、故障を指示するシリアル出力デ
ータが出力される。
【０５５４】さらに、請求項９記載の半導体集積回路装
置において、記憶用データ出力手段は、故障観測モード
時に、比較結果データを記憶用データとして出力してい
るため、データ記憶部のラッチデータを観測することに
より容易に比較結果データの故障指示内容を認識するこ
とができる。
【０５５５】請求項１０記載の半導体集積回路装置おい
て、比較回路は所定数の出力データと所定数の期待値デ
ータとをそれぞれ比較して、不一致が１つでも存在する
と故障を指示する比較結果データを出力するため、所定
数単位に一括した故障判定を行うことができる。
【０５５６】したがって、被テスト記憶回路の複数の出
力データ数に対して、所定数に反比例した数の比較的少
ないＳ−ＦＦを用いてテスト回路を構成することができ
る。
【０５５７】また、請求項１１記載の半導体集積回路装
置のテスト回路は、複数のビットのうち所定数の出力デ
ータに対応する所定数のビットそれぞれに所定数のテス
トデータを独立して書き込むデータ入力部を有するた
め、被テスト記憶回路のメモリセルアレイ構造等の内部
構造を考慮して、所定数のビットを設定することにより
有効なテストを行うことができる。
【０５５８】請求項１２記載の半導体集積回路装置の記
憶用データ出力手段は、第２のテストモード時に、比較
結果データ及びラッチデータのうち少なくとも１つのデ
ータが故障を指示するとき、故障を指示する記憶用デー
タを出力するため、第２のテストモード時は、前記ラッ
チデータ及び比較結果データを含む故障判定データ群の
うち少なくとも１つのデータが故障を指示すれば、故障
を指示するラッチデータを得ることができる。
【０５５９】したがって、第１及び第２のテストモード
を使い分けることにより、シリアル入力データを故障判
定データ群に含める場合と含めない場合とでそれぞれ被
テスト記憶回路のテストを行うことができる。
【０５６０】請求項１３記載の半導体集積回路装置にお
いて、ＡＮＤ演算手段は第１のテストモード時に、シリ
アル入力データ、ラッチデータ及び比較結果データをＡ
ＮＤ演算処理するため、これら３つのデータのうち、少
なくとも２つのデータを一括してＡＮＤ演算処理を行う
ことにより、故障情報を指示する記憶用データを迅速に
得て故障検出速度の向上を図ることができる。
【０５６１】請求項１４記載の半導体集積回路装置にお
いて、第１のテストモード時に、シリアル入力データ、
ラッチデータ及び比較結果データを有効にした第１〜第
３のＯＲ演算結果を出力する第１〜第３のＯＲゲート
と、第１〜第３のＯＲ演算結果を一括ＮＡＮＤ演算処理
してＮＡＮＤ演算結果を出力するＮＡＮＤゲートとを一
体形成してＯＲ−ＮＡＮＤ複合ゲートを構成している。
【０５６２】ＯＲ−ＮＡＮＤ複合ゲートは、ＯＲゲート
及びＮＡＮＤゲートを個別に形成したり、セレクタや他
の論理ゲートを組み合わせて同等の論理機能を実現する
回路に比べて、簡単な回路構成で実現できる。したがっ
て、全体として集積度の向上が図られた半導体集積回路
装置を得ることができる。
【０５６３】請求項１５記載の半導体集積回路装置にお
いて、第１及び第２のＯＲゲートと第１のＮＡＮＤゲー
トとを一体形成して第１のＯＲ−ＮＡＮＤ複合ゲートを
構成し、第３のＯＲゲートと第２のＮＡＮＤゲートとを
一体形成して第２のＯＲ−ＮＡＮＤ複合ゲートを構成す
ることにより、請求項１４記載の半導体集積回路装置同
様、集積度の向上を図ることができる。
【０５６４】また、第２のＮＡＮＤゲートが本来第１及
び第２のＯＲ演算結果を受けるところを第１のＡＮＤ演
算結果を受ける構成にした分、第２のＮＡＮＤゲートの
演算処理時間が短縮するため、第１のＡＮＤ演算結果が
早期に得られる場合に高速動作が可能となる。
【０５６５】請求項１６記載の半導体集積回路装置にお
いて、第１及び第２比較用の第３のＯＲゲートは記憶用
データ出力手段と比較回路とで共用される分、装置の集
積度の向上を図ることができる。
【０５６６】請求項１７記載の半導体集積回路装置にお
いて、第１のＮＡＮＤゲートは、第１及び第２のＯＲ演
算結果並びに第２比較用第３のＯＲ演算結果を一括ＮＡ
ＮＤ演算処理して第１のＮＡＮＤ演算結果を出力し、第
２のＮＡＮＤゲートは、第１のＡＮＤ演算結果及び第１
比較用第３のＯＲ演算結果を一括ＮＡＮＤ演算処理して
第２のＮＡＮＤ演算結果を出力している。
【０５６７】したがって、第２のＮＡＮＤゲートが本来
第１及び第２のＯＲ演算結果並びに第２比較用第３のＯ
Ｒ演算結果を受けるところを第１のＡＮＤ演算結果を受
ける構成にした分、第２のＮＡＮＤゲートの演算処理時
間が短縮するため、第１のＡＮＤ演算結果が早期に得ら
れる場合に高速動作が可能となる。
【０５６８】請求項１８記載の半導体集積回路装置にお
ける記憶用データ出力手段及びデータ記憶部の合体物
は、第２のテストモード時に、ラッチデータ及び比較結
果データのみをＡＮＤ演算処理し、第３のテストモード
時に、シリアル入力データ及び比較結果データのみをＡ
ＮＤ演算処理する機能をさらに備えている。
【０５６９】したがって、必要に応じて第１〜第３のテ
ストモードを設定することにより、最適なテストモード
で被テスト記憶回路のテストを行うことができる。
【０５７０】請求項１９記載の半導体集積回路装置は、
連続する１以上のＳ−ＦＦそれぞれのシリアル出力デー
タの少なくとも一部に基づき複数のビットにおける不良
ビットを検出し、当該不良ビットに対応する被テスト記
憶回路の入出力データを使用しないように制御する冗長
回路をさらに備えている。
【０５７１】上記連続する１以上のＳ−ＦＦそれぞれの
シリアル出力データによって、故障を指示するシリアル
出力データと故障を指示しないシリアル出力データとの
境界は明確になり不良ビット検出が容易になるため、比
較的簡単な回路構成で冗長回路を構成することができ
る。
【図面の簡単な説明】
【図１】 この発明の実施の形態１のテスト機能付ＲＡ
Ｍ内のテスト回路に用いられるスキャン・フリップフロ
ップ（Ｓ−ＦＦ）の内部構成を示す回路図である。
【図２】 実施の形態１のテスト回路の第１の構成を示
す回路図である。
【図３】 実施の形態１のテスト回路の第２の構成を示
す回路図である。
【図４】 実施の形態２のＳ−ＦＦの内部構成を示す回
路図である。
【図５】 実施の形態３のＳ−ＦＦの内部構成を示す回
路図である。
【図６】 実施の形態４のＳ−ＦＦの内部構成を示す回
路図である。
【図７】 実施の形態５のＳ−ＦＦの内部構成を示す回
路図である。
【図８】 実施の形態６のテスト機能及び冗長機能付Ｒ
ＡＭの冗長回路の構成を示す回路図である。
【図９】 実施の形態７のテスト機能及び冗長機能付Ｒ
ＡＭの冗長回路の構成を示す回路図である。
【図１０】 実施の形態８のＳ−ＦＦの内部構成を示す
回路図である。
【図１１】 実施の形態９のＳ−ＦＦの内部構成を示す
回路図である。
【図１２】 実施の形態１０のＳ−ＦＦのコンパレータ
の構成を示す回路図である。
【図１３】 実施の形態１０のテスト回路の構成を示す
回路図である。
【図１４】 実施の形態１０のデータ入力部の構成を示
す回路図である。
【図１５】 実施の形態１０のデータ入力部の構成を示
す回路図である。
【図１６】 ＲＡＭのメモリセルアレイ構造を示す平面
図である。
【図１７】 ＲＡＭのメモリセルアレイ構成を回路図で
ある。
【図１８】 ＲＡＭのメモリセルアレイ構成及びその周
辺回路を示す回路図である。
【図１９】 ＲＡＭのメモリセルアレイの周辺回路を主
として示す回路図である。
【図２０】 実施の形態１１の１ビット用Ｓ−ＦＦの内
部構成を示す回路図である。
【図２１】 実施の形態１１の多ビット用Ｓ−ＦＦの内
部構成を示す回路図である。
【図２２】 実施の形態１２の１ビット用Ｓ−ＦＦの内
部構成を示す回路図である。
【図２３】 実施の形態１２の多ビット用Ｓ−ＦＦの内
部構成を示す回路図である。
【図２４】 実施の形態１３のテスト機能付きＲＡＭに
用いられるテスト回路の構成を示す回路図である。
【図２５】 実施の形態１４のテスト機能付きＲＡＭに
用いられるテスト回路の構成を示す回路図である。
【図２６】 実施の形態１４のテスト機能付きＲＡＭに
用いられるテスト回路の構成を示す回路図である。
【図２７】 実施の形態１５のＳ−ＦＦの内部構成を示
す回路図である。
【図２８】 図２７のＯＲ−ＮＡＮＤ複合ゲートの内部
構成を示す回路図である。
【図２９】 実施の形態１５の制御信号発生回路の構成
を示す回路図である。
【図３０】 実施の形態１６のＳ−ＦＦの内部構成を示
す回路図である。
【図３１】 実施の形態１６の制御信号発生回路の構成
を示す回路図である。
【図３２】 実施の形態１７のＳ−ＦＦの内部構成を示
す回路図である。
【図３３】 図３２のＯＲ−ＮＡＮＤ複合ゲートの内部
構成を示す回路図である。
【図３４】 実施の形態１７の制御信号発生回路の構成
を示す回路図である。
【図３５】 実施の形態１８のＳ−ＦＦの内部構成を示
す回路図である。
【図３６】 実施の形態１８の制御信号発生回路の構成
を示す回路図である。
【図３７】 実施の形態１９のＳ−ＦＦの内部構成を示
す回路図である。
【図３８】 図３７のＯＲ−ＮＡＮＤ複合ゲート（その
１）の内部構成を示す回路図である。
【図３９】 図３７のＯＲ−ＮＡＮＤ複合ゲート（その
２）の内部構成を示す回路図である。
【図４０】 実施の形態２０のＳ−ＦＦの内部構成を示
す回路図である。
【図４１】 図４０のＯＲ−ＮＡＮＤ複合ゲートの内部
構成を示す回路図である。
【図４２】 実施の形態２１のＳ−ＦＦの内部構成を示
す回路図である。
【図４３】 従来のＳ−ＦＦの内部構成を示す回路図で
ある。
【図４４】 従来のテスト機能付ＲＡＭのテスト回路の
構成を示す回路図である。
【図４５】 従来のテスト機能及び冗長機能付ＲＡＭの
冗長回路の構成を示す回路図である。
【図４６】 Ｄ−ＦＦとインバータとの接続構成例（そ
の１）を示す回路図である。
【図４７】 Ｄ−ＦＦとインバータとの接続構成例（そ
の２）を示す回路図である。
【符号の説明】
１〜７，８Ａ，８Ｂ，９Ａ，９Ｂ，１０１〜１０７ Ｓ
ＦＦ＜０＞〜ＳＦＦ＜３１＞ スキャン・フリップフロ
ップ（Ｓ−ＦＦ）、１０，１６，１８〜２０テスト回
路、１８Ａ，１８Ｂ データ入力部、１１，１５ ＲＡ
Ｍ、１２，１３テスト回路付きＲＡＭ、１４，１７ 冗
長回路、２１，５０，１２１〜１２５コンパレータ、２
５，２６，ＳＥＬＰ＜０＞，ＳＥＬＰ＜１＞ セレク
タ、２７ Ｄ型フリップフロップ（Ｄ−ＦＦ）、１３１
〜１３７ ＯＲ−ＮＡＮＤ複合ゲート。

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 内部の記憶内容に基づき、複数のビット
    に対応する複数の出力データが並列に出力可能な被テス
    ト記憶回路と、 前記複数の出力データに対応して設けられた複数のスキ
    ャン・フリップフロップ（Ｓ−ＦＦ）を有するテスト回
    路とを備え、前記複数のＳ−ＦＦはそれぞれシリアル入
    力データとして前段のＳ−ＦＦのシリアル出力データを
    受けることにより直列に接続され、 前記複数のＳ−ＦＦはそれぞれ、 前記複数の出力データのうち対応する少なくとも１つの
    出力データと少なくとも１つの期待値データとの比較に
    基づき、故障の有無を指示する比較結果データを出力す
    る比較回路と、 第１のテストモード時に、前記比較結果データを含む故
    障判定用データ群を受け、前記故障判定用データ群うち
    少なくとも１つのデータが故障を指示するとき、故障を
    指示する前記シリアル出力データを出力する故障情報伝
    達手段とを備え、 前記複数のＳ−ＦＦのうち連続する１以上のＳ−ＦＦそ
    れぞれの前記故障情報伝達手段における前記故障判定用
    データ群は前記シリアル入力データをさらに含むことを
    特徴とする、半導体集積回路装置。
  2. 【請求項２】 前記複数のＳ−ＦＦそれぞれの前記故障
    情報伝達手段は、 前記第１のテストモード時に、前記故障判定データ群の
    うち少なくとも１つのデータが故障を指示するとき、故
    障を指示する記憶用データを出力する記憶用データ出力
    手段と、 所定のタイミング信号に同期して前記記憶用データをラ
    ッチデータとして記憶するデータ記憶部とを備え、 前記シリアル出力データは前記ラッチデータを含む、請
    求項１記載の半導体集積回路装置。
  3. 【請求項３】 前記故障判定データ群は前記ラッチデー
    タをさらに含む、請求項２記載の半導体集積回路装置。
  4. 【請求項４】 前記連続する１以上のＳ−ＦＦそれぞれ
    の前記故障情報伝達手段は、 所定のタイミング信号に同期して記憶用データをラッチ
    データとして記憶するデータ記憶部と、 前記第１のテストモード時に、前記比較結果データ及び
    前記ラッチデータのうち少なくとも１つのデータが故障
    を指示するとき、故障を指示する前記記憶用データを出
    力する記憶用データ出力手段と、 前記第１のテストモード時に、前記シリアル入力データ
    及び前記ラッチデータのうち少なくとも一方のデータが
    故障を指示するとき、故障を指示する前記シリアル出力
    データを出力するシリアルデータ出力手段と、を備える
    請求項１記載の半導体集積回路装置。
  5. 【請求項５】 前記連続する１以上のＳ−ＦＦそれぞれ
    の前記故障情報伝達手段は、 所定のタイミング信号に同期して記憶用データをラッチ
    データとして記憶するデータ記憶部と、 前記第１のテストモード時に、前記比較結果データ及び
    前記ラッチデータのうち少なくとも１つのデータが故障
    を指示するとき、故障を指示する前記シリアル出力デー
    タを出力するシリアルデータ出力手段と、 前記第１のテストモード時に、前記シリアル入力データ
    及び前記シリアル出力データのうち少なくとも一方のデ
    ータが故障を指示するとき、故障を指示する前記記憶用
    データを出力する記憶用データ出力手段と、を備える請
    求項１記載の半導体集積回路装置。
  6. 【請求項６】 前記連続する１以上のＳ−ＦＦそれぞれ
    の前記故障情報伝達手段は、 前記第１のテストモード設定時に、所定のタイミング信
    号に同期して前記シリアル入力データをラッチデータと
    して記憶するデータ記憶手段と、 前記比較結果データ及び前記ラッチデータのうち少なく
    とも１つのデータが故障を指示するとき、故障を指示す
    る前記シリアル出力データを出力するシリアルデータ出
    力手段と、を備える請求項１記載の半導体集積回路装
    置。
  7. 【請求項７】 前記データ記憶手段は、故障観測モード
    時に、所定のタイミング信号に同期して前記比較結果デ
    ータを前記ラッチデータとして記憶する、請求項６記載
    の半導体集積回路装置。
  8. 【請求項８】 前記連続する１以上のＳ−ＦＦそれぞれ
    の前記故障情報伝達手段は、 所定のタイミング信号に同期して記憶用データをラッチ
    データとして記憶するデータ記憶部と、 前記シリアル入力データ及び前記ラッチデータを受け、
    前記第１のテストモード時に前記シリアル入力データを
    選択データとして出力し、第２のテストモード時に前記
    ラッチデータを前記選択データとして出力する選択手段
    と、 前記第１及び第２のテストモード時に、前記選択データ
    及び前記比較結果データのうち少なくとも一方のデータ
    が故障を指示するとき、故障を指示する前記記憶用デー
    タを出力する記憶用データ出力手段とを備え、 前記シリアル出力データは前記ラッチデータを含む、請
    求項１記載の半導体集積回路装置。
  9. 【請求項９】 前記記憶用データ出力手段は、故障観測
    モード時に、前記比較結果データを前記記憶用データと
    して出力する、請求項８記載の半導体集積回路装置。
  10. 【請求項１０】 前記少なくとも１つの出力データは２
    以上の所定数の出力データを含み、前記少なくとも１つ
    の期待値データは前記所定数の期待値データを含み、 前記比較回路は、前記所定数の出力データと前記所定数
    の期待値データとをそれぞれ比較して、不一致が１つで
    も存在すると故障を指示する前記比較結果データを出力
    する、請求項１記載の半導体集積回路装置。
  11. 【請求項１１】 前記テスト回路は、 前記複数のビットのうち前記所定数の出力データに対応
    する所定数のビットそれぞれに前記所定数のテストデー
    タを独立して書き込み可能なデータ入力部をさらに含
    む、請求項１０記載の半導体集積回路装置。
  12. 【請求項１２】 前記連続する１以上のＳ−ＦＦそれぞ
    れの前記故障情報伝達手段は、 所定のタイミング信号に同期して記憶用データをラッチ
    データとして記憶するデータ記憶部と、 第２のテストモード時に、前記比較結果データ及び前記
    ラッチデータのうち少なくとも１つのデータが故障を指
    示するとき、故障を指示する前記記憶用データを出力す
    る記憶用データ出力手段と、を備える請求項１記載の半
    導体集積回路装置。
  13. 【請求項１３】 前記比較結果データ、前記シリアル入
    力データ、前記ラッチデータ及び前記記憶用データはそ
    れぞれ論理値“０”／“１”によって故障の有／無を指
    示し、 前記記憶用データ出力手段及び前記データ記憶部の合体
    物は、 前記第１のテストモード時に、前記シリアル入力デー
    タ、前記ラッチデータ及び前記比較結果データをＡＮＤ
    演算処理するＡＮＤ演算手段を含む、請求項３記載の半
    導体集積回路装置。
  14. 【請求項１４】 前記ＡＮＤ演算手段は、 前記第１のテストモード時に、前記シリアル入力デー
    タ、前記ラッチデータ及び前記比較結果データを有効に
    した第１〜第３のＯＲ演算結果をそれぞれ出力する第１
    〜第３のＯＲゲートと、 前記第１〜第３のＯＲ演算結果を同時に受け、前記第１
    〜第３のＯＲ演算結果を一括ＮＡＮＤ演算処理してＮＡ
    ＮＤ演算結果を出力するＮＡＮＤゲートとを含み、 前記第１〜第３のＯＲゲートと前記ＮＡＮＤゲートとを
    一体形成してＯＲ−ＮＡＮＤ複合ゲートを構成したこと
    を特徴する、 請求項１３記載の半導体集積回路装置。
  15. 【請求項１５】 前記ＡＮＤ演算手段は、 前記第１のテストモード時に、前記シリアル入力データ
    及び前記ラッチデータを有効にした第１及び第２のＯＲ
    演算結果をそれぞれ出力する第１及び第２のＯＲゲート
    と、 前記第１及び第２のＯＲ演算結果を同時に受け、前記第
    １及び第２のＯＲ演算結果を一括ＮＡＮＤ演算処理して
    第１のＮＡＮＤ演算結果を出力する第１のＮＡＮＤゲー
    トと、 前記第１のＮＡＮＤ演算結果を論理的に反転して第１の
    ＡＮＤ演算結果を出力するインバータと、 前記第１のテストモード時に、前記比較結果データを有
    効にした第３のＯＲ演算結果を出力する第３のＯＲゲー
    トと、 前記第１のＡＮＤ演算結果と前記第３のＯＲ演算結果を
    同時に受け、前記第１のＡＮＤ演算結果及び前記第３の
    ＯＲ演算結果を一括ＮＡＮＤ演算処理して第２のＮＡＮ
    Ｄ演算結果を出力する第２のＮＡＮＤゲートとを含み、 前記第１及び第２のＯＲゲートと前記第１のＮＡＮＤゲ
    ートとを一体形成して第１のＯＲ−ＮＡＮＤ複合ゲート
    を構成するともに、前記第３のＯＲゲートと前記第２の
    ＮＡＮＤゲートとを一体形成して第２のＯＲ−ＮＡＮＤ
    複合ゲートを構成したことを特徴する、請求項１３記載
    の半導体集積回路装置。
  16. 【請求項１６】 前記第１のテストモード時に、前記少
    なくとも１つの期待値に基づき、一方を“１”に他方を
    “０”とした第１及び第２の比較制御信号を出力する比
    較制御信号発生回路をさらに備え、 前記少なくとも１つの出力データは“１”あるいは
    “０”の値をとる１ビット出力データを含み、前記第３
    のＯＲ演算結果は、第１比較用第３のＯＲ演算結果及び
    第２比較用第３のＯＲ演算結果を含み、 前記第３のＯＲゲートは、 前記１ビット出力データと前記第１の比較制御信号との
    ＯＲ演算を行って前記第１比較用第３のＯＲ演算結果を
    出力する第１比較用第３のＯＲゲートと、 前記１ビット出力データの反転値と前記第２の比較制御
    信号とのＯＲ演算を行って前記第２比較用第３のＯＲ演
    算結果を出力する第２比較用第３のＯＲゲートとを含
    み、 前記第１及び第２比較用の第３のＯＲゲートは前記記憶
    用データ出力手段と前記比較回路とで共用される、請求
    項１３ないし請求項１５のいずれか１項に記載の半導体
    集積回路装置。
  17. 【請求項１７】 前記第１のテストモード時に、前記少
    なくとも１つの期待値に基づき、一方を“１”に他方を
    “０”とした第１及び第２の比較制御信号を出力する比
    較制御信号発生回路をさらに備え、 前記少なくとも１つの出力データは“１”あるいは
    “０”の値をとる１ビット出力データを含み、前記第３
    のＯＲ演算結果は、第１比較用第３のＯＲ演算結果及び
    第２比較用第３のＯＲ演算結果を含み、 前記第３のＯＲゲートは、 前記１ビット出力データと前記第１の比較制御信号との
    ＯＲ演算を行って前記第１比較用第３のＯＲ演算結果を
    出力する第１比較用第３のＯＲゲートと、 前記１ビット出力データの反転値と前記第２の比較制御
    信号とのＯＲ演算を行って前記第２比較用第３のＯＲ演
    算結果を出力する第２比較用第３のＯＲゲートとを含
    み、 前記第１のＮＡＮＤゲートは、前記第１及び第２のＯＲ
    演算結果に加え、さらに前記第２比較用第３のＯＲ演算
    結果を同時に受け、前記第１及び第２のＯＲ演算結果並
    びに前記第２比較用第３のＯＲ演算結果を一括ＮＡＮＤ
    演算処理して前記第１のＮＡＮＤ演算結果を出力し、 前記第２のＮＡＮＤゲートは、前記第１のＡＮＤ演算結
    果と前記第３のＯＲ演算結果のうちの前記第１比較用第
    ３のＯＲ演算結果とを同時に受け、前記第１のＡＮＤ演
    算結果及び前記第１比較用第３のＯＲ演算結果を一括Ｎ
    ＡＮＤ演算処理して前記第２のＮＡＮＤ演算結果を出力
    する、請求項１５記載の半導体集積回路装置。
  18. 【請求項１８】 前記記憶用データ出力手段及び前記デ
    ータ記憶部の合体物は、前記第２のテストモード時に、
    前記ラッチデータ及び前記比較結果データのみをＡＮＤ
    演算処理し、第３のテストモード時に、前記シリアル入
    力データ及び前記比較結果データのみをＡＮＤ演算処理
    する機能をさらに備える、請求項１３記載の半導体集積
    回路装置。
  19. 【請求項１９】 前記連続する１以上のＳ−ＦＦそれぞ
    れのシリアル出力データの少なくとも一部に基づき前記
    複数のビットにおける不良ビットを検出し、当該不良ビ
    ットに対応する前記被テスト記憶回路の入出力データを
    使用しないように制御する冗長回路をさらに備える、請
    求項１ないし請求項１８のうちいずれか１項に記載の記
    載の半導体集積回路装置。
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