JPH05257749A - プログラム暴走検出回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵなどのプログラム処理回路が暴走を始
めた場合でも、特定のプログラムを実行することが可能
なプログラム暴走検出回路を提供する。 【構成】 ＣＰＵ２は、割込み入力端子、リセット入力
端子およびパルス出力端子を有しており、各々モノマル
チ３，４に接続される。ＣＰＵ２が正常なプログラム動
作を行っている場合は、信号Ｔに一定周期毎にパルスが
出力され、モノマルチ３，４の出力が反転しない。しか
し、暴走を始めると信号Ｔへのパルス出力が所定期間内
に無いことを検知して割込み信号Ｉを発生する。さら
に、割込みが受け付けられない場合は、モノマルチ４が
リセット信号Ｒを発生する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プログラムを実行して
データの入出力処理や演算処理を行うデータ処理装置な
どに適用可能であって、所定のプログラムどおりに動作
しなくなる状態、いわゆるプログラム暴走を検出するプ
ログラム暴走検出回路に関する。

【０００２】

【従来の技術】図７は、従来のプログラム暴走検出回路
５１を有するデータ処理装置の一例を示すブロック図で
ある。

【０００３】所定のプログラムを実行してデータの入出
力処理や演算処理を行うデータ処理装置は、一般に、プ
ログラムやデータが記憶されるリードオンリメモリ（Ｒ
ＯＭ）５５およびランダムアクセスメモリ（ＲＡＭ）５
６と、プログラムを実行する中央処理装置（ＣＰＵ）５
２と、大量のデータを保存できる磁気ディスク等の外部
記憶装置５８と、これを接続する入出力インターフェー
ス（Ｉ／Ｏ）５７と、キーボードなどのデータ入力手段
（図示せず）と、陰極線管（ＣＲＴ）やプリンタ等のデ
ータ出力手段（図示せず）などで構成される。

【０００４】ＣＰＵ５２は、一般に、データの記憶位置
を指定するアドレスバス端子と、データが伝送されるデ
ータバス端子などの外部端子を備え、その内部に、デー
タの論理計算を行う算術論理演算ユニット（ＡＬＵ）
と、データを一時的に記憶する複数のレジスタと、実行
中のプログラムデータの位置を示すプログラムカウンタ
と、プログラムデータから命令の内容を解読する命令デ
コーダと、入出力信号のタイミングを制御する制御回路
と、ＣＰＵの状態を示すステータスレジスタなどを備え
ており、その他に、現在実行しているプログラムを一時
中断して、別のプログラムを実行するための優先度に応
じた複数の割込み端子と、一時中断したプログラムを再
開するのに必要なデータをＲＡＭに退避させる位置を示
すスタックポインタを備え、さらに、ＣＰＵがどのよう
な状態であっても強制的に初期状態に戻すためのリセッ
ト端子を備えている。

【０００５】ＣＰＵ５２がプログラムを実行する場合、
プログラムカウンタが示すデータをアドレスバスに出力
することによってＲＯＭまたはＲＡＭの記憶位置を指定
して、その位置に記憶されたデータをデータバスから取
り込んだ後、プログラム命令を解読してデータ処理を行
う。このような手順を繰り返して、複数のステップから
成るプログラムを実行する。

【０００６】このようなデータ処理装置において、電源
電圧の変動、ノイズやサージの混入に基づく突発的原
因、またはプログラムの設計ミスやプログラム実行の初
期データの設定ミスなどの人為的原因などによって、記
憶されたデータや伝送中のデータが変化することがあ
り、特にプログラムカウンタ内のデータが変化してしま
うと、所定のプログラムを実行することが不可能になっ
て、いわゆる暴走状態に陥る。ＣＰＵ５２が暴走を始め
ると、ＲＡＭ５６や外部記憶装置５８の内容を書き換え
たり、プリンタなどの周辺機器を故障に至らしめること
があるため、ＣＰＵ５２の暴走を速やかに検出してＣＰ
Ｕ５２をリセットして暴走を停止する必要がある。その
対策として、プログラム暴走検出回路５１を付加してい
る。

【０００７】ＣＰＵ５２は、所定のプログラム動作に従
って一定周期のパルス信号を信号Ｔとして出力してお
り、パルス信号はリトリガブルモノステーブルマルチバ
イブレータ（以下、「モノマルチ」と略記する。）５３
に入力され、モノマルチの出力は信号ＲとしてＣＰＵ５
２のリセット入力端子に入力される。

【０００８】モノマルチ５３は、入力パルスのパルス前
端から所定時間までの幅を有するパルスを出力する機能
を有し、パルス入力から所定時間までに次のパルス入力
があったときは、出力すべきパルス巾がさらに延びて最
新の入力パルスのパルス前端が基準となって所定時間ま
での巾を有するパルス出力を行う。したがって、連続し
たパルス入力の周期が、該所定時間より短い場合は、モ
ノマルチ５３の出力の信号レベルは変化しないため、Ｃ
ＰＵ５２が正常にプログラム動作している限り、モノマ
ルチ５３に次々とパルスが入力されて、モノマルチ５３
の出力が反転せず、ＣＰＵ５２がリセットされない。

【０００９】一方、ＣＰＵ５２が何らかの原因で暴走を
始めると、信号Ｔにパルス信号を出力するプログラムが
動作しなくなるため、モノマルチ５３へのパルス入力が
停止する。

【００１０】すると、モノマルチ５３の出力が反転し
て、信号ＲがＣＰＵ５２のリセット入力端子に入力され
て、ＣＰＵ５２がリセットされる。

【００１１】このようにして、ＣＰＵ５２の暴走を検出
して、ＣＰＵ５２をリセットすることによって、プログ
ラム暴走を停止している。

【００１２】

【発明が解決しようとする課題】しかしながら、従来の
プログラム暴走検出回路では、ＣＰＵのリセットによっ
て暴走を停止しているため、ＣＰＵが初期状態に戻って
しまい、（１）ＣＰＵ暴走によるＲＡＭの内容の書き換
えを防ぐ目的でＲＡＭの内容を外部記憶装置へ保存する
データ退避処理、（２）所定のプログラム動作中にＣＰ
Ｕ暴走が発生しても、所定のプログラムを終了する前に
実行すべき処理、（３）ＣＰＵ暴走が発生した時点での
ＣＰＵの状態を保存する処理、などの各処理を実行する
ことができないという課題がある。

【００１３】本発明の目的は、前述した課題を解決する
ため、ＣＰＵなどのプログラム処理回路の暴走が発生し
ても特定のプログラムを実行することが可能なプログラ
ム暴走検出回路を提供することである。

【００１４】

【課題を解決するための手段】本発明は、割込み入力端
子、リセット入力端子およびパルス出力端子を有するプ
ログラム処理回路と、前記パルス出力端子からパルス信
号が出力された後、第１所定期間内に次のパルス信号が
出力されないことを検知して、前記割込み入力端子に出
力する第１暴走検知手段と、前記パルス出力端子からパ
ルス信号が出力された後、第１所定期間より長い第２所
定期間内に次のパルス信号が出力されないことを検知し
て、前記リセット入力端子に出力する第２暴走検知手段
とを備えたことを特徴とするプログラム暴走検出回路で
ある。

【００１５】

【作用】本発明に従えば、プログラム処理回路が正常に
所定のプログラムを実行している場合には、パルス出力
端子から一定周期毎にパルス信号が出力されており、第
１暴走検知手段および第２暴走検知手段は、プログラム
処理回路への割込みまたはリセットを行わない。

【００１６】しかし、プログラム処理回路が暴走を始め
て、所定のプログラムを実行しなくなった場合、暴走を
開始した時点以後は、パルス出力端子からパルス信号が
出力されなくなる。第１暴走検知手段は、最後のパルス
信号から第１所定時間内に次のパルス信号が出力されな
いことを検知して、プログラム処理回路へ割込みを行っ
て、所定の割込みプログラムを実行することができる。

【００１７】さらに、第１暴走検知手段の割込みが受け
付けられなかった場合は、第１所定期間より長い第２所
定期間に設定された第２暴走検知手段がプログラム処理
回路をリセットして、プログラム処理回路を初期状態に
戻して、暴走を停止することができる。

【００１８】

【実施例】図１は、本発明の一実施例であるプログラム
暴走検出回路１を有するデータ処理装置のブロック図で
ある。

【００１９】データ処理装置は、従来と同様に、プログ
ラムデータが記憶されるリードオンリメモリ（ＲＯＭ）
５およびランダムアクセスメモリ（ＲＡＭ）６と、所定
のプログラムを実行するプログラム処理回路である中央
処理装置（ＣＰＵ）２と、大量のデータを保存できる磁
気ディスクなどの外部記憶装置８と、外部記憶装置と連
結するための入出力インターフェイス（Ｉ／Ｏ）７と、
これらを相互に接続するバス９とで構成され、この他に
もキーボード等のデータ入力手段（図示せず）と、陰極
線管（ＣＲＴ）やプリンタ等のデータ出力手段等の周辺
機器（図示せず）が接続される。

【００２０】プログラム暴走検出回路１は、ＣＰＵ２
と、第１暴走検知手段であるモノマルチ３と、第２暴走
検知手段であるモノマルチ４とで構成される。

【００２１】ＣＰＵ２は、割込み入力端子、リセット入
力端子およびパルス出力端子を有している。ＣＰＵ２
は、所定のプログラムを実行するとともに、このプログ
ラムに組み込まれた別のプログラムの実行によって、一
定周期のパルス信号を信号Ｔとして出力している。

【００２２】また、これらのプログラムの実行中に割込
み入力端子に割込み信号が入力されると、これらのプロ
グラム実行を一時中断して、別の割込み処理プログラム
の実行を開始する。この割込み処理が終了すると、中断
していたプログラムの実行を再開する。さらに、ＣＰＵ
２が、あるプログラムを実行している場合に、リセット
入力端子にリセット信号が入力されると、プログラム実
行を中断してＣＰＵ２は強制的に初期状態に設定され
る。

【００２３】図２は、ＣＰＵ２が正常にプログラムを実
行しているときのフローチャートの一例である。

【００２４】図２（ａ）において、ステップａ１から始
めて、ステップａ２においてデータ処理の中心部分をな
すメインプログラムを実行しており、その終了後は、再
びステップａ２においてメインプログラムを続行する。
図２（ｂ）は、ＣＰＵ２に接続されたタイマ（図示せ
ず）が、ＣＰＵ２に割込みを行ったときのフローチャー
トである。タイマ割込みがかかると、ＣＰＵ２は、メイ
ンプログラムの実行を一時中止して、ステップａ１１か
ら始めて、ステップａ１２において信号Ｔにパルスを出
力するタイマ割込みプログラムを実行する。したがっ
て、タイマが一定周期で割込みを行うことによって、信
号Ｔに一定周期のパルス信号を出力する。

【００２５】信号Ｔは、モノマルチ３およびモノマルチ
４に入力され、モノマルチ３の出力は信号Ｉとして割込
み入力端子に入力され、モノマルチ４の出力は信号Ｒと
してリセット入力端子に入力される。

【００２６】モノマルチ３は、入力パルスのパルス立上
がりから第１所定期間までの幅を有するパルスを出力す
る機能を有し、パルス入力から第１所定時間までに次の
パルス入力があれば、出力すべきパルス巾がさらに延び
て最新の入力パルスのパルス立上がりが基準となって第
１所定時間までの幅を有するパルス出力を行う。したが
って、連続したパルス入力の周期が所定時間より短い場
合は、モノマルチ３の出力の信号レベルは反転しない。

【００２７】モノマルチ４も、モノマルチ３と同様な動
作を行うが、出力パルス幅を決定する第２所定時間が、
モノマルチ３の第１所定時間より長く設定されているこ
とが相異する。タイマ割込みが終了すると、ステップａ
１３においてメインプログラムの実行に戻る。

【００２８】図３は、ＣＰＵ２が正常にプログラム実行
している場合のプログラム暴走検出回路１の各信号のタ
イミングチャートである。

【００２９】ＣＰＵ２は、前述したタイマ割込みによっ
て、信号Ｔとしてパルス幅ｔｗ、パルス周期ｔｐのパル
ス信号を連続して出力している。モノマルチ３の第１所
定時間およびモノマルチ４の第２所定時間は、いずれも
信号Ｔのパルス周期ｔｐより長いため、信号Ｉおよび信
号Ｒのレベルは変化しない。なお、ＣＰＵ２の動作クロ
ック周波数が８ＭＨｚである場合、パルス周期ｔｐは１
０〜１００ｍｓｅｃの範囲が好ましく、第１所定時間は
パルス周期ｔｐの２倍程度が好ましく、第２所定時間は
第１所定時間の２倍程度が好ましい。

【００３０】次に、ＣＰＵ２が暴走した場合を説明す
る。

【００３１】図４は、ＣＰＵ２が暴走した場合のプログ
ラム暴走検出回路１の各信号のタイミングチャートであ
る。

【００３２】ＣＰＵ２が正常にプログラムを実行してい
る場合は、信号Ｔにパルス信号が出力されているが、暴
走を開始すると（時刻ｔ２）、前述したタイマ割込みプ
ログラムが実行されず、信号Ｔにパルス信号が出力され
なくなる。

【００３３】モノマルチ３は、最後のパルス入力の立上
がりから（時刻ｔ１）第１所定期間内（図において、期
間ＰＡに相当する。）に次のパルス入力が無いことを検
知して、信号Ｉをレベル反転する（時刻ｔ３）。する
と、ＣＰＵ２へ割込み信号が入力されて、暴走を検知し
たときの暴走検知割込みプログラムを実行する。

【００３４】図５は、ＣＰＵ２が、モノマルチ３から割
込み信号によって実行する暴走検知割込みプログラムの
フローチャートの一例である。

【００３５】ステップｂ１から暴走検知割込みプログラ
ムが開始して、ステップｂ２において所定巾のパルスを
信号Ｔに出力して、モノマルチ３の出力レベルを反転さ
せるとともに（時刻ｔ４）、ステップｂ３において、プ
リンタやＣＲＴなどのデータ出力手段に、メインプログ
ラム実行中に暴走が発生した旨のエラーを表示する。デ
ータ処理装置の使用者は、このエラー表示を見て、暴走
発生を認識する。

【００３６】次に、ステップｂ４において、メインプロ
グラムを続行するか否かを判断する。メインプログラム
の優先度、緊急度の必要性からそのまま続行したい場合
は、特別の処理を実行せずに、ステップｂ５においてエ
ラー表示を解除して、ステップｂ６でメインプログラム
に戻る。

【００３７】一方、ステップｂ４において、メインプロ
グラムを直ちに実行する必要がない場合、ステップｂ７
においてＣＰＵ２の動作状態を確認して、ステップｂ８
において、ＣＰＵ２およびＲＡＭ６に記憶されたメモリ
データを外部記憶装置８に保存する。

【００３８】ステップｂ９において、暴走検知割込みプ
ログラムをそのまま終了するのであれば、ステップｂ１
０でメインプログラムに戻るが、暴走検知割込みプログ
ラムを終了しないのであれば、ステップｂ４へ移行す
る。

【００３９】このようにして、暴走によって書き換えの
おそれがあるメモリデータを別の記憶装置へ待避した
り、緊急な処理を必要とするプログラムを優先して実行
したり、暴走が発生した時点でのＣＰＵやその周辺機器
の状態を保存して暴走原因を究明したり、データ処理装
置の使用者に暴走発生を告知することができる。

【００４０】次に、ＣＰＵ２が暴走しても、ＣＰＵや割
込み信号回路の故障により、モノマルチ３からの割込み
要求を受け付けられない場合を説明する。

【００４１】図６は、モノマルチ３からの割込みが実行
されなかったときのプログラム暴走検出回路１の各信号
のタイミングチャートである。

【００４２】時刻ｔ１で信号Ｔがパルス信号を出力した
後、時刻ｔ２でＣＰＵ２が暴走して、以後信号Ｔからモ
ノマルチ３へパルス信号が入力されないときは、図４に
示したときと同様に、第１所定時間（期間ＰＡ）経過後
に、信号Ｉが反転してＣＰＵ２へ割込み信号を入力する
が、暴走検知割込みプログラムを実行しないため信号Ｔ
にパルス信号が出力されない。

【００４３】モノマルチ４は、時刻ｔ１から第２所定時
間（期間ＰＢ）経過して時刻ｔ４までに信号Ｔにパルス
信号が無いことを検知して、信号Ｒの出力レベルを反転
させる。

【００４４】すると、ＣＰＵ２のリセット入力端子にリ
セット信号が入力され、ＣＰＵ２は実行中のプログラム
を全て中止して、初期状態に戻る。

【００４５】このようにして、暴走検知割込みプログラ
ムが実行されないときでも、最終的にリセット信号によ
り暴走を停止することができる。

【００４６】なお、以上の実施例において、第１および
第２暴走検知手段として、リトリガブルモノステーブル
マルチバイブレータを用いた例を示したが、リセット可
能なタイマやリセット可能なクロックカウンタなどの時
間計測手段でも実現することができる。

【００４７】また、以上の実施例において、ＣＰＵの暴
走状態によっては、割込み信号をマスクするフラグが立
っていることがあるため、モノマルチ３の出力は、優先
度の高い割込み入力端子へ入力されることが好ましく、
特に、マスク不可能な割込み入力端子へ入力されること
が好ましい。

【００４８】さらに、以上の実施例において、ＣＰＵが
タイマ割込みによって信号Ｔにパルス信号を出力する例
を説明したが、タイマ機能を有するプログラムを組み込
むことによって信号Ｔにパルス信号を一定周期で出力す
る構成でも構わない。

【００４９】

【発明の効果】以上詳説したように、本発明によれば、
プログラム処理回路が暴走を始めた場合に、まずプログ
ラム処理回路へ割込みをかけることによって、所定の割
込みプログラムを実行することができる。

【００５０】さらに、この割込みが受け付けられない場
合でも、プログラム処理回路をリセットすることにより
暴走を確実に停止することができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるプログラム暴走検出回
路を有するデータ処理装置のブロック図である。

【図２】ＣＰＵが正常にプログラムを実行しているとき
のフローチャートの一例である。

【図３】ＣＰＵが正常にプログラムを実行している場合
のプログラム暴走検出回路の各信号のタイミングチャー
トである。

【図４】ＣＰＵが暴走した場合のプログラム暴走検出回
路の各信号のタイミングチャートである。

【図５】ＣＰＵがモノマルチ３からの割込み信号によっ
て、実行する暴走検知割込みプログラムのフローチャー
トの一例である。

【図６】モノマルチ３からの割込みが実行されなかった
ときのプログラム暴走検出回路の各信号のタイミングチ
ャートである。

【図７】従来のプログラム暴走検出回路を有するデータ
処理装置の一例を示すブロック図である。

【符号の説明】

１ プログラム暴走検出回路 ２ ＣＰＵ ３，４ リトリガブルモノステーブルマルチバイブレー
タ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 割込み入力端子、リセット入力端子およ
   びパルス出力端子を有するプログラム処理回路と、 前記パルス出力端子からパルス信号が出力された後、第
   １所定期間内に次のパルス信号が出力されないことを検
   知して、前記割込み入力端子に出力する第１暴走検知手
   段と、 前記パルス出力端子からパルス信号が出力された後、第
   １所定期間より長い第２所定期間内に次のパルス信号が
   出力されないことを検知して、前記リセット入力端子に
   出力する第２暴走検知手段とを備えたことを特徴とする
   プログラム暴走検出回路。