JPH0764886A - シリアルインターフェイス装置を有する処理装置 - Google Patents
シリアルインターフェイス装置を有する処理装置Info
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- JPH0764886A JPH0764886A JP5229451A JP22945193A JPH0764886A JP H0764886 A JPH0764886 A JP H0764886A JP 5229451 A JP5229451 A JP 5229451A JP 22945193 A JP22945193 A JP 22945193A JP H0764886 A JPH0764886 A JP H0764886A
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Abstract
(57)【要約】
【目的】 マクロサービス機能処理からベクタ割り込み
処理へ移行した際のシリアルインターフェイス装置の送
信シフトレジスタの送信状況とＣＰＵによるソフトウエ
ア処理との不整合をなくすこと。 【構成】 シリアルインターフェイス装置３' におい
て、送信シフトレジスタ３１には送信開始信号ＳＴによ
って内部バス４のデータがセットされ、このデータはシ
リアルクロック信号ＣＬＫによってシフトされて出力端
子ＯＵＴにシリアル的に出力される。送信完了検出回路
３３は送信シフトレジスタ３１のエンプティを検出して
要求信号ＲＥＱを送出する。ＲＳフリップフロップ３４
は送信開始信号ＳＴによってセットされ且つ要求信号Ｒ
ＥＱによってリセットされて送信完了フラグＦＬＧを生
成する。
処理へ移行した際のシリアルインターフェイス装置の送
信シフトレジスタの送信状況とＣＰＵによるソフトウエ
ア処理との不整合をなくすこと。 【構成】 シリアルインターフェイス装置３' におい
て、送信シフトレジスタ３１には送信開始信号ＳＴによ
って内部バス４のデータがセットされ、このデータはシ
リアルクロック信号ＣＬＫによってシフトされて出力端
子ＯＵＴにシリアル的に出力される。送信完了検出回路
３３は送信シフトレジスタ３１のエンプティを検出して
要求信号ＲＥＱを送出する。ＲＳフリップフロップ３４
は送信開始信号ＳＴによってセットされ且つ要求信号Ｒ
ＥＱによってリセットされて送信完了フラグＦＬＧを生
成する。
Description
【０００１】
【産業上の利用分野】本発明はシリアルインターフェイ
ス装置を有する処理装置たとえばマイクロコンピュータ
に関する。
ス装置を有する処理装置たとえばマイクロコンピュータ
に関する。
【０００２】
【従来の技術】従来、マイクロプログラム方式による中
央処理装置（ＣＰＵ）、割り込み制御装置（ＩＮＴ
Ｃ）、シリアルインターフェイス装置を有する処理装置
において、シリアル送受信などの簡単な入出力（Ｉ／
Ｏ）処理は、ベクタ割り込みによるプログラム処理で実
行せずに、マクロサービス機能で処理を行うことが多
い。ここで、ベクタ割り込み処理は、プログラムカウン
タ（ＰＣ）、プログラムステータスワード（ＰＳＷ）を
自動的にスタックメモリに退避させ、割り込み処理ルー
チンに分岐し、マクロ命令で記述された所定のプログラ
ムを実行するものである。また、マクロサービス機能と
は、割り込み要求によって、ハードウエア的に特殊機能
レジスタ領域とメモリ空間の間でデータ転送を行う機能
である。たとえば、マクロサービス要求が発生すると、
ＣＰＵはプログラムの実行を一時停止し、特殊機能レジ
スタとメモリ間で１または２バイトのデータ転送を自動
的に行い、データ転送が終了すると、割り込み要求フラ
グをリセットし、再び、ＣＰＵはプログラムの実行を開
始する。さらに、マクロサービスカウンタに設定した回
数だけデータ転送を行った後、ベクタ割り込み要求を発
生する。このマクロサービス機能による処理は、他の割
り込み処理とは違い、割り込み処理プログラムを起動し
ないでマイクロプログラムＲＯＭに格納された予め定め
られた処理を自動的に行うので、割り込みサービスルー
チンへの分岐、レジスタの退避／復帰、割り込みサービ
スルーチンからの復帰という一連の動作を行わない。従
って、ＣＰＵのサービス時間の向上とプログラムステッ
プ数の縮小が可能である。
央処理装置（ＣＰＵ）、割り込み制御装置（ＩＮＴ
Ｃ）、シリアルインターフェイス装置を有する処理装置
において、シリアル送受信などの簡単な入出力（Ｉ／
Ｏ）処理は、ベクタ割り込みによるプログラム処理で実
行せずに、マクロサービス機能で処理を行うことが多
い。ここで、ベクタ割り込み処理は、プログラムカウン
タ（ＰＣ）、プログラムステータスワード（ＰＳＷ）を
自動的にスタックメモリに退避させ、割り込み処理ルー
チンに分岐し、マクロ命令で記述された所定のプログラ
ムを実行するものである。また、マクロサービス機能と
は、割り込み要求によって、ハードウエア的に特殊機能
レジスタ領域とメモリ空間の間でデータ転送を行う機能
である。たとえば、マクロサービス要求が発生すると、
ＣＰＵはプログラムの実行を一時停止し、特殊機能レジ
スタとメモリ間で１または２バイトのデータ転送を自動
的に行い、データ転送が終了すると、割り込み要求フラ
グをリセットし、再び、ＣＰＵはプログラムの実行を開
始する。さらに、マクロサービスカウンタに設定した回
数だけデータ転送を行った後、ベクタ割り込み要求を発
生する。このマクロサービス機能による処理は、他の割
り込み処理とは違い、割り込み処理プログラムを起動し
ないでマイクロプログラムＲＯＭに格納された予め定め
られた処理を自動的に行うので、割り込みサービスルー
チンへの分岐、レジスタの退避／復帰、割り込みサービ
スルーチンからの復帰という一連の動作を行わない。従
って、ＣＰＵのサービス時間の向上とプログラムステッ
プ数の縮小が可能である。
【０００３】従来のシリアルインターフェイス装置を有
する処理装置を図４を参照して説明すると、１はＣＰ
Ｕ、２は割り込み制御装置、３はシリアルインターフェ
イス装置であり、これらは内部バス４によって接続され
ている。シリアルインターフェイス装置３においては、
ＣＰＵ１の送信開始信号ＳＴによって内部バス４のデー
タがセットされ、その後、出力端子ＯＵＴから送出され
る。このシリアルインターフェイス装置３内に送信すべ
きデータがなくなると、シリアルインターフェイス装置
３から要求信号ＲＥＱが割り込み制御装置２に送出され
る。割り込み制御装置２においては、シリアルインター
フェイス装置３からの要求信号ＲＥＱが受信されると、
割り込み優先順位、割り込みマスク状態等を判定した後
に、該要求信号ＲＥＱの受付け可能な場合に、割り込み
要求信号ＩＮＴＲＥＱをＣＰＵ１に送出する。ＣＰＵ１
においては、割り込み制御装置２から割り込み要求信号
ＩＮＴＲＥＱが受信されると、割り込み制御装置２内の
状態フラグレジスタ２ａの値ＭＳ／＊ＩＮＴに応じた処
理を実行する。たとえば、ＭＳ／＊ＩＮＴ＝１であれば
マクロサービス用マイクロプログラムを起動してマクロ
サービス機能処理を実行し、ＭＳ／＊ＩＮＴ＝０であれ
ばベクタ割り込み処理を実行する。また、ＣＰＵ１は信
号ＷＲを割り込み制御装置２に送出して状態フラグレジ
スタ２ａの値を書き換えることができる。
する処理装置を図４を参照して説明すると、１はＣＰ
Ｕ、２は割り込み制御装置、３はシリアルインターフェ
イス装置であり、これらは内部バス４によって接続され
ている。シリアルインターフェイス装置３においては、
ＣＰＵ１の送信開始信号ＳＴによって内部バス４のデー
タがセットされ、その後、出力端子ＯＵＴから送出され
る。このシリアルインターフェイス装置３内に送信すべ
きデータがなくなると、シリアルインターフェイス装置
３から要求信号ＲＥＱが割り込み制御装置２に送出され
る。割り込み制御装置２においては、シリアルインター
フェイス装置３からの要求信号ＲＥＱが受信されると、
割り込み優先順位、割り込みマスク状態等を判定した後
に、該要求信号ＲＥＱの受付け可能な場合に、割り込み
要求信号ＩＮＴＲＥＱをＣＰＵ１に送出する。ＣＰＵ１
においては、割り込み制御装置２から割り込み要求信号
ＩＮＴＲＥＱが受信されると、割り込み制御装置２内の
状態フラグレジスタ２ａの値ＭＳ／＊ＩＮＴに応じた処
理を実行する。たとえば、ＭＳ／＊ＩＮＴ＝１であれば
マクロサービス用マイクロプログラムを起動してマクロ
サービス機能処理を実行し、ＭＳ／＊ＩＮＴ＝０であれ
ばベクタ割り込み処理を実行する。また、ＣＰＵ１は信
号ＷＲを割り込み制御装置２に送出して状態フラグレジ
スタ２ａの値を書き換えることができる。
【０００４】図５は図４のシリアルインターフェイス装
置３の詳細回路図である。図５において、たとえば８ビ
ットの送信シフトレジスタ３１には、ＣＰＵ１からの送
信開始信号ＳＴによって内部バス４のデータがセットさ
れ、このデータはシリアルクロック信号ＣＬＫによって
シフトされてバッファ３２を介して出力端子ＯＵＴに出
力され、シリアル送信が行われる。この送信シフトレジ
スタ３１には、送信シフトレジスタ３１内のデータがエ
ンプティであることを検出することにより送信完了を検
出する送信完了検出回路３３が接続されており、この送
信完了検出回路３３の出力信号が要求信号ＲＥＱとな
る。なお、送信完了検出回路３３はたとえば８ビット入
力の排他的論理オア回路で構成される。
置３の詳細回路図である。図５において、たとえば８ビ
ットの送信シフトレジスタ３１には、ＣＰＵ１からの送
信開始信号ＳＴによって内部バス４のデータがセットさ
れ、このデータはシリアルクロック信号ＣＬＫによって
シフトされてバッファ３２を介して出力端子ＯＵＴに出
力され、シリアル送信が行われる。この送信シフトレジ
スタ３１には、送信シフトレジスタ３１内のデータがエ
ンプティであることを検出することにより送信完了を検
出する送信完了検出回路３３が接続されており、この送
信完了検出回路３３の出力信号が要求信号ＲＥＱとな
る。なお、送信完了検出回路３３はたとえば８ビット入
力の排他的論理オア回路で構成される。
【０００５】次に、図５に示すシリアルインターフェイ
ス装置３を有する図４の処理装置のマクロサービス機能
処理の実行について図６を参照して説明する。始めに、
複数個のデータシリアル送信する際に、所定の回数だけ
マクロサービス処理が起動されるように、マクロサービ
ス処理の中で管理するカウンタＭＳＣ（図示せず）に予
め回数を設定しておく。また、割り込み制御装置２の状
態フラグレジスタ２ａの値ＭＳ／＊ＩＮＴを１に予め設
定しておく。
ス装置３を有する図４の処理装置のマクロサービス機能
処理の実行について図６を参照して説明する。始めに、
複数個のデータシリアル送信する際に、所定の回数だけ
マクロサービス処理が起動されるように、マクロサービ
ス処理の中で管理するカウンタＭＳＣ（図示せず）に予
め回数を設定しておく。また、割り込み制御装置２の状
態フラグレジスタ２ａの値ＭＳ／＊ＩＮＴを１に予め設
定しておく。
【０００６】送信シフトレジスタ３１がエンプティとな
ると、シリアルインターフェイス装置３から要求信号Ｒ
ＥＱ、次いで、割り込み制御装置２から割り込み要求信
号ＩＮＴＲＥＱが発生し、ＣＰＵ１が状態フラグレジス
タ２ａの値ＭＳ／＊ＩＮＴ（＝１）に基づいてマクロサ
ービス機能処理を実行する。つまり、ＣＰＵ１は送信バ
イトデータを内部バス４を介して送信シフトレジスタ３
１に転送し、マクロサービスカウンタＭＳＣを１減算す
る。一連の送信バイトデータの最終のバイトデータの転
送が終了すると、マクロサービスカウンタＭＳＣの値が
０となり、ＣＰＵ１は信号ＷＲにより割り込み制御装置
２の状態フラグレジスタ２ａの値ＭＳ／＊ＩＮＴを０に
書き替える。この結果、マクロサービス機能処理は終了
する。
ると、シリアルインターフェイス装置３から要求信号Ｒ
ＥＱ、次いで、割り込み制御装置２から割り込み要求信
号ＩＮＴＲＥＱが発生し、ＣＰＵ１が状態フラグレジス
タ２ａの値ＭＳ／＊ＩＮＴ（＝１）に基づいてマクロサ
ービス機能処理を実行する。つまり、ＣＰＵ１は送信バ
イトデータを内部バス４を介して送信シフトレジスタ３
１に転送し、マクロサービスカウンタＭＳＣを１減算す
る。一連の送信バイトデータの最終のバイトデータの転
送が終了すると、マクロサービスカウンタＭＳＣの値が
０となり、ＣＰＵ１は信号ＷＲにより割り込み制御装置
２の状態フラグレジスタ２ａの値ＭＳ／＊ＩＮＴを０に
書き替える。この結果、マクロサービス機能処理は終了
する。
【０００７】上述の状態で、送信シフトレジスタ３１が
再びエンプティになると、シリアルインターフェイス装
置３から要求信号ＲＥＱ、次いで、他の装置からの割り
込み信号等がなければ、割り込み要求信号ＩＮＴＲＥＱ
が割り込み制御装置２からＣＰＵ１に送出される。この
結果、ＣＰＵ１は、状態フラグレジスタ２ａの値ＭＳ／
＊ＩＮＴがベクタ割り込み指定であるため、ベクタ割り
込みのマイクロプログラムを起動し、ベクタ割り込み処
理プログラムの実行を開始することになる。
再びエンプティになると、シリアルインターフェイス装
置３から要求信号ＲＥＱ、次いで、他の装置からの割り
込み信号等がなければ、割り込み要求信号ＩＮＴＲＥＱ
が割り込み制御装置２からＣＰＵ１に送出される。この
結果、ＣＰＵ１は、状態フラグレジスタ２ａの値ＭＳ／
＊ＩＮＴがベクタ割り込み指定であるため、ベクタ割り
込みのマイクロプログラムを起動し、ベクタ割り込み処
理プログラムの実行を開始することになる。
【０００８】
【発明が解決しようとする課題】しかしながら、上述の
マクロサービス機能処理終了後のベクタ割り込み処理で
は、新たな、送信データを送信シフトレジスタ３１へ送
信する場合、ＣＰＵ１の処理速度（たとえばＭＨZ のオ
ーダ）と、シリアルインターフェイス装置３（たとえば
ＫＨZ のオーダ) のシリアル送信速度の差が大きいた
め、マクロサービス機能処理の最後に転送した送信デー
タのシリアル送信処理は通常完了していない。この結
果、充分な時間的余裕をもって送信データを送信シフト
レジスタ３１へ転送するか、もしくはベクタ割り込み中
には送信シフトレジスタ３１へのデータ転送は実行しな
いような処理をしていた。つまり、マクロサービス機能
処理からベクタ割り込み処理へ移行する特殊な場合に限
り、送信シフトレジスタ３１のシリアル送信状況とＣＰ
Ｕ１によるソフトウエア処理との不整合を起こしてい
た。従って、本発明の目的は、マクロサービス機能処理
からベクタ割り込み処理へ移行した際のシリアルインタ
ーフェイス装置の送信シフトレジスタの送信状況とＣＰ
Ｕによるソフトウエア処理との不整合をなくすことにあ
る。
マクロサービス機能処理終了後のベクタ割り込み処理で
は、新たな、送信データを送信シフトレジスタ３１へ送
信する場合、ＣＰＵ１の処理速度（たとえばＭＨZ のオ
ーダ）と、シリアルインターフェイス装置３（たとえば
ＫＨZ のオーダ) のシリアル送信速度の差が大きいた
め、マクロサービス機能処理の最後に転送した送信デー
タのシリアル送信処理は通常完了していない。この結
果、充分な時間的余裕をもって送信データを送信シフト
レジスタ３１へ転送するか、もしくはベクタ割り込み中
には送信シフトレジスタ３１へのデータ転送は実行しな
いような処理をしていた。つまり、マクロサービス機能
処理からベクタ割り込み処理へ移行する特殊な場合に限
り、送信シフトレジスタ３１のシリアル送信状況とＣＰ
Ｕ１によるソフトウエア処理との不整合を起こしてい
た。従って、本発明の目的は、マクロサービス機能処理
からベクタ割り込み処理へ移行した際のシリアルインタ
ーフェイス装置の送信シフトレジスタの送信状況とＣＰ
Ｕによるソフトウエア処理との不整合をなくすことにあ
る。
【０００９】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、シリアルインターフェイス装置に、１転
送単位の送信開始によってセット（もしくはリセット）
され送信終了でリセット（もしくはセット）される送信
完了フラグレジスタを設ける。
めに本発明は、シリアルインターフェイス装置に、１転
送単位の送信開始によってセット（もしくはリセット）
され送信終了でリセット（もしくはセット）される送信
完了フラグレジスタを設ける。
【００１０】
【作用】上述の手段によれば、シリアル送信のマクロサ
ービス機能処理からベクタ割り込み処理へ移行する場
合、ＣＰＵのプログラムから送信完了フラグを判別する
ことにより、次に送信シフトレジスタへ送信データを転
送するタイミングを検知できる。
ービス機能処理からベクタ割り込み処理へ移行する場
合、ＣＰＵのプログラムから送信完了フラグを判別する
ことにより、次に送信シフトレジスタへ送信データを転
送するタイミングを検知できる。
【００１１】
【実施例】図１は本発明に係るシリアルインターフェイ
ス装置を有する処理装置の一実施例を示すブロック回路
図である。図１においては、送信シフトレジスタ３１
（図２参照）の送信完了を示す送信完了フラグＦＬＧが
シリアルインターフェイス装置３' からＣＰＵ１に送出
される点が、図４の処理装置と異なる。
ス装置を有する処理装置の一実施例を示すブロック回路
図である。図１においては、送信シフトレジスタ３１
（図２参照）の送信完了を示す送信完了フラグＦＬＧが
シリアルインターフェイス装置３' からＣＰＵ１に送出
される点が、図４の処理装置と異なる。
【００１２】すなわち、図１のシリアルインターフェイ
ス装置３' には、図５の構成要素に対して、図２に示す
ように、送信開始信号ＳＴによってセットされ且つ送信
完了検出回路３３の出力である要求信号ＲＥＱによって
リセットされるＲＳフリップフロップ３４が付加されて
いる。つまり、ＲＳフリップフロップ３４は送信完了フ
ラグＦＬＧを発生する。
ス装置３' には、図５の構成要素に対して、図２に示す
ように、送信開始信号ＳＴによってセットされ且つ送信
完了検出回路３３の出力である要求信号ＲＥＱによって
リセットされるＲＳフリップフロップ３４が付加されて
いる。つまり、ＲＳフリップフロップ３４は送信完了フ
ラグＦＬＧを発生する。
【００１３】次に、図２に示すシリアルインターフェイ
ス装置を有する図１の処理装置のマクロサービス機能処
理の実行について図３を参照して説明する。一連の送信
バイトデータの最終バイトデータの転送が終了してマイ
クロサービスカウンタＭＳＣの値が０となり、この結
果、ＣＰＵ１が信号ＷＲにより割り込み制御装置２の状
態フラグレジスタ２ａの値ＭＳ／＊ＩＮＴを０に書き替
え、マクロサービス機能処理が終了するまでは、図６の
場合と同一である。
ス装置を有する図１の処理装置のマクロサービス機能処
理の実行について図３を参照して説明する。一連の送信
バイトデータの最終バイトデータの転送が終了してマイ
クロサービスカウンタＭＳＣの値が０となり、この結
果、ＣＰＵ１が信号ＷＲにより割り込み制御装置２の状
態フラグレジスタ２ａの値ＭＳ／＊ＩＮＴを０に書き替
え、マクロサービス機能処理が終了するまでは、図６の
場合と同一である。
【００１４】上述の状態においても、送信シフトレジス
タ３１が再びエンプティになると、シリアルインターフ
ェイス装置３から要求信号ＲＥＱ、次いで、他の装置か
らの割り込み信号等がなければ、割り込み要求信号ＩＮ
ＴＲＥＱが割り込み制御装置２からＣＰＵ１に送出され
る。この結果、ＣＰＵ１は、状態フラグレジスタ２ａの
値ＭＳ／＊ＩＮＴがベクタ割り込み指定であるため、ベ
クタ割り込みのマイクロプログラムを起動し、ベクタ割
り込み処理プログラムの実行を開始することになる。し
かし、この場合、ベクタ割り込み処理プログラムにおい
て、所定タイミングにてシリアルインターフェイス装置
３の送信完了フラグＦＬＧを監視している。この結果、
送信完了フラグＦＬＧが１である場合には、新たな送信
バイトデータがあっても転送せず、送信シフトレジスタ
３１がエンプティとなって送信完了フラグＦＬＧが０と
なったときに始めて新たな送信バイトデータの転送を可
能にしている。
タ３１が再びエンプティになると、シリアルインターフ
ェイス装置３から要求信号ＲＥＱ、次いで、他の装置か
らの割り込み信号等がなければ、割り込み要求信号ＩＮ
ＴＲＥＱが割り込み制御装置２からＣＰＵ１に送出され
る。この結果、ＣＰＵ１は、状態フラグレジスタ２ａの
値ＭＳ／＊ＩＮＴがベクタ割り込み指定であるため、ベ
クタ割り込みのマイクロプログラムを起動し、ベクタ割
り込み処理プログラムの実行を開始することになる。し
かし、この場合、ベクタ割り込み処理プログラムにおい
て、所定タイミングにてシリアルインターフェイス装置
３の送信完了フラグＦＬＧを監視している。この結果、
送信完了フラグＦＬＧが１である場合には、新たな送信
バイトデータがあっても転送せず、送信シフトレジスタ
３１がエンプティとなって送信完了フラグＦＬＧが０と
なったときに始めて新たな送信バイトデータの転送を可
能にしている。
【００１５】なお、上述の実施例では、ベクタ割り込み
処理でシリアルインターフェイス装置３のＲＳフリップ
フロップ３４の送信完了フラグＦＬＧを読出して送信完
了フラグＦＬＧを判定し、その結果で条件分岐命令など
を実行することで、このフラグＦＬＧのポーリングを実
行している。しかし、ＰＳＷと、条件分岐命令中の分岐
条件コードに余裕があれば、送信完了フラグＦＬＧを割
り当てることができ、この条件分岐命令１命令だけでフ
ラグＦＬＧのポーリングを実行することも可能である。
いずれにおいても、ベクタ割り込み処理プログラムから
送信完了フラグＦＬＧをポーリングする機能を有してい
ることを前提とする。また、送信完了フラグＦＬＧを送
信開始信号ＳＴによってリセットし且つ要求信号ＲＥＱ
によってセットしてもよく、いずれに対してもプログラ
ムで対応できる。
処理でシリアルインターフェイス装置３のＲＳフリップ
フロップ３４の送信完了フラグＦＬＧを読出して送信完
了フラグＦＬＧを判定し、その結果で条件分岐命令など
を実行することで、このフラグＦＬＧのポーリングを実
行している。しかし、ＰＳＷと、条件分岐命令中の分岐
条件コードに余裕があれば、送信完了フラグＦＬＧを割
り当てることができ、この条件分岐命令１命令だけでフ
ラグＦＬＧのポーリングを実行することも可能である。
いずれにおいても、ベクタ割り込み処理プログラムから
送信完了フラグＦＬＧをポーリングする機能を有してい
ることを前提とする。また、送信完了フラグＦＬＧを送
信開始信号ＳＴによってリセットし且つ要求信号ＲＥＱ
によってセットしてもよく、いずれに対してもプログラ
ムで対応できる。
【００１６】
【発明の効果】以上説明したように本発明によれば、シ
リアル送信のマイクロサービス処理からベクタ割り込み
処理へ移行する場合、シリアル送信状態を示す送信完了
フラグを設け、プログラムからこのフラグを判定するこ
とで、次に、送信シフトレジスタへ送信データを転送す
るタイミングを検知することができるようにしたので、
従来のごとく、プログラムから送信状態を判定すること
ができず、充分な時間的余裕をもってからでないと送信
データを送信シフトレジスタへ転送できない、若しくは
ベクタ割り込み中には送信シフトレジスタへのデータ転
送は実行しない等の送信シフトレジスタのシリアル送信
状況とＣＰＵによるソフトウエア処理との不整合をなく
すことができる。
リアル送信のマイクロサービス処理からベクタ割り込み
処理へ移行する場合、シリアル送信状態を示す送信完了
フラグを設け、プログラムからこのフラグを判定するこ
とで、次に、送信シフトレジスタへ送信データを転送す
るタイミングを検知することができるようにしたので、
従来のごとく、プログラムから送信状態を判定すること
ができず、充分な時間的余裕をもってからでないと送信
データを送信シフトレジスタへ転送できない、若しくは
ベクタ割り込み中には送信シフトレジスタへのデータ転
送は実行しない等の送信シフトレジスタのシリアル送信
状況とＣＰＵによるソフトウエア処理との不整合をなく
すことができる。
【図１】本発明に係るシリアルインターフェイス装置を
有する処理装置の一実施例を示すブロック回路図であ
る。
有する処理装置の一実施例を示すブロック回路図であ
る。
【図２】図１のシリアルインターフェイス装置の詳細を
示す回路図である。
示す回路図である。
【図３】図１の回路動作フローを示す図である。
【図４】従来のシリアルインターフェイス装置を有する
処理装置を示すブロック回路図である。
処理装置を示すブロック回路図である。
【図５】図４のシリアルインターフェイス装置の詳細を
示す回路図である。
示す回路図である。
【図６】図４の回路動作フローを示す図である。
１…ＣＰＵ ２…割り込み制御装置 ２ａ…状態フラグレジスタ ３、３' …シリアルインターフェイス装置 ３１…送信シフトレジスタ ３２…バッファ ３３…送信完了検出回路 ３４…ＲＳフリッププロップ ＲＥＱ…要求信号 ＩＮＴＲＥＱ…割り込み要求信号 ＳＴ…送信開始信号 ＦＬＧ…送信完了フラグ
Claims (2)
- 【請求項１】 ＣＰＵ（１）と、該ＣＰＵへ非同期に処
理要求を発生する割り込み制御装置（２）と、外部へデ
ータを送出するシリアルインターフェイス装置（３）と
を具備する処理装置において、 前記シリアルインターフェイス装置（３')は１転送単位
の送信開始によってセット（もしくはリセット）され送
信終了でリセット（もしくはセット）される送信完了フ
ラグレジスタ（３４）を具備し、 前記割り込み制御装置は、 前記シリアルインターフェイス装置からの要求信号（Ｒ
ＥＱ）を受けて前記ＣＰＵに割り込み要求信号（ＩＮＴ
ＲＥＱ）を送出する手段と、 マクロサービス機能処理かベクタ割り込み処理かを指定
する状態フラグを格納する状態フラグレジスタ（２ａ）
と、 を具備し、 前記ＣＰＵは、 前記割り込み要求信号を受けて前記状態フラグレジスタ
に格納されている状態フラグに応じて前記マクロサービ
ス機能処理もしくは前記ベクタ割り込み処理を実行する
手段と、 該マクロサービス機能処理の終了後に前記状態フラグの
値を前記ベクタ割り込み処理に変更する手段と、 該ベクタ割り込み処理中にあっては、前記送信完了フラ
グレジスタの値を判別し、該送信完了フラグレジスタの
値に応じて前記シリアルインターフェイス装置に新たな
送信データを転送する手段と、 を具備することを特徴とする処理装置。 - 【請求項２】 送信開始信号（ＳＴ）によってセットさ
れ、シリアルクロック信号（ＣＬＫ）に応じて該データ
がシリアルアウトされる送信シフトレジスタ（３１）
と、 該送信シフトレジスタの各ビットに接続され、該送信シ
フトレジスタのエンプティを検出して送信完了を示す信
号（ＲＥＱ）を発生する送出完了検出回路（３３）と、 前記送信開始信号によってセット（もしくはリセット）
され前記送信完了信号によってリセット（もしくはセッ
ト）される送信完了フラグ（ＦＬＧ）を格納するフラグ
レジスタ（３４）と、 を具備するシリアルインターフェイス装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5229451A JPH0764886A (ja) | 1993-08-23 | 1993-08-23 | シリアルインターフェイス装置を有する処理装置 |
| DE69417123T DE69417123T2 (de) | 1993-08-23 | 1994-08-23 | Datenverarbeitungssystem mit serieller Schnittstelle |
| KR1019940020831A KR970003319B1 (ko) | 1993-08-23 | 1994-08-23 | 직렬 인터페이스 장치를 갖는 처리장치 |
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| EP94113156A EP0640925B1 (en) | 1993-08-23 | 1994-08-23 | Data processing system having serial interface |
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|---|---|---|---|
| JP5229451A JPH0764886A (ja) | 1993-08-23 | 1993-08-23 | シリアルインターフェイス装置を有する処理装置 |
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Family Applications (1)
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- 1994-08-23 KR KR1019940020831A patent/KR970003319B1/ko not_active Expired - Fee Related
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- 1994-08-23 EP EP94113156A patent/EP0640925B1/en not_active Expired - Lifetime
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| DE69417123D1 (de) | 1999-04-22 |
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