JPH05258088A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH05258088A JPH05258088A JP4054544A JP5454492A JPH05258088A JP H05258088 A JPH05258088 A JP H05258088A JP 4054544 A JP4054544 A JP 4054544A JP 5454492 A JP5454492 A JP 5454492A JP H05258088 A JPH05258088 A JP H05258088A
- Authority
- JP
- Japan
- Prior art keywords
- data bus
- microprocessor
- circuit
- input data
- rom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 230000003213 activating effect Effects 0.000 claims description 3
- 230000004913 activation Effects 0.000 abstract 1
- 230000009466 transformation Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Storage Device Security (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】第三者がプログラム内容や制御内容を容易に解
読できないようにする。 【構成】命令ストリーム中にＲＯＭ回路３０を活性化す
る命令が発現したことを核部分１０で認識すると、核部
分１０はそれ以降の命令フェッチ時には制御信号５００
により二者択一回路２０にＲＯＭ回路３０からの入力デ
ータバス１０２側を選択させる。この時、入力データバ
ス１０１上のデータはあらかじめ外部で変換（暗号化）
されたデータであり、これがＲＯＭ回路３０に格納され
た逆変換（復号化）テーブル（図示省略）により正しい
命令に戻されたデータが入力データバス１０２に出力さ
れる。そしてこの正しい命令は二者択一回路２０，入力
データバス１０３を経由して核部分１０に到達し、核部
分１０は正規の命令として認識する。
読できないようにする。 【構成】命令ストリーム中にＲＯＭ回路３０を活性化す
る命令が発現したことを核部分１０で認識すると、核部
分１０はそれ以降の命令フェッチ時には制御信号５００
により二者択一回路２０にＲＯＭ回路３０からの入力デ
ータバス１０２側を選択させる。この時、入力データバ
ス１０１上のデータはあらかじめ外部で変換（暗号化）
されたデータであり、これがＲＯＭ回路３０に格納され
た逆変換（復号化）テーブル（図示省略）により正しい
命令に戻されたデータが入力データバス１０２に出力さ
れる。そしてこの正しい命令は二者択一回路２０，入力
データバス１０３を経由して核部分１０に到達し、核部
分１０は正規の命令として認識する。
Description
【０００１】
【産業上の利用分野】本発明はモノリシックな構造のマ
イクロプロセッサに関する。
イクロプロセッサに関する。
【０００２】
【従来の技術】従来のマイクロプロセッサはあらかじめ
定められた命令コードを外部メモリに格納しておき、そ
れを随時読み出して、即ち命令フェッチを行なった後に
命令を実行する構成となっていた。
定められた命令コードを外部メモリに格納しておき、そ
れを随時読み出して、即ち命令フェッチを行なった後に
命令を実行する構成となっていた。
【０００３】
【発明が解決しようとする課題】この従来のマイクロプ
ロセッサでは、マイクロプロセッサの機種（品種）が判
明すれば外部メモリの内容を読み出すことによってプロ
グラム構造または制御しようとする内容が第三者にも簡
単に理解されてしまうという問題点があった。
ロセッサでは、マイクロプロセッサの機種（品種）が判
明すれば外部メモリの内容を読み出すことによってプロ
グラム構造または制御しようとする内容が第三者にも簡
単に理解されてしまうという問題点があった。
【０００４】
【課題を解決するための手段】本発明のマイクロプロセ
ッサは、モノリシックなマイクロプロセッサにおいて、
外部からの入力データバスと前記マイクロプロセッサの
データ入力部との間に設けたデータバス幅をｎビットと
した時にｎビット×２のｎ乗ワード構成のＲＯＭ回路
と、このＲＯＭ回路に対して生涯一度だけ外部からデー
タを書き込む第１の手段と、前記マイクロプロセッサの
初期化時には前記ＲＯＭ回路を非活性化し前記マイクロ
プロセッサからの指示に応じて前記ＲＯＭ回路を活性化
または非活性化する第２の手段とを備えている。
ッサは、モノリシックなマイクロプロセッサにおいて、
外部からの入力データバスと前記マイクロプロセッサの
データ入力部との間に設けたデータバス幅をｎビットと
した時にｎビット×２のｎ乗ワード構成のＲＯＭ回路
と、このＲＯＭ回路に対して生涯一度だけ外部からデー
タを書き込む第１の手段と、前記マイクロプロセッサの
初期化時には前記ＲＯＭ回路を非活性化し前記マイクロ
プロセッサからの指示に応じて前記ＲＯＭ回路を活性化
または非活性化する第２の手段とを備えている。
【０００５】そして、前記ＲＯＭ回路は外部から入力し
た命令ストリームの特定の部分が暗号化されたデータを
復号化する逆変換手段を有することを特徴とする。ま
た、前記第２の手段は前記ＲＯＭ回路からの入力データ
バスおよび前記外部からの入力データバスのいずれかを
選択する二者択一回路と、この二者択一回路に前記入力
データバスの選択制御信号を入力する制御部とからなる
ことを特徴とする。
た命令ストリームの特定の部分が暗号化されたデータを
復号化する逆変換手段を有することを特徴とする。ま
た、前記第２の手段は前記ＲＯＭ回路からの入力データ
バスおよび前記外部からの入力データバスのいずれかを
選択する二者択一回路と、この二者択一回路に前記入力
データバスの選択制御信号を入力する制御部とからなる
ことを特徴とする。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明のマイクロプロセッサの一実施例を示
すブロック図である。
る。図１は本発明のマイクロプロセッサの一実施例を示
すブロック図である。
【０００７】図１において、本実施例のマイクロプロセ
ッサ１は核部分１０と、ｎビット幅を持つ二者択一回路
２０と、ｎビット幅×２のｎ乗ワードのＲＯＭ回路３０
とを備える。１００は外部からのｎビット幅の入力デー
タバス端子、１０１，１０２，１０３はマイクロプロセ
ッサ１内のｎビット幅の入力データバス、２００は外部
へのｎビット幅の出力データバス端子、２０１はマイク
ロプロセッサ１内のｎビット幅の出力データバス、３０
０はｎビット幅のアドレス出力端子、３０１はマイクロ
プロセッサ１内のｍビット幅のアドレスバス、４００は
ＲＯＭ回路３０への書込み制御・書込みデータ４０１の
入力端子、５００は核部分１０から二者択一回路２０へ
の制御信号である。
ッサ１は核部分１０と、ｎビット幅を持つ二者択一回路
２０と、ｎビット幅×２のｎ乗ワードのＲＯＭ回路３０
とを備える。１００は外部からのｎビット幅の入力デー
タバス端子、１０１，１０２，１０３はマイクロプロセ
ッサ１内のｎビット幅の入力データバス、２００は外部
へのｎビット幅の出力データバス端子、２０１はマイク
ロプロセッサ１内のｎビット幅の出力データバス、３０
０はｎビット幅のアドレス出力端子、３０１はマイクロ
プロセッサ１内のｍビット幅のアドレスバス、４００は
ＲＯＭ回路３０への書込み制御・書込みデータ４０１の
入力端子、５００は核部分１０から二者択一回路２０へ
の制御信号である。
【０００８】続いて本実施例の動作について説明する。
まず、ＲＯＭ回路３０の入力データバス端子１００，入
力データバス１０１でアドレスされた番地に対して入力
端子４００から書込み制御・書込みデータ４０１を入力
して変換データを書き込んでおく。マイクロプロセッサ
１が初期化され、核部分１０が動作を開始すると、アド
レスバス３０１を経由してアドレス出力端子３００に命
令が格納されている外部メモリのアドレスを出力し、命
令をフェッチしに行く。この時外部メモリから読み出さ
れた命令は入力データバス端子１００，入力データバス
１０１を経由してマイクロプロセッサ１内に取り込まれ
る。この時点では初期化直後のため、核部分１０からの
制御信号５００により二者択一回路２０は入力データバ
ス１０１側を選択し、核部分１０は入力データバス１０
３経由で通常の命令として認識する。
まず、ＲＯＭ回路３０の入力データバス端子１００，入
力データバス１０１でアドレスされた番地に対して入力
端子４００から書込み制御・書込みデータ４０１を入力
して変換データを書き込んでおく。マイクロプロセッサ
１が初期化され、核部分１０が動作を開始すると、アド
レスバス３０１を経由してアドレス出力端子３００に命
令が格納されている外部メモリのアドレスを出力し、命
令をフェッチしに行く。この時外部メモリから読み出さ
れた命令は入力データバス端子１００，入力データバス
１０１を経由してマイクロプロセッサ１内に取り込まれ
る。この時点では初期化直後のため、核部分１０からの
制御信号５００により二者択一回路２０は入力データバ
ス１０１側を選択し、核部分１０は入力データバス１０
３経由で通常の命令として認識する。
【０００９】命令ストリーム中にＲＯＭ回路３０を活性
化する命令が発現したことを核部分１０で認識すると、
核部分１０はそれ以降の命令フェッチ時には制御信号５
００により二者択一回路２０にＲＯＭ回路３０からの入
力データバス１０２側を選択させる。この時、入力デー
タバス１０１上のデータはあらかじめ外部で変換（暗号
化）されたデータであり、これがＲＯＭ回路３０に格納
された逆変換（復号化）テーブル（図示省略）により正
しい命令に戻されたデータが入力データバス１０２に出
力される。そしてこの正しい命令は二者択一回路２０，
入力データバス１０３を経由して核部分１０に到達し、
核部分１０は正規の命令として認識する。
化する命令が発現したことを核部分１０で認識すると、
核部分１０はそれ以降の命令フェッチ時には制御信号５
００により二者択一回路２０にＲＯＭ回路３０からの入
力データバス１０２側を選択させる。この時、入力デー
タバス１０１上のデータはあらかじめ外部で変換（暗号
化）されたデータであり、これがＲＯＭ回路３０に格納
された逆変換（復号化）テーブル（図示省略）により正
しい命令に戻されたデータが入力データバス１０２に出
力される。そしてこの正しい命令は二者択一回路２０，
入力データバス１０３を経由して核部分１０に到達し、
核部分１０は正規の命令として認識する。
【００１０】また命令フェッチ中でない時は、制御信号
５００により二者択一回路２０は常に入力データバス１
０１側を選択する。従って、入力データバス端子１００
から入力された命令コード以外のデータが二者択一回路
２０によって選択されて入力データバス１０３経由で核
部分１０に入力され、実データとして認識される。
５００により二者択一回路２０は常に入力データバス１
０１側を選択する。従って、入力データバス端子１００
から入力された命令コード以外のデータが二者択一回路
２０によって選択されて入力データバス１０３経由で核
部分１０に入力され、実データとして認識される。
【００１１】
【発明の効果】以上説明したように本発明のマイクロプ
ロセッサは、命令ストリームの特定の部分に対してあら
かじめ変換（暗号化）したものを外部メモリに格納して
おき、マイクロプロセッサ内部のＲＯＭ回路に逆変換
（復号化）テーブルを格納しておくようにしたので、第
三者が外部メモリの内容を読み出してプログラム或は制
御内容を解読することが困難なシステムを構築すること
が可能となるという効果を有する。
ロセッサは、命令ストリームの特定の部分に対してあら
かじめ変換（暗号化）したものを外部メモリに格納して
おき、マイクロプロセッサ内部のＲＯＭ回路に逆変換
（復号化）テーブルを格納しておくようにしたので、第
三者が外部メモリの内容を読み出してプログラム或は制
御内容を解読することが困難なシステムを構築すること
が可能となるという効果を有する。
【図１】本発明のマイクロプロセッサの一実施例を示す
ブロック図である。
ブロック図である。
１ マイクロプロセッサ １０ 核部分 ２０ 二者択一回路 ３０ ＲＯＭ回路 １００ 入力データバス端子 １０１，〜１０３ 入力データバス ２００ 出力データバス端子 ２０１ 出力データバス ３００ アドレス出力端子 ３０１ アドレスバス ４００ 入力端子 ４０１ 書込み制御・書込みデータ ５００ 制御信号
Claims (3)
- 【請求項１】 モノリシックなマイクロプロセッサにお
いて、外部からの入力データバスと前記マイクロプロセ
ッサのデータ入力部との間に設けたデータバス幅をｎビ
ットとした時にｎビット×２のｎ乗ワード構成のＲＯＭ
回路と、このＲＯＭ回路に対して生涯一度だけ外部から
データを書き込む第１の手段と、前記マイクロプロセッ
サの初期化時には前記ＲＯＭ回路を非活性化し前記マイ
クロプロセッサからの指示に応じて前記ＲＯＭ回路を活
性化または非活性化する第２の手段とを備えることを特
徴とするマイクロプロセッサ。 - 【請求項２】 前記ＲＯＭ回路は外部から入力した命令
ストリームの特定の部分が暗号化されたデータを復号化
する逆変換手段を有することを特徴とする請求項１記載
のマイクロプロセッサ。 - 【請求項３】 前記第２の手段は前記ＲＯＭ回路からの
入力データバスおよび前記外部からの入力データバスの
いずれかを選択する二者択一回路と、この二者択一回路
に前記入力データバスの選択制御信号を入力する制御部
とからなることを特徴とする請求項１または２記載のマ
イクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054544A JPH05258088A (ja) | 1992-03-13 | 1992-03-13 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4054544A JPH05258088A (ja) | 1992-03-13 | 1992-03-13 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05258088A true JPH05258088A (ja) | 1993-10-08 |
Family
ID=12973625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4054544A Pending JPH05258088A (ja) | 1992-03-13 | 1992-03-13 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05258088A (ja) |
-
1992
- 1992-03-13 JP JP4054544A patent/JPH05258088A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990316 |