JPH05259454A - 改良されたブレークダウン電圧特性を有する半導体装置 - Google Patents
改良されたブレークダウン電圧特性を有する半導体装置Info
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- JPH05259454A JPH05259454A JP4331898A JP33189892A JPH05259454A JP H05259454 A JPH05259454 A JP H05259454A JP 4331898 A JP4331898 A JP 4331898A JP 33189892 A JP33189892 A JP 33189892A JP H05259454 A JPH05259454 A JP H05259454A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 小形で、かつ、ブレークダウン電圧が高く、
かつ、静電容量の小さな、高電圧電界効果トランジスタ
を提供する。 【構成】 ソース電極と、ドレイン電極対とを有し、か
つ、これらのソース５２とドレイン５８対との間に、ゲ
ート構造体およびチャンネル構造体を有する。これらの
ソースおよびドレイン対は、大きな電荷濃度分布を有し
ない、すなわち、小さな半径のチップを有しない。ソー
スとドレイン対との間の不均一電荷分布が与えられる場
合、ソース・ドレイン・フィンガチップの近くのＮ形ウ
エル接合をなくすることにより、チップのまわりの電界
が小さくなる。
かつ、静電容量の小さな、高電圧電界効果トランジスタ
を提供する。 【構成】 ソース電極と、ドレイン電極対とを有し、か
つ、これらのソース５２とドレイン５８対との間に、ゲ
ート構造体およびチャンネル構造体を有する。これらの
ソースおよびドレイン対は、大きな電荷濃度分布を有し
ない、すなわち、小さな半径のチップを有しない。ソー
スとドレイン対との間の不均一電荷分布が与えられる場
合、ソース・ドレイン・フィンガチップの近くのＮ形ウ
エル接合をなくすることにより、チップのまわりの電界
が小さくなる。
Description
【０００１】
【産業上の利用分野】本発明は半導体に関する。さらに
詳細にいえば、本発明は、電界効果トランジスタおよび
他の半導体の中のソースとドレインとの間のブレークダ
ウン電圧を改良する構造体に関する。
詳細にいえば、本発明は、電界効果トランジスタおよび
他の半導体の中のソースとドレインとの間のブレークダ
ウン電圧を改良する構造体に関する。
【０００２】
【従来の技術】導電体の中の鋭い端部および特に先端
が、電荷を集めることは、以前から知られていた。この
電荷は、真空・表面障壁を飛び越える電流を生ずるに十
分な程に、大きくなることができる。この現象は、通
常、マイクロエレクトロニックス真空電界放射装置に利
用される。この装置は、半導体冷陰極からの電子流を増
進させる。電界放射装置では、ミクロン程度の寸法の半
径を有する円錐形の陰極の先端から、１００ボルト程度
に低い陽極およびゲート電圧で、電子放射が十分に起こ
る。
が、電荷を集めることは、以前から知られていた。この
電荷は、真空・表面障壁を飛び越える電流を生ずるに十
分な程に、大きくなることができる。この現象は、通
常、マイクロエレクトロニックス真空電界放射装置に利
用される。この装置は、半導体冷陰極からの電子流を増
進させる。電界放射装置では、ミクロン程度の寸法の半
径を有する円錐形の陰極の先端から、１００ボルト程度
に低い陽極およびゲート電圧で、電子放射が十分に起こ
る。
【０００３】けれども、他の装置では、小さな半径を有
する導電体チップの中の電荷濃度は、好ましくない結果
を生ずることがある。高電圧電界効果トランジスタ（Ｆ
ＥＴ）は、ソースと、ドレインと、それらの間にチャン
ネルを有する。もしソースまたはドレインが丸い形でな
いならば、相手電極の方向に向かう突起部に電荷が集中
する。電界効果トランジスタでは、この電荷の集中は、
小さなブレークダウン電圧評価に導く。この問題の全体
的背景については、Ｍ．アマト名の論文「横ＤＭＯＳト
ランジスタのフィンガチップにおける電界集中の減
少」、プロシーディング・オブ・エレクトロケミカル・
ソサイティ・ミーティング、１９８９年５月、１６１頁
−１６２頁、および、ハンザ・イルマッツ名の論文「３
次元効果を最小にするための横高電圧ＩＣ装置のモデリ
ングと最適化」、プロシーディング・オブ・エレクトロ
ケミカル・ソサイティ・ミーティング、１９８９年５
月、１５５頁−１５６頁を参照されたい。あらゆるチャ
ンネルは、ブレークダウン電流に対し、有限の量の電圧
スタンドオフを有するであろう。ソースおよび／または
ドレインの中の鋭いチップの位置で、電界集中は最も大
きいであろう。このことに対処するために、先行技術で
は、先端構造体を丸い形にした。その１つの例が、図１
および図２に示されている。図１および図２は、電界効
果トランジスタの一部分の図である。
する導電体チップの中の電荷濃度は、好ましくない結果
を生ずることがある。高電圧電界効果トランジスタ（Ｆ
ＥＴ）は、ソースと、ドレインと、それらの間にチャン
ネルを有する。もしソースまたはドレインが丸い形でな
いならば、相手電極の方向に向かう突起部に電荷が集中
する。電界効果トランジスタでは、この電荷の集中は、
小さなブレークダウン電圧評価に導く。この問題の全体
的背景については、Ｍ．アマト名の論文「横ＤＭＯＳト
ランジスタのフィンガチップにおける電界集中の減
少」、プロシーディング・オブ・エレクトロケミカル・
ソサイティ・ミーティング、１９８９年５月、１６１頁
−１６２頁、および、ハンザ・イルマッツ名の論文「３
次元効果を最小にするための横高電圧ＩＣ装置のモデリ
ングと最適化」、プロシーディング・オブ・エレクトロ
ケミカル・ソサイティ・ミーティング、１９８９年５
月、１５５頁−１５６頁を参照されたい。あらゆるチャ
ンネルは、ブレークダウン電流に対し、有限の量の電圧
スタンドオフを有するであろう。ソースおよび／または
ドレインの中の鋭いチップの位置で、電界集中は最も大
きいであろう。このことに対処するために、先行技術で
は、先端構造体を丸い形にした。その１つの例が、図１
および図２に示されている。図１および図２は、電界効
果トランジスタの一部分の図である。
【０００４】電界効果トランジスタ１０は、線状のソー
ス電極１２と、蹄鉄の形状のドレイン電極１４とを有す
る。ドレイン電極１４は、ソース電極１２の１つの端部
を取り囲んでいる。電極１２は基板２０の中に拡散体１
６を有し、そして電極１４は基板２０の中に拡散体１８
を有する。ポリシリコンで作成されるゲート電極２２
は、下にあるシリコン・チャンネルから、ゲート・シリ
コン酸化物２４によって絶縁される。先行技術では、電
界効果トランジスタ１０のチャンネルは、ソース電極１
２の１つの端部と両側辺とを均等に取り囲むＮ- 形ドリ
フト領域２６を有する。チャンネルの幅は、ソース１２
を取り囲む全体にほぼ等しい。したがって、チャンネル
電流は均等に分布すると期待されるであろう。装置に過
大電圧が加わった時、ソースの小さな半径を有するチッ
プの位置に、例えば、図１のチップ２８の位置に、ブレ
ークダウン電流が発生するのが観察された。このことを
防止するために、先行技術では、チップ１２の半径が大
きくなるように、ソースの幅を故意に大きくする。この
処置はブレークダウン電圧評価を改良する傾向がある
が、このことはまた必然的にトランジスタを大形にする
ことを伴う。典型的な場合には、１，０００ボルト評価
の装置に対し、ドリフト２６の長さが８０ミクロンの場
合、ゲートの近くのＮ形ウエル１８の半径は約５０ミク
ロンであるであろう。
ス電極１２と、蹄鉄の形状のドレイン電極１４とを有す
る。ドレイン電極１４は、ソース電極１２の１つの端部
を取り囲んでいる。電極１２は基板２０の中に拡散体１
６を有し、そして電極１４は基板２０の中に拡散体１８
を有する。ポリシリコンで作成されるゲート電極２２
は、下にあるシリコン・チャンネルから、ゲート・シリ
コン酸化物２４によって絶縁される。先行技術では、電
界効果トランジスタ１０のチャンネルは、ソース電極１
２の１つの端部と両側辺とを均等に取り囲むＮ- 形ドリ
フト領域２６を有する。チャンネルの幅は、ソース１２
を取り囲む全体にほぼ等しい。したがって、チャンネル
電流は均等に分布すると期待されるであろう。装置に過
大電圧が加わった時、ソースの小さな半径を有するチッ
プの位置に、例えば、図１のチップ２８の位置に、ブレ
ークダウン電流が発生するのが観察された。このことを
防止するために、先行技術では、チップ１２の半径が大
きくなるように、ソースの幅を故意に大きくする。この
処置はブレークダウン電圧評価を改良する傾向がある
が、このことはまた必然的にトランジスタを大形にする
ことを伴う。典型的な場合には、１，０００ボルト評価
の装置に対し、ドリフト２６の長さが８０ミクロンの場
合、ゲートの近くのＮ形ウエル１８の半径は約５０ミク
ロンであるであろう。
【０００５】最近は小形の装置に向かう傾向があるの
で、チップ半径を大きくする先行技術による方法は受け
入れることができない。
で、チップ半径を大きくする先行技術による方法は受け
入れることができない。
【０００６】
【発明が解決しようとする課題】したがって、本発明の
１つの目的は、同じブレークダウン電圧を有する同程度
の装置よりも寸法の小さな半導体装置を得ることであ
る。
１つの目的は、同じブレークダウン電圧を有する同程度
の装置よりも寸法の小さな半導体装置を得ることであ
る。
【０００７】
【課題を解決するための手段】本発明の第１実施例は、
概略的にいえば、平面図の横方向構成で示して、蹄鉄の
形状のドレイン電極により取り囲まれたフィンガ形ソー
ス電極を有する、電界効果トランジスタである。ソース
のフィンガのチップのところに、そしてドレインの内側
曲線の中に、Ｎ- 形ドリフト領域を構成する従来のＮ形
ウエルおよびＰ形トップ領域がない。換言すれば、この
領域の中でソースとＮ+ 形ドレインとの間に、ドレイン
延長体が存在しない。従来のチャンネル領域は、相互に
平行であるソースとドレインとの間に存在する。ソース
のチップのところに不可避的に集まる電荷は、電気的に
広いソース・ドレイン間隙を有し、したがって、この電
界効果トランジスタは非常に高いブレークダウン電圧を
有する。このように改良されたブレークダウン電圧特性
はこの第１実施例の利点であり、電界効果トランジスタ
のソースの半径を小さくすることによって、および、全
体の寸法を小さくすることによって得られる。
概略的にいえば、平面図の横方向構成で示して、蹄鉄の
形状のドレイン電極により取り囲まれたフィンガ形ソー
ス電極を有する、電界効果トランジスタである。ソース
のフィンガのチップのところに、そしてドレインの内側
曲線の中に、Ｎ- 形ドリフト領域を構成する従来のＮ形
ウエルおよびＰ形トップ領域がない。換言すれば、この
領域の中でソースとＮ+ 形ドレインとの間に、ドレイン
延長体が存在しない。従来のチャンネル領域は、相互に
平行であるソースとドレインとの間に存在する。ソース
のチップのところに不可避的に集まる電荷は、電気的に
広いソース・ドレイン間隙を有し、したがって、この電
界効果トランジスタは非常に高いブレークダウン電圧を
有する。このように改良されたブレークダウン電圧特性
はこの第１実施例の利点であり、電界効果トランジスタ
のソースの半径を小さくすることによって、および、全
体の寸法を小さくすることによって得られる。
【０００８】
【作用】本発明の１つの利点は、同程度の寸法の先行技
術による装置に比べて、さらに高いブレークダウン電圧
を有する半導体装置が得られることである。
術による装置に比べて、さらに高いブレークダウン電圧
を有する半導体装置が得られることである。
【０００９】本発明のまた別の利点は、先行技術のもの
と同程度のブレークダウン電圧を有する電界効果トラン
ジスタを、大幅に小形に作成することができることであ
る。
と同程度のブレークダウン電圧を有する電界効果トラン
ジスタを、大幅に小形に作成することができることであ
る。
【００１０】本発明のまた別の利点は、装置の寸法が小
さくなると共に、電界効果トランジスタの静電容量が小
さくなることである。
さくなると共に、電界効果トランジスタの静電容量が小
さくなることである。
【００１１】本発明のこれらの目的および利点、およ
び、その他の目的および利点は、添付図面に示された好
ましい実施例についての下記の詳細な説明により、当業
者には明らかであるであろう。前記説明はＮ形チャンネ
ル電界効果トランジスタのソース・フィンガチップ構造
体に対して行われたものであるが、同様の構造体はドレ
イン・フィンガチップおよびＰ形チャンネル装置に対し
ても同様に適切に応用することができる。
び、その他の目的および利点は、添付図面に示された好
ましい実施例についての下記の詳細な説明により、当業
者には明らかであるであろう。前記説明はＮ形チャンネ
ル電界効果トランジスタのソース・フィンガチップ構造
体に対して行われたものであるが、同様の構造体はドレ
イン・フィンガチップおよびＰ形チャンネル装置に対し
ても同様に適切に応用することができる。
【００１２】
【実施例】図３および図４は、本発明の１つの実施例に
よる電界効果トランジスタ（ＦＥＴ）５０を示す。高電
圧金属・酸化物・半導体（ＭＯＳ）トランジスタのよう
なまた別の装置で知られているように、ＦＥＴ５０は、
チップ５４を備えたソース５２と、ゲート５６と、ドレ
イン５８と、Ｎ- 形ドリフト拡散体のない領域６０と、
ソース５２のそれぞれの横方向に配置された１対のＮ-
形ドリフト領域およびＰ形トップ領域６２と、ドレイン
５８に付随するＮ形ウエル６４と、ソース５２のための
Ｐ形ウエル６６と、Ｐ形基板６８とを有する。ソース５
２は、ウエル６６の中のＮ+ 形領域７０およびＰ- 形領
域７２と接触する金属体を有する。ドレイン５８は、Ｎ
形ウエル６４の中のＮ+ 形領域７４と接触する金属体を
有する。ゲート５６はポリシリコンで作成され、そして
その上および下の絶縁体層は二酸化シリコンで作成され
る。半導体装置製造の分野で通常用いられる他の材料を
また、適切に使用することができる。チップ５４の半径
は、チップ２８（図１）の半径よりもはるかに小さい。
したがって、ＦＥＴ５０の全体の寸法は、ＦＥＴ１０の
全体の寸法よりもはるかに小さい。典型的な場合には、
チップ２８の半径は５０ミクロン−７５ミクロンであ
り、一方、チップ５４の半径「ｒ」は１０ミクロンの程
度である。
よる電界効果トランジスタ（ＦＥＴ）５０を示す。高電
圧金属・酸化物・半導体（ＭＯＳ）トランジスタのよう
なまた別の装置で知られているように、ＦＥＴ５０は、
チップ５４を備えたソース５２と、ゲート５６と、ドレ
イン５８と、Ｎ- 形ドリフト拡散体のない領域６０と、
ソース５２のそれぞれの横方向に配置された１対のＮ-
形ドリフト領域およびＰ形トップ領域６２と、ドレイン
５８に付随するＮ形ウエル６４と、ソース５２のための
Ｐ形ウエル６６と、Ｐ形基板６８とを有する。ソース５
２は、ウエル６６の中のＮ+ 形領域７０およびＰ- 形領
域７２と接触する金属体を有する。ドレイン５８は、Ｎ
形ウエル６４の中のＮ+ 形領域７４と接触する金属体を
有する。ゲート５６はポリシリコンで作成され、そして
その上および下の絶縁体層は二酸化シリコンで作成され
る。半導体装置製造の分野で通常用いられる他の材料を
また、適切に使用することができる。チップ５４の半径
は、チップ２８（図１）の半径よりもはるかに小さい。
したがって、ＦＥＴ５０の全体の寸法は、ＦＥＴ１０の
全体の寸法よりもはるかに小さい。典型的な場合には、
チップ２８の半径は５０ミクロン−７５ミクロンであ
り、一方、チップ５４の半径「ｒ」は１０ミクロンの程
度である。
【００１３】したがって、ドレイン５８の外側幅「ｗ」
は、半径「ｒ」の差の２倍だけ小さくすることができ
る。この実施例では、それは最低限、４０ミクロンの２
倍であるであろう。ＦＥＴ５０の全体では８０ミクロン
の縮小があるであろう。１，０００ボルトＦＥＴに対し
て得られた典型的な幅「ｗ」は、４０％−５０％さらに
小さいであろう。ドリフト長「１」は、８０ミクロンか
ら６５ミクロンへ小さくすることができる。付加的に得
られる利点は、ブレークダウン電圧を劣化させることな
く「オン」抵抗値（Ｒon) を改良できることである。Ｆ
ＥＴ５０はこの説明のための１つの単なる例であって、
その寸法および配置設計は、本発明がそれに限定される
ことを意味するものではないことを断っておく。
は、半径「ｒ」の差の２倍だけ小さくすることができ
る。この実施例では、それは最低限、４０ミクロンの２
倍であるであろう。ＦＥＴ５０の全体では８０ミクロン
の縮小があるであろう。１，０００ボルトＦＥＴに対し
て得られた典型的な幅「ｗ」は、４０％−５０％さらに
小さいであろう。ドリフト長「１」は、８０ミクロンか
ら６５ミクロンへ小さくすることができる。付加的に得
られる利点は、ブレークダウン電圧を劣化させることな
く「オン」抵抗値（Ｒon) を改良できることである。Ｆ
ＥＴ５０はこの説明のための１つの単なる例であって、
その寸法および配置設計は、本発明がそれに限定される
ことを意味するものではないことを断っておく。
【００１４】１９８９年４月７日付のエクランド名の米
国特許第４，８１１，０７５号は、高電圧ＭＯＳトラン
ジスタの全体的構造およびその製造法を理解するのに役
立つであろう。したがって、エクランド名の前記米国特
許に開示されている内容は、当業者が本発明の装置の構
成を理解するのに必要な範囲内で、本発明の中に取り入
れられている。
国特許第４，８１１，０７５号は、高電圧ＭＯＳトラン
ジスタの全体的構造およびその製造法を理解するのに役
立つであろう。したがって、エクランド名の前記米国特
許に開示されている内容は、当業者が本発明の装置の構
成を理解するのに必要な範囲内で、本発明の中に取り入
れられている。
【００１５】ＦＥＴ５０（図３および図４）において、
領域６０は独自のものである。先行技術では、この領域
は、図２に示されているように、通常のチャンネル横断
面を有する。しかし、ＦＥＴ５０では、ゲート５６の下
のＮ形ウエル６４の延長体は短くなっている、またはな
くなっており、そして、ドレイン５８の下だけに存在し
ている。図２のＰ形トップ領域はまた、領域６０の中の
ＦＥＴ５０ではなくなっている。図３の垂直の点線は、
領域６０とＮ- 形ドリフト領域６２との間の境界を表
す。図３に示されているように、ソース５２の上および
下に、「正規」チャンネル領域が領域６２の中に存在す
る。このように、この正規チャンネル領域は図２のもの
と似ているであろう。領域６０と領域６２との間の相違
は、領域６０では、領域６２に比べて、Ｎ形ウエル６４
とＰ形ウエル６６との間にブレークダウンを起こさせる
のに、はるかに高い電圧が必要であるということであ
る。この利点を取り入れることにより、チップ５４は非
常に小さな半径「ｒ」（例えば、半径１０ミクロン）を
有することができ、そしてＦＥＴ５０の全体の寸法は小
さくなる。この構造体は、もしなんらかのブレークダウ
ンが起こるならば、それは電荷濃度が最小である正規チ
ャンネル領域の中で起こる、という好ましい性質を有す
る。その結果、ＦＥＴ５０は、全体の寸法が小さい句、
かつ、ブレークダウン電圧が比較的高い、という両方の
特性を有することができる。
領域６０は独自のものである。先行技術では、この領域
は、図２に示されているように、通常のチャンネル横断
面を有する。しかし、ＦＥＴ５０では、ゲート５６の下
のＮ形ウエル６４の延長体は短くなっている、またはな
くなっており、そして、ドレイン５８の下だけに存在し
ている。図２のＰ形トップ領域はまた、領域６０の中の
ＦＥＴ５０ではなくなっている。図３の垂直の点線は、
領域６０とＮ- 形ドリフト領域６２との間の境界を表
す。図３に示されているように、ソース５２の上および
下に、「正規」チャンネル領域が領域６２の中に存在す
る。このように、この正規チャンネル領域は図２のもの
と似ているであろう。領域６０と領域６２との間の相違
は、領域６０では、領域６２に比べて、Ｎ形ウエル６４
とＰ形ウエル６６との間にブレークダウンを起こさせる
のに、はるかに高い電圧が必要であるということであ
る。この利点を取り入れることにより、チップ５４は非
常に小さな半径「ｒ」（例えば、半径１０ミクロン）を
有することができ、そしてＦＥＴ５０の全体の寸法は小
さくなる。この構造体は、もしなんらかのブレークダウ
ンが起こるならば、それは電荷濃度が最小である正規チ
ャンネル領域の中で起こる、という好ましい性質を有す
る。その結果、ＦＥＴ５０は、全体の寸法が小さい句、
かつ、ブレークダウン電圧が比較的高い、という両方の
特性を有することができる。
【００１６】本発明および本発明により可能となる実施
例を理解するまた別の方法は、トランジスタの電極を、
それらの電極の形状から生ずる不均一電荷分布として観
察すること、およびそれらの電極の相互配置を観察する
ことである。このような電極の間に存在するチャンネル
の機能は、その長さにわたってある程度均一であるであ
ろう。しかし、チャンネルの特定の部分でのブレークダ
ウンの可能性は、電荷分布に直接に関係する。したがっ
て、電極の中で高い電荷濃度の位置に広いチャンネルが
得られるようにする、またはチャンネルがないようにす
る、電極の形状と、チャンネルと、それらの相対方位と
の任意の組み合わせは、本発明に従って得られるであろ
う。
例を理解するまた別の方法は、トランジスタの電極を、
それらの電極の形状から生ずる不均一電荷分布として観
察すること、およびそれらの電極の相互配置を観察する
ことである。このような電極の間に存在するチャンネル
の機能は、その長さにわたってある程度均一であるであ
ろう。しかし、チャンネルの特定の部分でのブレークダ
ウンの可能性は、電荷分布に直接に関係する。したがっ
て、電極の中で高い電荷濃度の位置に広いチャンネルが
得られるようにする、またはチャンネルがないようにす
る、電極の形状と、チャンネルと、それらの相対方位と
の任意の組み合わせは、本発明に従って得られるであろ
う。
【００１７】または、誘電体によって他の導電体層から
分離された鋭いチップを有する集積回路のような、半導
体装置の中の導電的特徴は、これらのチップの近くの領
域に、厚い誘電体を沈着することにより絶縁を得ること
ができることである。例えば、チャンネル拡散体と通常
接触する電極の鋭い端部は、誘電体の中で尖鋭化するこ
とができる。
分離された鋭いチップを有する集積回路のような、半導
体装置の中の導電的特徴は、これらのチップの近くの領
域に、厚い誘電体を沈着することにより絶縁を得ること
ができることである。例えば、チャンネル拡散体と通常
接触する電極の鋭い端部は、誘電体の中で尖鋭化するこ
とができる。
【００１８】本発明はまた、ドレイン電極の形状を成形
し、そのまわりにソース電極を配置するも可能であり、
その場合にも、ソース電極のいずれの端部もドレイン電
極から離されて配置される。したがって、チャンネル
は、相互に事実上平行である電極の部分の間の領域の内
側にのみ存在する。
し、そのまわりにソース電極を配置するも可能であり、
その場合にも、ソース電極のいずれの端部もドレイン電
極から離されて配置される。したがって、チャンネル
は、相互に事実上平行である電極の部分の間の領域の内
側にのみ存在する。
【００１９】前記説明は、ソースまたはドレインと呼ば
れる種々の電極について行われた。けれども、これらの
電極の役割が反対である時でも、本発明を正しく適用す
ることができる。また本発明は、ＰチャンネルＦＥＴま
たはＮチャンネルＦＥＴのいずれに対しても適切に応用
することができる。しかし前記では、これらの形の一方
についてだけ詳細な説明を行った。
れる種々の電極について行われた。けれども、これらの
電極の役割が反対である時でも、本発明を正しく適用す
ることができる。また本発明は、ＰチャンネルＦＥＴま
たはＮチャンネルＦＥＴのいずれに対しても適切に応用
することができる。しかし前記では、これらの形の一方
についてだけ詳細な説明を行った。
【００２０】互いにかみ合った形状のソースおよびドレ
インのフィンガチップを有する高電圧ＭＯＳトランジス
タでは、これらのフィンガチップの形状は、横方向の電
界が表面の中で加算し得るものであり、そしてもしそう
でなくて補償されないならば、ブレークダウン電圧を制
限するであろう。互いにかみ合った形状の配置設計が用
いられる時、フィンガチップを避けることは難しい。そ
こで、本発明のまた別の実施例は、１個のフィンガチッ
プを備えたソースと、ソースの両側に１個ずつの２個の
フィンガチップを備えたドレインと、を有するトランジ
スタである。このドレインは、ソース・フィンガチップ
のまわりにだけは存在しなく、その領域内に基板のみを
残す、少量の不純物が添加されたドレイン拡散体（ＬＤ
Ｄ）を有する。ソースのフィンガチップのまわりにＬＤ
Ｄ領域が存在しないことにより、そこに接合が存在しな
いことが電界のゲートでの集中を防止することに導く。
インのフィンガチップを有する高電圧ＭＯＳトランジス
タでは、これらのフィンガチップの形状は、横方向の電
界が表面の中で加算し得るものであり、そしてもしそう
でなくて補償されないならば、ブレークダウン電圧を制
限するであろう。互いにかみ合った形状の配置設計が用
いられる時、フィンガチップを避けることは難しい。そ
こで、本発明のまた別の実施例は、１個のフィンガチッ
プを備えたソースと、ソースの両側に１個ずつの２個の
フィンガチップを備えたドレインと、を有するトランジ
スタである。このドレインは、ソース・フィンガチップ
のまわりにだけは存在しなく、その領域内に基板のみを
残す、少量の不純物が添加されたドレイン拡散体（ＬＤ
Ｄ）を有する。ソースのフィンガチップのまわりにＬＤ
Ｄ領域が存在しないことにより、そこに接合が存在しな
いことが電界のゲートでの集中を防止することに導く。
【００２１】前記好ましい実施例について本発明を説明
したけれども、前記説明は、本発明がそれに限定される
ことを意味すると解釈してはならない。本発明は、前記
方式で組み込まれたドリフト領域を有するすべての構造
体に適用可能であるべきである。本発明の技術は、Ｎ-
形ドリフト領域が存在しないことを援助するために、Ｎ
- 形層の中に付加的Ｐ- 形層を用いる技術の中で開示さ
れた。前記技術はまた、付加的Ｐ- 形層のないＮ- 形ド
リフト領域だけを用いる他の技術に応用可能である。当
業者には、前記説明により、種々の変更実施例が可能で
あることはすぐに分かるであろう。したがって、本発明
は、請求項の範囲内に入るこのような変更実施例をすべ
て包含するものである。
したけれども、前記説明は、本発明がそれに限定される
ことを意味すると解釈してはならない。本発明は、前記
方式で組み込まれたドリフト領域を有するすべての構造
体に適用可能であるべきである。本発明の技術は、Ｎ-
形ドリフト領域が存在しないことを援助するために、Ｎ
- 形層の中に付加的Ｐ- 形層を用いる技術の中で開示さ
れた。前記技術はまた、付加的Ｐ- 形層のないＮ- 形ド
リフト領域だけを用いる他の技術に応用可能である。当
業者には、前記説明により、種々の変更実施例が可能で
あることはすぐに分かるであろう。したがって、本発明
は、請求項の範囲内に入るこのような変更実施例をすべ
て包含するものである。
【図１】先行技術のＦＥＴの部分平面図。
【図２】図１のＦＥＴの線２−２に沿っての横断面図。
【図３】本発明により作成されたＦＥＴの部分平面図で
あって、本発明により可能であるＦＥＴのさらに小さな
寸法が、図１および図２のＦＥＴと図３および図４のＦ
ＥＴとの寸法の差によって表されている図。
あって、本発明により可能であるＦＥＴのさらに小さな
寸法が、図１および図２のＦＥＴと図３および図４のＦ
ＥＴとの寸法の差によって表されている図。
【図４】図３のＦＥＴの線４−４に沿っての横断面図。
５２ 第１導電体、ソース構造体 ５８ 第２導電体、ドレイン構造体 ６０ 電気的絶縁体領域
Claims (16)
- 【請求項１】 少なくとも１個の広い側辺とチップとを
備え、かつ、細長い形状を有する、第１導電体と、 前記第１導電体の近くに配置された第２導電体と、 前記第１導電体と前記第２導電体との間に配置され、か
つ、前記チップと前記第２導電体との間で電気的分離を
最大に行う、電気的分離領域と、 を有する、半導体装置。 - 【請求項２】 請求項１に記載された半導体装置におい
て、前記電気的分離領域が前記チップと前記第２導電体
との間に広がって配置される、前記半導体装置。 - 【請求項３】 請求項１に記載された半導体装置におい
て、前記電気的分離領域がブレークダウンの前に前記チ
ップと前記第２導電体との間のさらに高いスタンド・オ
フ電圧に耐えることができる、前記半導体装置。 - 【請求項４】 請求項１に記載された半導体装置におい
て、 前記装置が電界効果トランジスタであり、 前記第１導電体がソース構造体であり、 前記第２導電体がドレイン構造体であり、 前記電気的分離領域がゲートによって制御されるチャン
ネルを有し、かつ、前記チャンネルが広い側辺に近接す
るところよりも前記チップに近接するところで幅が広
い、前記半導体装置。 - 【請求項５】 少なくとも１個のチップを有する細長い
形状の第１電極と、 前記第１構造体に近接した第２電極と、 前記第１構造体と前記第２構造体とを分離し、かつ、前
記チップと前記第２電極のそれに最も近い点との間の領
域の短絡を阻止する、チャンネル領域と、 を有する電界効果トランジスタ。 - 【請求項６】 請求項５に記載された電界効果トランジ
スタにおいて、 前記第１電極がソースであり、 前記第２電極がドレインであり、 前記チャンネル領域が前記チップと前記第２電極のそれ
に最も近い点との間でない領域にのみ存在するドリフト
領域を有する、 前記電界効果トランジスタ。 - 【請求項７】 請求項５に記載された電界効果トランジ
スタにおいて、 前記第１電極がドレインであり、 前記第２電極がソースであり、 前記チャンネル領域が前記チップと前記第２電極のそれ
に最も近い点との間でない領域にのみ存在するドリフト
領域を有する、 前記電界効果トランジスタ。 - 【請求項８】 基板の中に配置され、かつ、他の部分よ
りも電荷を実質的に集中させるのに十分に鋭い少なくと
も１個のチップを備えた細長い形状を有する、第１ウエ
ルと、 前記基板の中に配置され、かつ、前記第１ウエルに近接
した配置された、第２ウエルと、 前記第１ウエルと前記第２ウエルとを分離し、かつ、前
記第１ウエルと前記第２ウエルとの間で不均一な横断面
を有し、かつ、前記第１ウエルと前記第２ウエルとを分
離する距離が前記チップから離れた前記第１ウエルに沿
った点からよりも前記チップに隣接した点からの方が大
きいような形状を前記横断面が有する、チャンネル領域
と、 を有する電界効果トランジスタ。 - 【請求項９】 電極のソースおよびドレイン対であっ
て、前記電極対の間に不均一電荷分布を生じさせる形状
および相対方位を有する、前記電極のソースおよびドレ
イン対と、 より小さな電荷分布を経験する前記ソースおよびドレイ
ン対の間の領域にソース・ドレイン電流を集中させるた
めのゲートおよびチャンネル構造体と、 を有する電界効果トランジスタ。 - 【請求項１０】 請求項９に記載された電界効果トラン
ジスタにおいて、 前記電界効果トランジスタに加えられるブレークダウン
電圧により生ずる電流が前記ソースおよび前記ドレイン
構造体の中の小さな半径の領域に必ずしも集中しないよ
うに前記ゲート構造体および前記チャンネルが配置され
る、 前記電界効果トランジスタ。 - 【請求項１１】 請求項９に記載された電界効果トラン
ジスタにおいて、 前記ソース電極が半径約１０ミクロンのチップを有する
セグメントであり、 前記ドレイン電極が全体的に馬蹄形の形状を有し、か
つ、前記ドレイン電極の内側半径が少なくとも１つの平
面内で前記ソース電極を取り囲んでいる、 前記電界効果トランジスタ。 - 【請求項１２】 請求項１１に記載された電界効果トラ
ンジスタにおいて、 前記ソース電極および前記ドレイン電極のおのおのがウ
エルの中の高導電率拡散体と接触する金属を有する、 前記電界効果トランジスタ。 - 【請求項１３】 請求項９に記載された電界効果トラン
ジスタにおいて、 前記ゲートがポリシリコンで作成され、かつ、前記ゲー
トが二酸化シリコン誘電体によって絶縁され、 前記ソース電極および前記ドレイン電極がＰ形基板の中
に拡散され、 前記チャンネルがＮ- 形ドリフト領域を有する、 前記電界効果トランジスタ。 - 【請求項１４】 相互にかみ合ったソース・フィンガチ
ップおよびドレイン・フィンガチップを有し、かつ、こ
れらのフィンガチップは横方向電界が表面の面内で加算
可能でありそしてもしそうでなくても補償されないなら
ばブレークダウン電圧を制限するようなものである、高
電圧ＭＯＳトランジスタであって、 １個のフィンガチップを有するソース構造体と、 前記ソース構造体の両側に１個ずつの２個のフィンガチ
ップを有し、かつ、前記ソース・フィンガチップのまわ
りにのみ存在しない少量の不純物が前記領域内の基板の
みを残してドープされたドレインを有する、ドレイン構
造体と、 を有する前記高電圧ＭＯＳトランジスタ。 - 【請求項１５】 請求項１４に記載された高電圧ＭＯＳ
トランジスタにおいて、 前記少量の不純物がドープされたドレインのない前記領
域が前記ゲートのところにおける電界の集中を防止す
る、 前記高電圧ＭＯＳトランジスタ。 - 【請求項１６】 電極のソース・ドレイン対の間の不均
一電荷分布が与えられる場合、前記ソース・ドレイン・
フィンガチップの近くのＮ形ウエル接合をなくすことに
より電極チップの近傍の電界が小さくなるようなゲート
構造体およびチャンネル構造体を有する、トランジス
タ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/808,024 US5258636A (en) | 1991-12-12 | 1991-12-12 | Narrow radius tips for high voltage semiconductor devices with interdigitated source and drain electrodes |
| US808024 | 1991-12-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05259454A true JPH05259454A (ja) | 1993-10-08 |
| JP2781504B2 JP2781504B2 (ja) | 1998-07-30 |
Family
ID=25197683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4331898A Expired - Lifetime JP2781504B2 (ja) | 1991-12-12 | 1992-12-11 | 改良されたブレークダウン電圧特性を有する半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5258636A (ja) |
| EP (1) | EP0546377B1 (ja) |
| JP (1) | JP2781504B2 (ja) |
| DE (1) | DE69224709T2 (ja) |
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