JP3142057B2 - 半導体装置とその製造方法、及び駆動装置 - Google Patents

半導体装置とその製造方法、及び駆動装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関する。
【０００２】
【従来の技術】高耐圧用の絶縁ゲート型電界効果トラン
ジスタ（以降、ＭＯＳＦＥＴと略称する）のドレイン拡
散層は、ドレイン−ソース間に高い降伏電圧を実現する
ために、比較的低濃度で電流方向の寸法が長い構造を有
している。このような構造のドレイン拡散層を、以下、
延長ドレイン拡散層と呼ぶ。
【０００３】この延長ドレイン拡散層の濃度を高くする
と、オン抵抗は低減することができるが、逆にドレイン
−ソース間の降伏電圧は低下する。同じことが延長ドレ
イン拡散層の電流方向の長さに関しても言える。このよ
うに、トランジスタの耐圧、即ちドレイン−ソース間の
降伏電圧とオン抵抗の間には二律背反の関係がある。
【０００４】チップ上での占有面積を一定にして、ドレ
イン−ソース間に所定の降伏電圧を実現し、いかに小さ
なオン抵抗値を実現するかが、特に大電力及び／又は高
耐圧スイッチング用の半導体デバイスの開発においては
大きな指標及び関心事である。従って、低オン抵抗の低
下に向けて今まで様々な工夫がなされてきている。
【０００５】その一つの工夫として、延長ドレイン拡散
層の中に、延長ドレイン拡散層とは逆の導電型の拡散層
が形成される構造を有するＭＯＳＦＥＴが提案されてい
る。例えば、ＮＥＣ Ｒｅｓ． ＆ Ｄｅｖｅ１ｏ
ｐ．、Ｖｏ１．３５，Ｎｏ．４，Ｏｃｔｏｂｅｒ １９
９４（以下、第１従来例と呼ぶ）を参照。この専攻技術
１では、延長ドレイン拡散層の中にそれとは逆の導電型
の拡散層（以下、延長ドレイン拡散層内逆導電型拡散層
と呼ぶ）が形成され、その拡散層はソースと同電位に設
定される。
【０００６】また、特開昭５５−１０８７７３号公報
（以下、第２従来例と呼ぶ）には、上記延長ドレイン拡
散層内逆導電型拡散層が開放状態に設定された状態で動
作させられるＭＯＳトランジスタが開示されている。こ
のようなＭＯＳトランジスタは、良好な定格電圧−オン
抵抗特性を有している。
【０００７】これらのＭＯＳトランジスタを製造する方
法として、従来、図１０及び図１１に示す２つの方法が
知られている。
【０００８】図１０に示される第１従来例によるＭＯＳ
トランジスタの製造方法では、延長ドレイン拡散層及び
延長ドレイン拡散層内逆導電型拡散層がともに製造プロ
セスの初期段階であるフィールド酸化膜形成前に形成さ
れる方法である。先ず、図１０を参照して、第１従来例
のＭＯＳトランジスタの製造方法について説明する。
【０００９】図１０（ａ）に示されるようにまず、Ｐ型
シリコン（Ｓｉ）基板９００が用意される。Ｐ型シリコ
ン基板９００は、Ｐ型不純物としてボロンイオンがドー
プされており、（１００）の面方位を有し、２０Ωｃｍ
の抵抗率を有する。このＰ型シリコン基板９００は主面
９００ａを持つ。
【００１０】Ｐ型シリコン基板９００の主面９００ａ上
に薄い酸化膜９０１が厚さ４０ｎｍを持つように形成さ
れる。その後、Ｐ型シリコン基板９００中にＮ型不純物
としてリンイオンが、図１０（ａ）でＡ０で示される領
域に選択的にイオン注入される。続いて、イオン注入に
より形成された格子欠陥を除去するために、アニールな
どの押し込み処理が行われる。これにより、Ｐ型シリコ
ン基板９００中にＮ型拡散層９０２が形成される。この
Ｎ型拡散層９０２は延長ドレイン拡散層と呼ばれる。
【００１１】次に、Ｎ型拡散層５０２中にＰ型不純物と
してのボロンイオンが、図１０（ａ）にＢで示される領
域に選択的にイオン注入される。続いて、このイオン注
入により形成された格子欠陥を除去するために、アニー
ルなどの押し込み処理が行われる。これにより、Ｎ型拡
散層９０２中にＰ型拡散層９０３が形成される。Ｐ型拡
散層９０３は延長ドレイン内逆導電型拡散層として働
く。
【００１２】図１０（ｂ）に示されるように、酸化膜９
０１が除去された後、Ｐ型拡散層９０３を含むＮ型拡散
層９０２の所定の部分、即ち図１０（ｂ）にＡ１で示さ
れる領域にＬＯＣＯＳ（Ｌｏｃａ１ Ｏｘｉｄａｔｉｏ
ｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化法によりフィールド酸
化膜９０４が形成される。フィールド酸化膜９０４の厚
さは１．２μｍである。
【００１３】次に、図１０（ｃ）に示されるように、フ
ィールド酸化膜９０４を含むＰ型シリコン基板９００の
主面９００ａ上にゲート酸化膜９０５が形成される。ゲ
ート酸化膜９０５は４００ｎｍの膜厚を有する。続い
て、ゲート酸化膜９０５上にポリシリコン膜９０６が堆
積される。ポリシリコン膜９０６は、０．４μｍの膜厚
を有する。その後、ポリシリコン膜９０６が選択的にエ
ッチングされて、フィールド酸化膜９０４の上とゲート
酸化膜９０５を介してＰ型シリコン基板９００の上にポ
リシリコン膜９０６が残される。続いて、ポリシリコン
膜９０６下にあるゲート酸化膜９０５のみが残されるよ
うに、ゲート酸化膜９０５に異方性エッチングが行われ
る。
【００１４】次に、図１０（ｄ）に示されるように、ソ
ース部となるべき部分にボロンイオンが注入されてＤＳ
Ａ拡散層９０７が形成され、格子欠陥を除去するために
押し込み処理が行われる。その後、ＤＳＡ拡散層９０７
のソース部、Ｎ型拡散層９０２のドレイン部、及びＤＳ
Ａ拡散層９０７のバックゲートコンタクト部に、それぞ
れ、リン、リン、及びボロンのイオンが高濃度に注入さ
れて、Ｎ＋層９０８，Ｎ＋層９０９、およびＰ＋層９１
０が形成される。Ｎ＋層９０９は高濃度ドレイン層とし
て働く。
【００１５】次に、図１０（ｅ）に示されるように、フ
ィールド酸化膜９０４及びポリシシコン膜９０６を覆う
ように、層間絶縁膜９１１が選択的に形成される。その
後、ソース部及びドレイン部となるべき領域にアルミニ
ウム配線９１２、９１３が選択的に形成される。アルミ
ニウム配線９１２、９１３、及びポリシリコン膜９０６
は、それぞれ、ソース電極、ドレイン電極、およびゲー
ト電極として使用される。
【００１６】次に、図１１に示される第２従来例のＭＯ
Ｓトランジスタの製造方法を説明する。この方法では、
延長ドレイン拡散層はフィールド酸化膜形成前に形成さ
れるが、延長ドレイン拡散層内逆導電型拡散層は、製造
の最終工程に近いゲート電極形成後に形成される。
【００１７】図１１（ａ）に示されるように、Ｐ型シリ
コン基板１０００が用意される。Ｐ型シリコン基板１０
００は、Ｐ型不純物としてボロンイオンがドープされ、
（１００）の面方位を有し、２０Ωｃｍの抵抗率を有す
る。このＰ型シリコン基板１０００は主面１０００ａを
持つ。
【００１８】Ｐ型シリコン基板１０００の主面１０００
ａ上に薄い酸化膜１００１が形成される。酸化膜１００
１は、４０ｎｍの膜厚を有する。その後、Ｐ型シリコン
基板１０００中にＮ型不純物としてリンイオンが、図１
１（ａ）にＡ０で示される領域に選択的に注入される。
続いて、このイオン注入により形成された格子欠陥を除
去するために、アニールなどの押し込み処理が行われ
る。これにより、Ｐ型シリコン基板１０００中にＮ型拡
散層１００２が形成される。Ｎ型拡散層１００２は延長
ドレイン拡散層と呼ばれる。
【００１９】次に、図１１（ｂ）に示されるように、酸
化膜１００１が除去された後、Ｎ型拡散層１００２の第
１及び第２の所定部分、即ち図１１（ｂ）にＡ１とＡ２
で示される領域にＬＯＣＯＳ酸化法により、１．２μｍ
の膜厚を有するように、第１及び第２フィールド酸化膜
１００３および１００４が形成される。ここで、第１フ
ィールド酸化膜１００３は、Ｐ型シリコン基板１０００
とＮ型拡散層１００２との境界付近に形成されるが、第
２フィールド酸化膜１００４は、Ｎ型拡散層１００２の
中央部付近に、第１のフィールド酸化膜１００３から離
れて形成される。
【００２０】次に、図１１（ｃ）に示されるように、第
１及び第２フィールド酸化膜１００３及び１００４を含
むＰ型シリコン基板１０００の主面１０００ａ上にゲー
ト酸化膜１００５が形成される。ゲート酸化膜１００５
は、４００ｎｍの膜厚を有する。その後、ゲート酸化膜
１００５上にポリシリコン膜１００６が形成される。ポ
リシリコン１００６は、０．４μｍの膜厚を有する。そ
して、ポリシリコン膜１００６は選択的にエッチングさ
れ、第１フィールド酸化膜１００３上の一部と、ゲート
絶縁膜１００５を介してＰ型シリコン基板１０００上の
一部にポリシリコン膜１００６が残される。その後、ポ
リシリコン膜１００６の下にあるゲート酸化膜１００５
のみが残るように、ゲート酸化膜１００５にその厚さ分
だけ異方性エッチングが行われる。
【００２１】次に、図１１（ｄ）に示されるように、ソ
ース部となるべき部分にボロンイオンが注入されてＤＳ
Ａ拡散層１００７を形成し、格子欠陥を除去するために
押し込み処理が行われる。その後、ＤＳＡ拡散層１００
７のソース部、Ｎ型拡散層１００２のドレイン部、Ｎ型
拡散層１００２の延長ドレイン内逆導電型拡散層の一
部、即ち第１及び第２フィールド酸化膜１００３及び１
００４により挟まれた領域、及びＤＳＡ拡散層１００７
のバックゲートコンタクト部に、それぞれ、リン、リ
ン、ボロン、及びボロンのイオンが高濃度に注入され
て、Ｎ＋層１００８，Ｎ＋層１００９，Ｐ＋層１０１
０、およびＰ＋層１０１１が形成される。Ｎ＋層１００
９はドレイン高濃度拡散層と呼ばれ、Ｐ＋層１０１０は
延長ドレイン内逆導電型拡散層と呼ばれる。
【００２２】次に、図１１（ｅ）に示されるように、第
１及び第２フィールド酸化膜１００３及び１００４，Ｐ
＋層１０１０、及びポリシリコン膜１００６を覆うよう
に、層間絶縁膜１０１２が選択的に形成される。その
後、ソース部およびドレイン部となるべき領域にアルミ
ニウム配線１０１３、１０１４が選択的に形成される。
アルミニウム配線１０１３、１０１４、及びポリシリコ
ン膜１００６は、それぞれ、ソース電極、ドレイン電
極、及びゲート電極として使用される。
【００２３】尚、本発明に関連する他の先行技術も知ら
れている。例えば、特開平８−１０７２０２号公報（以
下、第３従来例として参照される）には、横型高耐圧電
界効果トランジスタおよびその製造方法が開示されてい
る。この引例では、パワーＩＣに集積される横型ＭＯＳ
ＦＥＴの耐圧とオン抵抗とのトレードオフの関係が改善
されている。そのため、横型ＭＯＳＦＦＴでは、ｐ型基
板の表面層にｐウェル領域が形成され、ｐウェル領域の
表面層に、ＬＯＣＯＳ酸化膜を持つｎオフセット領域を
伴うｎドレイン領域が形成されている。しかしながら、
第３従来例では、延長ドレイン拡散層の中に、この延長
ドレイン拡散層とは逆の導電型の拡散層が形成される構
造については何等開示されていない。
【００２４】また、特開平８−２５５９１３号公報（以
下、第４従来例として参照される）には、従来の構造に
比べて、より狭い占有面積の高電圧ＭＯＳＦＥＴトラン
ジスタの構造、及びそのような構造の製造方法が開示さ
れている。第４従来例では、ゲート電極及びフィールド
電極として機能する多結晶シリコン膜のストリップがマ
スクとして用いられ、選択的な異方性エッチングによっ
てフィールド酸化膜の開口部が形成されている。これら
の開口部を介してドーピング材料が注入され、高濃度ド
レイン領域が形成されている。こうして、シリコンウエ
ハー上の占有面積を減らしながら固有抵抗ＰＤＯＳｏｎ
が減少させられている。しかしながら、第４従来例で
も、上記第３従来例と同様に、延長ドレイン拡散層の中
に、延長ドレイン拡散層とは逆の導電型の拡散層が形成
される構造については何等開示されていない。
【００２５】さらに、特開平９−１８６２４２号公報
（以下、第５従来例として参照される）には、両方向性
の高電圧ＲＥＳＵＲＦ ＥＤＭＯＳトランジスタが述べ
られている。その結果、第５従来例では、そのＥＤＭＯ
Ｓトランジスタを３入力以上のマルチプレクサに適用す
ることができる。しかしながら、第４従来例でも、上記
第３従来例と同様に、延長ドレイン拡散層の中に、延長
ドレイン拡散層とは逆の導電型の拡散層が形成される構
造については何等開示されていない。
【００２６】
【発明が解決しようとする課題】図１０と図１１に示さ
れる従来の製造方法には、以下の問題点がある。
【００２７】まず、図１０及び図１１に示される従来の
製造方法に共通の問題点について説明する。
【００２８】延長ドレイン拡散層９０２、１００２は、
オフ状態では、ほぼ完全に空乏化されるように設計され
ている。このため、不純物の濃度は低い。オフ状態で空
乏化領域の電位分布を安定化し、上部からの影響を受け
ないようにするためにはフィールド酸化膜９０４、１０
０３、１００４と同じ厚さの酸化膜が必要である。
【００２９】一方、ゲート酸化膜９０５、１００５は、
相互コンダクタンスやオン抵抗などの電気的特性を良好
に保つために、絶縁耐量の許容範囲内で可能なかぎり薄
く形成される。一般的にゲート酸化膜９０５、１００５
は、フィールド酸化膜９０４、１００３、１００４より
もかなり薄い。このため、まず、ゲート領域とドレイン
領域の境界にはフィールド酸化膜９０４，１００３，１
００４の端部からのパーズビーク（ｂｉｒｄｌｓ ｂｅ
ａｋ））が必ず形成される。ここで、「パーズビーク」
とは、高圧酸化が行われるとき、分離領域から島領域へ
の酸素の拡散によって生ずる酸化領域の拡大をいう。
【００３０】このため、素子の設計時にはバーズビーク
分の寸法を見込むことが必要である。加えて、このよう
な酸化膜の端部には、ポリシリコン膜９０６、１００５
とのオーバラップ量を確保することが必要である。
【００３１】また、このパーズビーク領域では応力が集
中し、製造プロセス中に取り込まれた重金属がたまりや
すい。このため、電界耐量も小さくなり、歩留まりも悪
化する。
【００３２】更に、延長ドレイン拡散層９０２、１００
２はフィールド酸化前の製造工程の早い段階に形成され
る。即ち、延長ドレイン拡散層の形成後に、フィールド
酸化、ゲート酸化等の高温プロセスがある。このため、
製造後の不純物プロファイルのばらつきが大きい。特
に、ＰＭＯＳＦＥＴでは不純物としてボロンイオンが使
用されるので、酸化プロセス中に酸化膜内にボロンイオ
ンが吸収され、不純物プロファイルのばらつきが更に大
きくなる。
【００３３】次に、図１０に示される第１従来例の製造
方法に固有の問題点について説明する。
【００３４】延長ドレイン拡散層内逆導電型拡散層９０
３がフィールド酸化工程前に形成されるので、製造後の
不純物プロファイルのばらつきが大きい。これは、延長
ドレイン拡散層９０２を形成するにあたっての前述の問
題点と同じである。
【００３５】また、ドレイン高濃度拡散層９０９とゲー
ト領域の位置関係は同じマスク工程で決定されているの
で、相対的位置精度は完全に確保されている。しかしな
がら、これら間に形成される延長ドレイン拡散層内逆導
電型拡散層９０３の位置を決定するマスク工程は、ドレ
イン高濃度拡散層９０９を形成する際のマスク工程とは
異なるマスク工程である。このため、拡散層９０３と、
高濃度ドレイン拡散層９０９及び、ゲート領域との位置
関係を決定する際には、製造上許容されるずれを見込ま
なくてはならない。拡散層９０３の位置がドレイン高濃
度拡散層９０９側にずれれば、ドレイン高濃度拡散層９
０９との降伏耐圧が低下し、ゲート領域側にずれればド
レインとソース間の降伏耐圧が低下する。
【００３６】次に、図１１に示される第２従来例の製造
方法に固有の問題点について説明する。
【００３７】延長ドレイン拡散層内逆導電型拡散層１０
１０は、ゲート構造が完成された後に形成されるので、
不純物濃度プロファイルは安定している。また、ゲート
領域、延長ドレイン拡散層内逆導電型拡散層１０１０、
ドレイン高濃度拡散層１００９の位置関係はすべて同一
のマスク工程で決定されるので、位置関係の相対精度は
確保されることができる。しかしながら、オフ状態に高
電界となる延長ドレイン拡散層１００２内に２個ＬＯＣ
ＵＳのパーズビークが形成され、さらに歩留まりが低下
する。また、この２個のパーズビークを考慮すると、寸
法がさらに大きくなる。
【００３８】ところで、エレクトロルミネッセンス（E
L）やプラズマディスプレイパネル（PDP）を利用するデ
ィスプレイでは、高電界下で画素が発光される。このた
め、走査線電極やデータ線電極は容量性となる。これら
の電極は数nF/本の容量を持つので、電気的には大きな
容量が繰り返し高速に充放電されることと等価である。
このため、消費電力抑制の見地から、放電時にはその電
力が回収される方式が採用されている。
【００３９】この電力回収の方式では、駆動素子の出力
端子にダイオードが接続され、このダイオードを流れる
順方向電流から電力が回収される。このダイオードは、
電力回収効率の観点から、かなり小さな動作抵抗を持つ
ことが要求される。加えて、ダイオードは、電極の数の
２倍の個数が必要になることや、製造コストが抑制され
るべきことから、駆動用の半導体集積回路と同じチップ
上に少ない占有面積で形成されることが必要である。同
時に、電力の回収時に、寄生バイポーラ素子の影響によ
る電力回収効率の低下を防止する目的で、ダイオード
は、製造プロセスの複雑な埋め込みエピタキシャル構造
や絶縁分離構造を持つのが一般的である。
【００４０】本発明は、上記事情に鑑みてなされまので
ある。従って、本発明の目的は、電気的特性のばらつき
を抑えることができる半導体装置及びその製造方法を提
供することにある。
【００４１】本発明の他の目的は、微細化に適した半導
体装置及びその製造方法を提供することにある。
【００４２】本発明の更に他の目的は、ドレイン−ソー
ス間ダイオードの動作抵抗を低減できる半導体装置及び
その製造方法を提供することにある。
【００４３】本発明の更に他の目的は、延長ドレイン拡
散層内逆導電型拡散層から配線が引き出され、独立した
端子として使用されることができる半導体装置及びその
製造方法を提供することにある。
【００４４】本発明の他の目的は、寄生バイポーラトラ
ンジスタのエミッタ接地直流電流増幅率ｈＦＥを低減で
きる半導体装置及びその製造方法を提供することにあ
る。
【００４５】本発明の更に他の目的は、電極配線の自由
度が大きい半導体装置及びその製造方法を提供すること
にある。
【００４６】本発明の更に他の目的は、信頼性／歩留ま
りが良好な半導体装置及びその製造方法を提供すること
にある。
【００４７】本発明の更に他の目的は、上記半導体装置
を用いた駆動装置を提供することにある。
【００４８】
【課題を解決するための手段】本発明によれば、延長ド
レイン拡散層の中に、延長ドレイン拡散層内逆導電型拡
散層が形成された構造の半導体装置において、主ゲート
電極とは別に副ゲート電極をも備えたことを特徴とする
半導体装置が得られる。
【００４９】上記半導体装置において、前記延長ドレイ
ン拡散層はその先端が前記主ゲート電極と自己整合によ
り形成されていることが好ましい。また、前記延長ドレ
イン拡散層内逆導電型拡散層は前記主ゲート電極と前記
副ゲート電極との間に自已整合により形成されているこ
とが好ましい。更に、前記副ゲート電極は表面の電極配
線によって給電されていても良く、前記延長ドレイン拡
散層内逆導電型拡散層は表面の電極配線によって給電さ
れていても良い。
【００５０】また、本発明によれば、第一導電型の半導
体基板と、該半導体基板上に形成された前記第一導電型
と異なる第二導電型のウェル拡散層と、該第二導電型の
ウェル拡散層内に構成された第一導電型のＭＯＳトラン
ジスタとを有する半導体装置であって、前記第一導電型
のＭＯＳトランジスタは、第」導電型の延長ドレイン拡
散層と、該第一導電型の延長ドレイン拡散層内に形成さ
れた延長ドレイン拡散層内逆導電型拡散層とを含む前記
半導体装置に於いて、前記第一導電型の延長ドレイン拡
散層がエミッタ、前記第二導電型のウェル拡散層がべ一
ス、前記第一導電型の半導体基板がコレクタとなる寄生
バイポーラトランジスタのエミッタ接地電流増幅率が５
を超えない様、前記第一導電型の延長ドレイン拡散層か
ら前記第二導電型のウェル拡散層へ少数キャリアが注入
されても、そのほとんどが前記第一導電型の半導体基板
の方にはいかずに前記延長ドレイン拡散層内逆導電型拡
散層で回収されるように、前記延長ドレイン拡散層内逆
導電型拡散層が給電されている半導体装置が得られる。
【００５１】さらに、本発明によれば、第一導電型の半
導体基板上にゲート酸化膜となる酸化膜を形成する工程
と、該酸化膜上にゲート電極となるポリシリコンを堆積
成長する工程と、互いに離間した主ゲート領域と副ゲー
ト領域とを設けるように、前記主ゲート領域と前記副ゲ
ート領域以外の前記ポリシリコンと前記酸化膜とをフォ
トリソグラフとエッチングにより選択除去する工程と、
少なくとも前記主ゲート領域のドレインよりポリシリコ
ン端と自己整合がとれる様に第二導電型の延長ドレイン
拡散層を形成する工程と、前記主ゲート領域と前記副ゲ
ート領域との間の領域に、両方のポリシリコンと自已整
合によって第一導電型の拡散層を形成する工程と、表面
の絶縁層及び配線層を形成する工程とを有する半導体装
置の製造方法が得られる。
【００５２】また、本発明の半導体装置は、第１導電型
の第１半導体領域と、前記第１半導体領域の表面上に主
ゲート酸化膜を介して形成された主ゲート電極と副ゲー
ト酸化膜を介して形成された副ゲート電極と、前記主ゲ
ート電極と自己整合的に形成された第２導電型の延長ド
レイン拡散層と、前記主ゲート電極と自己整合的に形成
された第２導電型のソース拡散層と、前記延長ドレイン
拡散層内に、前記主ゲート電極と前記副ゲート電極とに
自己整合的に形成された第１導電型の逆導電型拡散層
と、前記延長ドレイン拡散層内に、前記副ゲート電極と
自己整合的に形成された第２導電型の高濃度ドレイン拡
散層と、前記高濃度ドレイン拡散層は、前記延長ドレイ
ン拡散層より不純物濃度が高く、及び前記高濃度ドレイ
ン拡散層に接続されたドレイン電極とを具備する。
【００５３】ここで、前記ドレイン電極は、前記高濃度
ドレイン拡散層に加えて前記副ゲート電極に接続されて
い手もよく、前記逆導電型拡散層に接続された独立電極
をさらに具備していてもよい。
【００５４】また、前記主ゲート酸化膜は、前記副ゲー
ト酸化膜の膜厚より薄く、前記主ゲート電極のゲート長
は、オフ状態で、前記延長ドレイン拡散層から伸びる空
乏層によりパンチスルーが起きないように決定されてい
て、前記主ゲート電極と前記副ゲート電極の間隔は、オ
フ状態で前記延長ドレイン拡散層が実質的に全領域で空
乏化したときでも、空乏化した領域のどの部分でも降伏
が発生しないように決定されている。前記副ゲート電極
のゲート長は、前記逆導電型拡散層と前記高濃度ドレイ
ン拡散層との間で降伏が起きないように決定されてい
る。前記副ゲート電極の下の前記延長ドレイン拡散層の
表面領域の不純物濃度は、前記逆導電型拡散層の下の前
記延長ドレイン拡散層の領域の不純物濃度より低い。前
記副ゲート電極は、対外部電界におけるシールドとして
機能する。
【００５５】また、本発明の半導体装置の製造方法は、
第１導電型の半導体領域の表面上に、主ゲート酸化膜と
主ゲート電極とを含む主ゲート構造と副ゲート酸化膜と
副ゲート電極とを含む副ゲート構造とを形成するステッ
プと、前記半導体領域内に前記主ゲート構造と自己整合
的に第２導電型の延長ドレイン拡散層とソース拡散層を
形成するステップと、前記延長ドレイン拡散層内に、前
記主ゲート構造と前記副ゲート構造とに自己整合的に第
１導電型の逆導電型拡散層を形成するステップと、前記
延長ドレイン拡散層内に、前記副ゲート構造と自己整合
的に第２導電型の高濃度ドレイン拡散層を形成するステ
ップと、前記高濃度ドレイン拡散層は、前記延長ドレイ
ン拡散層より不純物濃度が高く、及び前記高濃度ドレイ
ン拡散層に接続されたドレイン電極を形成するステップ
とを具備する。
【００５６】ここで、前記延長ドレイン拡散層とソース
拡散層を形成するステップは、前記主ゲート構造と前記
副ゲート構造とに自己整合的に前記第２導電型の不純物
を注入するステップと、前記注入された第２導電型の不
純物を押し込み拡散するステップとを具備する。また、
前記延長ドレイン拡散層とソース拡散層を形成するステ
ップは、前記主ゲート構造と前記副ゲート構造を形成す
る前に、前記第２導電型の不純物を注入するステップ
と、前記主ゲート構造と前記副ゲート構造を形成後に、
前記主ゲート構造と自己整合的に前記第２導電型の不純
物を注入するステップと、前記注入された第２導電型の
不純物を押し込み拡散するステップとを具備する。さら
に、前記主ゲート構造と前記副ゲート構造を形成するス
テップは、前記半導体領域の表面上の第１領域に前記第
１酸化膜を形成するステップと、前記半導体領域の表面
上の前記第１領域以外の第２領域に第２酸化膜を形成す
るステップと、前記第２酸化膜の形成時に前記第１酸化
膜の膜厚は増加し、前記増加後の第１酸化膜の膜厚は前
記第２酸化膜の膜厚より厚く、前記第１領域と前記第２
領域の上にゲート電極膜を形成するステップと、前記第
２領域において前記第２酸化膜と前記ゲート電極膜をパ
ターン化して前記主ゲート構造を形成し、前記第１領域
において前記増加後の第２酸化膜と前記ゲート電極膜を
パターン化して前記副ゲート構造を形成するステップと
を具備する。
【００５７】駆動装置は、半導体装置と、オフ状態で前
記高濃度ドレイン電極と前記独立電極との間に前記内蔵
ダイオードに逆バイアスを印加し、あるいは前記独立電
極を開放状態に設定し、前記オフ状態以外の状態の所定
の時間区間において、前記内蔵ダイオードに順方向電流
を流すための回路とを具備する。半導体装置は、第１導
電型の第１半導体領域と、前記第１半導体領域の表面上
に主ゲート酸化膜を介して形成された主ゲート電極と副
ゲート酸化膜を介して形成された副ゲート電極と、前記
主ゲート電極と自己整合的に形成された第２導電型の延
長ドレイン拡散層と、前記主ゲート電極と自己整合的に
形成された第２導電型のソース拡散層と、前記延長ドレ
イン拡散層内に、前記主ゲート電極と前記副ゲート電極
とに自己整合的に形成された第１導電型の逆導電型拡散
層と、前記延長ドレイン拡散層内に、前記副ゲート電極
と自己整合的に形成された第２導電型の高濃度ドレイン
拡散層と、前記高濃度ドレイン拡散層は、前記延長ドレ
イン拡散層より不純物濃度が高く、前記高濃度ドレイン
拡散層と前記逆導電型拡散層により内蔵ダイオードが形
成され、前記高濃度ドレイン拡散層に接続されたドレイ
ン電極と、及び前記逆導電型拡散層に接続された独立電
極とを具備する。
【００５８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
【００５９】図１は、本発明の第１実施形態による半導
体装置の製造方法における製造プロセスを示す断面図で
ある。図示の半導体装置は、定格電圧が６０ＶのＮＭＯ
Ｓトランジスタである。
【００６０】図１（ａ）に示されるようにＰ型のシリコ
ン（Ｓｉ）基板１００が用意される。Ｐ型シリコン基板
１００は、ボロンがドープされていて、２０Ωｃｍの抵
抗率と（１００）の面方位を持つ。Ｐ型シリコン基板１
００は主面１００ａを持つ。シリコン基板１００の主面
１００ａ上にゲート酸化膜となる酸化膜１０１が０．２
μｍの膜厚を持つように形成された後、ゲート電極とな
るポリシリコン膜１０２が０．４μｍの膜厚を持つよう
に堆積される。ポリシリコン膜１０２が低抵抗率を持つ
ように高濃度にリンイオンが熱拡散によりドープされ
る。
【００６１】引き続いて、図１（ｂ）に示されるよう
に、フォトリソグラフィー法を用いて、図１（ｂ）にＡ
０で示される主ゲート領域と、図１（ｂ）にＢ０で示さ
れる副ゲート領域と以外の領域のポリシリコン膜１０２
及び酸化膜１０１がエッチングにより除去される。これ
により、主ゲート領域Ａ０上には第１ポリシリコン膜１
０２−１と第１酸化膜１０１−１が残り、副ゲート領域
Ｂ０上には第２ポリシリコン膜１０２−２と第２酸化膜
１０１−２が残る。第１ポリシリコン膜１０２−１は主
ゲート電極として使用され、第２ポリシリコン膜１０２
−２は副ゲート電極として使用される。こうして主ゲー
ト構造と副ゲート構造が完成する。それに関連して、第
１酸化膜１０１−１は主ゲート酸化膜と呼ばれ、第２酸
化膜１０１−２は副ゲート酸化膜と呼ばれる。
【００６２】図１（ｃ）に示されるように、シリコン基
板１００は、主ゲート領域Ａ０の中心を境として、副ゲ
ート領域Ｂ０とは反対方向の側（ソース側）のＡ１部
と、副ゲート領域Ｂ０を含む側（ドレイン側）のＢ１部
とに分けられることができる。
【００６３】Ａ１部はフォトリソグラフィー法を用いて
レジスト膜（図示せず）で覆われ、Ｂ１部にリンがイオ
ン注入される。その後、押し込み拡散が行われ、シリコ
ン基板１００のＢ１部内にＮ型延長ドレイン拡散層１０
３が形成される。すなわち、Ｎ型延長ドレイン拡散層１
０３は、少なくともその先端が主ゲート電極１０２−１
と自己整合的に形成される。その後、Ｂ１部がフォトリ
ソグラフィー法を用いてレジスト膜（図示せず）で覆わ
れ、Ａ１部にボロンがイオン注入される。続いて、押し
込み拡散が行われ、シリコン基板１００のＡ１部内にＰ
型ＤＳＡ拡散層１０４が形成される。
【００６４】図１（ｄ）に示されるように、上記Ａ１部
（Ｐ型ＤＳＡ拡散層１０４）は、主ゲート領域Ａ０から
離れた側のＡ２部と主ゲート領域Ａ０の側のＢ２部とに
分けられることができる。また、上記Ｂ１部（Ｎ型延長
ドレイン拡散層１０３）は、副ゲート領域Ｂ０の中心を
境として、主ゲート領域Ａ０の側のＡ３部と主ゲート領
域Ａ０から離れた側のＢ３部とに分けられることができ
る。
【００６５】前述の延長ドレイン拡散層１０３やＰ型Ｄ
ＳＡ拡散層１０４が形成されたのと同じ手法、すなわ
ち、フォトリソグラフィー法により形成されたレジスト
膜と第１及び第２のポリシリコン膜１０２−１及び１０
２−２の両方をイオン注入のマスクとして利用する方法
により表面の高濃度層が形成される。
【００６６】すなわち、Ａ２部及びＡ３部をマスクとし
て用いて、Ｂ２部及びＢ３部に砒素がイオン注入され、
それぞれ、高濃度Ｎ型拡散層（Ｎ＋層）１０５及びＮ＋
層１０６が形成される。また、Ｂ２部及びＢ３部をマス
クとして用いて、Ａ２部及びＡ３部にボロンがイオン注
入され、それぞれ、高濃度Ｐ型拡散層（Ｐ＋層）１０７
及びＰ＋層１０８が形成される。高濃度Ｐ型拡散層層１
０８は延長ドレイン拡散層内逆導電型拡散層と呼ばれ、
高濃度Ｎ型拡散層１０６はドレイン高濃度拡散層又は高
濃度ドレイン拡散層と呼ばれる。すなわち、延長ドレイ
ン拡散層内逆導電型拡散層１０８は主ゲート電極１０２
−１と副ゲート電極１０２−２との間にそれらと自己整
合的に形成される。また、Ｎ＋層１０６は、副ゲート電
極１０２−２と自己整合的に形成される。
【００６７】次に、図１（ｅ）に示されるように、酸化
膜系の絶縁膜１０９が全面に堆積され、フォトリソグラ
フィー法を用いて、絶縁膜１０９の選択エッチングが行
われる。これにより、残った絶縁膜１０９は、第１ポリ
シリコン膜（主ゲート電極）１０２−１の表面全体、延
長ドレイン拡散層内逆導電型拡散層１０８、この拡散層
１０８に続く第２ポリシリコン膜（副ゲート電極）１０
２−２の表面の一部、およびドレイン高濃度拡散層１０
６上の第２ポリシリコン膜（副ゲート電極）１０２−２
と第２酸化膜（副ゲート酸化膜）１０１−２の側壁を覆
う。
【００６８】その後、アルミニウムが全面に堆積させら
れ、フォトリソグラフィー法を用いてアルミニウムの選
択エッチングが行われる。この結果、表面のアルミニウ
ム配線１１０及び１１１が形成される。アルミニウム配
線１１０は高濃度Ｎ型拡散層層１０５と高濃度Ｐ型拡散
層層１０７とに接触し、アルミニウム配線１１１はドレ
イン高濃度拡散層１０６に接触する。すなわち、アルミ
ニウム配線１１０はソース電極として使用され、アルミ
ニウム配線１１１はドレイン電極として使用される。ア
ルミニウム配線１１１は副ゲート電極１０２−２にも接
触している。
【００６９】次に、寸法関係に関して、要となる部分の
寸法と、選定根拠について以下に述べる。
【００７０】主ゲート電極１０２−１のゲート長は５μ
ｍ程度である。この寸法はＭＯＳトランジスタがオフ状
態のとき、延長ドレイン拡散層１０３から伸びてくる空
乏層がソース拡散層１０４に至りパンチスルーを起こさ
ない範囲内での可能な最小値である。
【００７１】また、主ゲート電極１０２−１と副ゲート
電極１０２−２の間隔も５μｍ程度である。ＭＯＳトラ
ンジスタがオフ状態の時、延長ドレイン内逆導電型拡散
層１０８と、Ｐ型シリコン基板１００の双方から空乏層
が成長してピンチオフ状態となり、延長ドレイン拡散層
１０３全域が空乏化する。この寸法はるが、この空乏化
した部分のいかなる部分も臨界電界を超え降伏しない条
件での可能なかぎりの最小値としている。
【００７２】副ゲート電極１０２−２の寸法は３μｍ程
度である。これは延長ドレイン拡散層内逆導電型拡散層
１０８とドレイン高濃度拡散層１０６との間で降伏を起
こさない範囲内での可能な最小値である。
【００７３】この部分の拡散層構造としては、高濃度Ｐ
型拡散層（延長ドレイン拡散層内逆導電型拡散層）１０
８−低〜中濃度のＮ型拡散層（延長ドレイン拡散層）１
０３−高濃度Ｎ型拡散層（ドレイン高濃度拡散層）１０
６となっている。また、延長ドレイン拡散層１０３は、
完全に空乏化されるので、この降伏電圧は、両高濃度拡
散層１０８，１０６間の低〜中濃度拡散層１０３の濃度
依存性はほとんどない（例えば、Ｓ．Ｍ．Ｓｚｅ Ｐｈ
ｙｓｉｃｓ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅ
ｖｉｃｅｓ ２ｎｄ Ｅｄｉｔｉｏｎ ｐｐ．１０５
Ｆｉｇ．３２を参照）。従って、この降伏電圧は、実用
的な延長ドレイン拡散層１０３の濃度では、副ゲート電
極１０２−２の寸法のみで決定される。
【００７４】従来のＭＯＳトタンジスタと同様に、ドレ
イン電極１１１、ソース電極１１０、主ゲート電極１０
２−１はそれぞれ表面の配線によって、素子外部へ引き
出される。また、副ゲート電極１０２−２は、素子の一
部でアルミニウム配線（ドレイン電極）１１１と接触し
ているので、ドレイン電極と同じ電位に固定されてい
る。
【００７５】延長ドレイン拡散層内逆導電型拡散層１０
８は、利用分野によっては、それ自体給電するための引
き出し配線を構成せず、電位的には浮いた拡散層として
使用することができる。また、表面配線により、素子の
外部に電極を引き出し、たとえば、ソースと同電位に固
定して使用することもできる。
【００７６】本実施形態では、主ゲート電極１０２−１
と同時に副ゲート電極１０２−２が形成されている。延
長ドレイン拡散層１０３が形成される際、すくなくと
も、その先端は主ゲート電極１０２−１と自已整合的に
形成される。延長ドレイン拡散層内逆導電型拡散層１０
８は主ゲート電極１０２−１と副ゲート電極１０２−２
により自已整合的に形成される。
【００７７】次に、このようにして製造されたＭＯＳト
ランジスタの動作について説明する。オフ状態の時、延
長ドレイン内逆導電型拡散層１０８と延長ドレイン拡散
層１０３に逆バイアスが印加される。この結果、延長ド
レイン拡散層１０３は半導体基板１００側、即ち図面下
方からはもとより、延長ドレイン拡散層内逆導電型拡散
層１０８側、即ち図面上方からも空乏層が成長する。そ
のため、同じ降伏電圧を確保する場合でも、図面下方か
らのみ空乏層が成長するときよりも延長ドレイン拡散層
１０３を高濃度とすることができる。従って、延長ドレ
イン拡散層１０３の低抵抗化がはかれる。
【００７８】また、ドレイン高濃度拡散層１０６と延長
ドレイン拡散層内逆導電型拡散層１０８の間において、
比較的低濃度である延長ドレイン拡散層１０６の領域が
半導体基板１０３の表面に現れている。この比較的低濃
度の領域の上部には第２酸化膜１０１−２と第２ポリシ
リコン膜１０２−２が形成されている。これにより、安
定なＭＯＳ構造が実現されている。第２酸化膜１０１−
２と第２ポリシリコン膜１０２−２の構成は、対外部電
界におけるシールドとして機能することはもとより、こ
の低濃度拡散層の電界分布を安定に決定するフィールド
プレートとしても動作する。
【００７９】次に、上記第１実施形態の効果について説
明する。
【００８０】１．特性安定化 ａ）従来では、ゲート領域、延長ドレイン拡散層、延長
ドレイン拡散層内逆導電型拡散層、ドレイン高濃度拡散
層がそれぞれ独立したマスク工程で形成されていた。一
方、本実施形態では、ソース領域はもとより、ゲート領
域Ａ０，Ｂ０、延長ドレイン拡散層１０３、延長ドレイ
ン内逆導電型拡散層１０８、ドレイン高濃度拡散層１０
６の平面構造がすべて、ポリシリコン１０２を形成する
マスク工程のみで決定されている。高精度な平面配置構
造となる。その結果、本実施形態では電気的特性のばら
つきを抑えることができる。
【００８１】ｂ）従来では、少なくとも延長ドレイン拡
散層は、フィールド酸化以前の工程で形成されなければ
ならず、以降の一連の熱処理のため、最終の不純物プロ
ファイルの精度がよくならなかった。一方、本実施形態
では、延長ドレイン拡散層１０３、延長ドレイン内逆導
電型拡散層１０８、ドレイン高濃度拡散層１０６の全て
が、拡散プロセス工程のうちＭＯＳゲート構造が完成し
た以降の工程で形成される。これらの工程は、最終に近
い工程であり、以降にほとんど熱処理工程はない。この
ため、いずれの拡散層も高精度な最終の不純物プロファ
イルが得られる。その結果、本実施形態では、電気的特
性のばらつきを抑えることができる。
【００８２】ｃ）従来では、シリコン表面近傍で、空乏
化をおこす高濃度でない拡散層は、フィールド酸化膜で
覆う必要があった。一方、本実施形態では、延長ドレイ
ン内逆導電型拡散層１０８とドレイン高濃度拡散層１０
６の間の領域、すなわち副ゲート領域Ｂｏは、低濃度で
ある延長ドレイン拡散層１０３の領域がシリコン基板１
００の表面１００ａに現れている。この領域は安定なＭ
ＯＳ構造となる。その結果、ポリシリコン１０２の電位
がドレインと同電位に固定されると、パッケージが帯電
した場合の影響等を無くすシールド効果が得られる。加
えて、このＭＯＳ構造自体が、この直下の高精度なフィ
ールドプレートとして作用する。
【００８３】２．微細化 先ほどの特性安定化の所で述べたａ）及びｂ）は微細化
の効果ももたらすことは明らかである。また、図１から
わかるように、ソース領域からドレイン中心部まで全
て、ＬＯＣＯＳのパーズビークもない平坦な仕上がりと
なり、微細化に適する。
【００８４】３．ドレインーソ−ス間ダイオードの動作
抵抗低減 ＭＯＳトランジスタを負荷の駆動に用いる一部の用途に
は、ＭＯＳトランジスタをスイッチング素子として使用
すると同時に、逆方向に電流が流れる際、ドレインとソ
ースの間に形成されるダイオードを積極的に使用する駆
動方式がある。例えば、ＥＬディスプレイやプラズマデ
ィスプレイの駆動用ＩＣにおける出カトランジスタなど
である。本構造において、延長ドレイン拡散層内逆導電
型拡散層１０８が、ソース電極１１０と低抵抗の金属配
線などで接続され、あるいは、独立したダイオードの端
子（ＮＭＯＳトランジスタの場合はアノード電極、ＰＭ
ＯＳトランジスタの場合はカソード電極）として扱われ
ることにより、動作抵抗をほぼ理論限界まで低減でき
る。その理由は、降伏電圧を確保する上で必要な距離で
ある、延長ドレイン拡散層内逆導電型拡散層１０８とド
レイン高濃度拡散層１０６の間の距離が、従来よりも精
度よく、可能な限り最小値で形成されることができるか
らである。
【００８５】４．延長ドレイン拡散層内逆導電型拡散層
から配線を引き出し、独立した端子として使用できる。
【００８６】後で述べるように、電極配線の自由度が大
きいことより、配線の引き出し及び引き回しも容易であ
る。従って、延長ドレイン拡散層内逆導電型拡散層１０
８からの独立端子が形成されやすい。例えば、ＥＬ／プ
ラズマディスプレイ駆動用として、電力回収用端子とし
て直接利用できる。
【００８７】５．寄生バイポーラトランジスタのエミッ
タ接地電流増幅率ｈＦＥ低減（ラッチアップ耐量向上、
ＥＬ／ＰＤＰディスプレイ駆動においては電力回収効率
向上等） 前述の（３．Ｐドレイン−ソース間ダイオードの動作抵
抗低減）から明らかなように、第一導電型の半導体基板
に、第二導電型のウェル拡散層が形成され、第二導電型
のウェル拡散層内に本発明による第一導電型のＭＯＳト
ランジスタが形成される。この構造において、第一導電
型の延長ドレイン拡散層がエミッタ、第二導電型のウェ
ル拡散層がべ一ス、第一導電型の半導体基板がコレクタ
となる寄生バイポーラトランジスタのエミッタ接地電流
増幅率ｈＦＥを低く抑える事ができる。
【００８８】その理由は、第一導電型の延長ドレイン拡
散層から第二導電型のウェル拡散層へ少数キャリアが注
入されても、そのほとんどが、第一導電型の半導体基板
の方にはいかずに、延長ドレイン拡散層内逆導電型拡散
層で回収されることができる。このために、延長ドレイ
ン拡散層内逆導電型拡散層に給電される構造をとること
が可能であり、本発明ではさらにその効率を向上させる
ことができるからである。
【００８９】６．電極配線の自由度が大きい 本発明による素子の表面は、電位が固定されるポリシリ
コン１０２の領域、すなわち、主ゲート領域Ａｏと副ゲ
ート領域Ｂｏ、及びほとんど空乏化されることのない１
０２０個／立方センチメートル程度以上の高濃度層の領
域のみで占められている。このため、高耐圧ＭＯＳトラ
ンジスタに必要な機能である、オフ状態のときは空乏
し、電界ドリフト領域として機能する延長ドレイン拡散
層１０３はこれらの下に形成される。従って、表面のア
ルミニウム配線１１０、１１１や帯電を想定したモール
ド樹脂からの電気力線の影響を設計において考慮しなく
てもよい。従って、この制約から解放された電極配線が
可能となる。当然、モールド樹脂が強く帯電した時にデ
バイスの誤動作をまもる目的で形成されるシールドアル
ミニウムも不要となる。
【００９０】７．信頼性／歩留まりが良好 フィールド酸化膜などの厚い酸化膜の開口部から高濃度
の延長ドレイン拡散層内逆導電型拡散層を形成する方法
で製造される従来の素子では、ＭＯＳトランジスタがオ
フ状態のとき、ＬＯＣＯＳ酸化膜のパーズビーク部など
の酸化膜段差部に強い電界がかかり、歩留まりや信頼性
が劣化する。これは、ＬＯＣＯＳ酸化膜のパーズビーク
部等の酸化膜段差部には強い応力がかかり、さらにこの
応力が印加された部分には製造中に汚染物質として導入
される重金属が捕獲されやすい。この結果、対電界破壊
耐量が低下する。これに対して、本発明では、上述され
るように、ソース領域からドレイン中心部まで全て、Ｌ
ＯＣＯＳ酸化膜のパーズビーク部もなく平坦に形成され
ている。このため、歩留まりや信頼性を向上できる。
【００９１】次に、図２を参照して、本発明の第２実施
形態に係る半導体装置について説明する。図２は、図１
に示されるＮＭＯＳトランジスタと同じ半導体基板に形
成され、図１のＮＭＯＳトランジスタとともにＣＭＯＳ
構造を形成するＰＭＯＳトランジスタの断面図である。
従って、定格電圧は、図１のＮＭＯＳトラランジスタと
同じ６０Ｖである。
【００９２】図１のＮＭＯＳトランジスタと異なる点
は、Ｐ型のシリコン基板（Ｐ型基板）２２０の表面に１
０μｍ程度と比較的深いＮウェル層２００が形成され、
Ｎウェル層２００が形成された領域にＰＭＯＳトランジ
スタが形成される点である。したがって、当然ながら、
素子を形成する各拡散層の導電型は、図１のＮ型に対し
て反転されている、すなわち、Ｐ型はＮ型に、Ｎ型はＰ
型に形成される。
【００９３】また、図２のＰＭＯＳトランジスタは、実
質的に軸Ａ−Ａ’を中心とした対称構造、または平面配
置としては円形成いは長円形の構造を有している。すな
わち、アルミニウム配線、表面絶縁膜以外は完全な対称
構造である。換言すれば、アルミニウム配線及び表面絶
縁膜は、配線接続や電極引き出しに関する制約以外は対
称構造である。
【００９４】詳細に述べると、図２に示されるように、
Ｎウェル層２００閣の中央部にＰ型延長ドレイン拡散層
２０３が形成され、周辺部に環状のＮ型ＤＳＡ拡散層２
０４が形成されている。Ｎ型ＤＳＡ拡散層２０４内に
は、内周側に高濃度Ｐ型拡散層（Ｐ＋層）２０５が、外
周側に高濃度Ｎ型拡散層（Ｎ＋層）２０７が形成されて
いる。また、Ｐ型延長ドレイン拡散層２０３内には、中
央部に高濃度Ｐ型拡散層（Ｐ＋層）２０６が、外周部に
環状の高濃度Ｎ型拡散層（Ｎ＋層）２０８が形成されて
いる。高濃度Ｎ型拡散層２０８は延長ドレイン拡散層内
逆導電型拡散層と呼ばれ、高濃度Ｐ型拡散層２０６はド
レイン高濃度拡散層又は高濃度ドレイン拡散層と呼ばれ
る。
【００９５】Ｐ型延長ドレイン拡散層２０３とＮ型ＤＳ
Ａ拡散層２０４との間のＮウェル層２００の表面上に
は、主ゲートして動作する環状の第１ポリシリコン膜
（主ゲート電極）２０２−１が、第１酸化膜（主ゲート
酸化膜）２０１−１を介して形成されている。また、延
長ドレイン拡散層内逆導電型拡散層２０８とドレイン高
濃度拡散層２０６との間のＰ型延長ドレイン拡散層２０
３の表面上には、副ゲートとして動作する第２ポリシリ
コン膜（副ゲート電極）２０２−２が第２酸化膜（副ゲ
ート酸化膜）２０１−２を介して形成されている。
【００９６】高濃度Ｐ型拡散層２０６の外周縁に接する
ように、環状の副ゲート構造が形成されている。後述す
るような所望の電極を形成する部分を除いて、選択的に
表面絶縁膜２０９が形成されている。高濃度Ｐ型拡散層
２０５と高濃度Ｎ型拡散層層２０７と接触するように、
ソース電極として使用されるアルミニウム配線２１０が
形成されている。また、ドレイン高濃度拡散層２０６と
接触するように、ドレイン電極として使用されるアルミ
ニウム配線２１１が形成されている。
【００９７】尚、図２に示されるように、アルミニウム
配線（ドレイン電極）２１１は第２ポリシリコン膜２０
２−２である副ゲート電極に一部で接続されており、ま
た、延長ドレイン内逆導電型拡散層２０８も一部で表面
配線によりアルミニウム配線（ソース電極）２１０に接
続されている。
【００９８】また、図２に示されるように、Ｐ型シリコ
ン基板２２０とＮウエル層２００とＰ型延長ドレイン拡
散層２０３とにより、寄生ＰＮＰトランジスタ２２３が
形成される。ドレイン電極２１１に供給されるドレイン
電圧がソース電極２１０に供給されるソース電圧より高
くなるとき、図の矢印２２５で示されるように、主たる
電流経路に沿って電流が流れる。
【００９９】尚、図１は素子全体を示していないが、素
子は、図１（ｅ）のＢ軸を中心とした対称構造を有して
いる。図１（ｅ）のＡ軸から外部は図２のＰＭＯＳトラ
ンジスタと同様にフィールド酸化膜が形成される構造を
有している。
【０１００】図１のＮＭＯＳトランジスタ及び図２のＰ
ＭＯＳトランジスタとも、主ゲート電極１０２−１，２
０２−１のゲート長は５μｍ程度である。この寸法はＭ
ＯＳトランジスタがオフ状態のとき、延長ドレイン拡散
層１０３，２０３から伸びてくる空乏層がソース拡散層
１０４，２０４に至ってもパンチスルーを起こさない範
囲内での可能な最小値である。
【０１０１】また、主ゲート電極１０２−１，２０２−
１と副ゲート電極１０２−２，２０２−２の間隔も５μ
ｍ程度である。この寸法はＭＯＳトランジスタがオフ状
態の時、延長ドレイン内逆導電型拡散層１０８，２０８
と、Ｐシリコン基板（ＮＭＯＳ）１００またはＮウェル
層（ＰＭＯＳ）２００の双方から空乏層が成長して接触
し（ピンチオフ状態）、延長ドレイン拡散層１０３，２
０３全域が空乏化するが、この空乏化した部分のいかな
る部分も臨界電界を超えて降伏しない条件での可能なか
ぎりの最小値である。
【０１０２】副ゲート電極１０２−２，２０２−２の寸
法は３μｍ程度である。これは延長ドレイン拡散層内逆
導電型拡散層１０８，２０８とドレイン高濃度拡散層１
０６，２０６との間で降伏を起こさない範囲内での可能
な最小値である。この部分の拡散層構造としては、高濃
度Ｐ型拡散層１０８，２０６〜（低濃度〜中濃度のＰ型
またはＮ型拡散層）１０３，２０３〜高濃度Ｎ型拡散層
１０６，２０８となっている。延長ドレイン拡散層１０
３，２０３は、完全に空乏化されるので、降伏電圧は、
低濃度〜中濃度拡散層１０３，２０３の濃度依存性がほ
とんどない（例えば、Ｓ．Ｍ．Ｓｚｅ Ｐｈｙｓｉｃｓ
ｏｆ ＳｅｍｉｃｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ
２ｎｄ Ｅｄｉｔｉｏｎ ｐｐ．１０５ Ｆｉｇ．３２
参照）。従って、降伏電圧は、副ゲート電極１０２−
２，２０２−２の寸法のみで決定される。
【０１０３】図３（ａ）に示されるようにＰ型のシリコ
ン（Ｓｉ）基板（以下、単にシリコン基板とも呼ぶ）３
００を用意する。このＰ型シリコン基板３００は、ボロ
ンがドープされ、２０Ωｃｍの抵抗率を持ち、（１０
０）の面方位を持つ。Ｐ型シリコン基板３００は主面３
００ａを持つ。次に、Ｐ型シリコン基板３００の主面３
００ａの全面上に４０ｎｍ程度の膜厚を持つように酸化
膜３２１が成長させられ、レジスト３２２をマスクに用
いて選択的にリンのイオン注入が行われる。すなわち、
最終的には延長ドレイン拡散層のうちのドレイン寄りの
一部となる領域に不純物であるリンイオンがポリシリコ
ン膜の形成前にイオン注入により選択的に注入される。
これにより、図３（ａ）に破線３２３により示されるよ
うにリンイオン注入層がＰ型シリコン基板３００内に形
成される。
【０１０４】その後、図３（ｂ）に示されるように、レ
ジスト３２２と、酸化膜３２１が基板の全面から除去さ
れた後、シリコン基板３００の主面３００ａ上にゲート
酸化膜となる酸化膜３０１が０．２μｍの膜厚を持つよ
うに形成され、ゲート電極となるポリシリコン繭３０２
が０．４μｍの膜厚を持つように堆積される。
【０１０５】続いて、図３（ｃ）に示されるように、フ
ォトリソグラフィー法を用いて、主ゲート領域、すなわ
ち図３（ｃ）にＡ０で示される領域と、副ゲート領域、
すなわち図３（ｃ）にＢ０で示される領域以外の領域の
ポリシリコン膜３０２及び酸化膜３０１がエッチングに
より除去される。これにより、主ゲート領域Ａ０上には
第１ポリシリコン膜（主ゲート電極）３０２−１と第１
酸化膜（主ゲート酸化膜）３０１−１が残り、副ゲート
領域Ｂ０上には第２ポリシリコン膜（副ゲート電極）３
０２−２及び第２酸化膜（副ゲート酸化膜）３０１−２
が残る。
【０１０６】その後、Ｂ１部が、フォトリソグラフィー
法を用いてレジスト膜（図示せず）で覆われ、Ａ１部に
ボロンイオンが注入される。その後、レジスト膜が除去
された後、押し込み拡散によりシリコン基板３００のＡ
１部内にＰ型ＤＳＡ拡散層３０４が形成される。
【０１０７】以降は、図１で示された製造方法と同様で
あり（図１（ｄ）及び（ｅ）を参照）、最終の断面構造
を図３（ｅ）に示す。すなわち、Ｐ型ＤＳＡ拡散層３０
４内において、主ゲート電極３０２−１に近接した側に
高濃度Ｎ型拡散層（Ｎ＋層）３０５が、主ゲート電極３
０２−１から離れた側に高濃度Ｐ型拡散層（Ｐ＋層）３
０７が形成されている。Ｎ型延長ドレイン拡散層３０３
内において、主ゲート電極３０２−１と副ゲート電桓３
０２−２との間の領域に高濃度Ｐ型拡散層（Ｐ ＋層）３
０８が形成されている。主ゲート電極３０２−１とは反
対側に高濃度Ｎ型拡散層（Ｎ＋層）３０６が形成されて
いる。
【０１０８】高濃度Ｐ型拡散層３０８は延長ドレイン拡
散層内逆導電型拡散層と呼ばれ、高濃度度Ｎ型拡散層３
０６はドレイン高濃度拡散層又は高濃度ドレイン拡散層
と呼ばれる。絶縁膜３０９が選択的に形成され、高濃度
Ｎ型拡散層３０５と高濃度Ｐ型拡散層３０７とに接触す
るようにアルミニウム配線３１０が形成され、ドレイン
高濃度拡散層３０６と副ゲート電極３０２−２とに接触
するようにアルミニウム配線３１１が形成される。すな
わち、アルミニウム配線３１０はソース電極として使用
され、アルミニウム配線３１１はドレイン電極として使
用される。
【０１０９】図４に本発明の第４実施形態による半導体
装置の製造方法について説明する。図４は、ゲート電極
を０Ｖ〜５Ｖといった低電圧の通常のデジタル信号でス
イッチングさせられる半導体装置の製造方法を示す。主
ゲート電極には、０Ｖ〜５Ｖの信号が印加され、スイッ
チングさせられるので、しきい値電圧は１Ｖ程度以下と
かなり小さくする必要がある。低しきい値電圧を実現す
るためには、主ゲート酸化膜の厚さを数十ｎｍ程度まで
薄くする必要がある。これに対し、副ゲートは、ソース
と同電位の延長ドレイン拡散層内逆導電型拡散層とドレ
インと同電位の副ゲート電極に挟まれている。従って、
この場合、８０Ｖの定格電圧に、安全のための余裕を見
込んだ膜厚が必要となり、副ゲート酸化膜は、約２００
ｎｍ（０．２μｍ）の膜厚を有する。このように、主ゲ
ート酸化膜と副ゲート酸化膜は異なる膜厚を持つように
形成する必要がある。
【０１１０】図４（ａ）に示されるように、Ｐ型のシリ
コン（Ｓｉ）基板（以下、単にシリコン基板とも呼ぶ）
４００を用意する。このＰ型シリコン基板４００は、ボ
ロンをドープしたもので、２０Ωｃｍの抵抗率を持ち、
（１００）の面方位を持つ。Ｐ型シリコン基板４００は
主面４００ａを持つ。次に、Ｐ型シリコン基板４００の
主面４００ａ全面上に、副ゲートに必要な酸化膜厚を持
つように酸化膜（副ゲート酸化膜）４２１が形成され
る。この場合、酸化膜４２１の厚さは０．２μｍであ
る。
【０１１１】次に、図４（ｂ）に示されるように、主ゲ
ート領域と副ゲート領域の中心からソース領域まで、酸
化膜４２１の選択エッチングが行われる。
【０１１２】その後、図４（ｃ）に示す様に、主ゲート
領域に２０ｎｍの酸化膜（主ゲート酸化膜）４２２が成
長するまで酸化し（この場合、副ゲート領域の酸化も行
わるが、もともと厚い酸化膜が成長されているためその
成長速度は、主ゲート領域のそれより遙かに遅い）、そ
の上にポリシリコン４０２を堆積成長させる。ポリシリ
コン４０２の厚さは０．４μｍである。
【０１１３】これ以降は主ゲートと副ゲートの酸化膜厚
が等しい図１に示される第１実施形態（図１（ｃ）〜
（ｅ））と同じである。図４（ｅ）は最終の断面構造で
ある。すなわち、シリコン基板４００の副ゲートを含む
領域にＮ型延長ドレイン拡散層４０３が形成され、それ
とは反対側にＰ型ＤＳＡ拡散層４０４が形成される。Ｐ
型ＤＳＡ拡散層４０４内において、主ゲート電極４０２
−１に近接した側に高濃度Ｎ型拡散層（Ｎ＋層）４０５
が、主ゲート電極４０２−１から離れた側に高濃度Ｐ型
拡散層（Ｐ＋層）４０７が形成される。Ｎ型延長ドレイ
ン拡散層４０３内において、主ゲート電極４０２−１と
副ゲート電極４０２−２との間の領域に高濃度Ｐ型拡散
層（Ｐ＋層）４０８が形成され、主ゲート電極４０２−
１とは反対側に高濃度Ｎ型拡散層（Ｎ＋層）４０６が形
成されている。
【０１１４】高濃度Ｐ型拡散層４０８は延長ドレイン拡
散層内逆導電型拡散層と呼ばれ、高濃度Ｎ型拡散層４０
６はドレイン高濃度拡散層又は高濃度ドレイン拡散層と
呼ばれる。そして、絶縁膜４０９が選択的に形成され、
高濃度Ｎ型拡散層４０５と高濃度Ｐ型拡散層４０７とに
接触するようにアルミニウム配線（ソース電極）４１０
が形成され、ドレイン高濃度拡散層４０６と副ゲート電
極４０２−２とに接触するようにアルミニウム配線（ド
レイン電極）４１１が形成される。
【０１１５】次に、本発明による半導体装置を使用する
駆動装置について説明する。
【０１１６】ソース−ドレイン間降伏耐圧とオン抵抗特
性は、一般に二律背反の関係があるが、本発明による半
導体装置は、構造上良好なソース−ドレイン間降伏耐圧
とオン抵抗特性を有する。半導体装置がオフ状態のと
き、延長ドレイン拡散層はその上下両方から空乏化され
るので、その分、延長ドレイン拡散層の不純物濃度を高
くすることができる。従って、オン状態の抵抗は、延長
ドレイン拡散層の不純物濃度が高い分小さくできる。
【０１１７】このことに関しては、様々な報告がなされ
ている（例えば、NEC Res. & Develop., Vol.35, No.4,
October 1994 'Double RESURF Device Technology for
Power ICs'や、特開昭55-108773、USP4,300,150やＵＳ
P4,811,075 などを参照）。
【０１１８】しかしながら、これらの従来技術は、いず
れも、ソース−ドレイン間降伏耐圧とオン抵抗特性を向
上させることにのみを目的としている。このため、延長
ドレイン拡散層内の逆導電型拡散層は、単に素子能動部
をさけた拡散層の配線により、ソース電極と同電位に固
定されているか、電極が引き出されない開放状態に設定
され、あるいは電流を流さない逆バイアスが印加されて
いる。
【０１１９】図１２は、延長ドレイン拡散層内に延長ド
レイン拡散層内逆導電型拡散層（以下、ＴＯＰ拡散層と
も参照される）を有する構造（以下この構造は、ダブル
リサーフ構造として参照される）を有する従来の半導体
装置を示す。
【０１２０】図１２において、ドレイン拡散層内の構造
に着目すれば、ドレイン電極と、延長ドレイン拡散層内
逆導電型拡散層１１０８により形成されるダイオードの
順方向の抵抗は、オン状態におけるソース−ドレイン間
の導通抵抗（オン抵抗）や、ドレイン電極とソース電極
に寄生するドレイン−ソース間寄生ダイオードの順方向
の抵抗と比較して、かなり小さくなることは断面構造上
からも推測できるとおりであり、約１／５程度以下にま
で低減できる。
【０１２１】本発明による半導体装置では、従来のダブ
ルリサーフ構造の延長ドレイン拡散層に必然的に形成さ
れる動作抵抗のきわめて小さい内蔵ダイオードが順方向
でも積極的に利用される。そのために、その長所を損わ
させないため、延長ドレイン拡散層内逆導電型拡散層の
表面から、オーミックな金属との電気的接触を介して電
極が引き出され、かつ、独立した端子として形成されて
いる。そのような構成を有する本発明の第５実施形態に
よる半導体装置について説明する。図５は、本発明の第
５実施形態による半導体装置の構造を示している。本発
明の第５実施形態による半導体装置は、ｎウェルをのぞ
いて図１から図４のいずれかの製造方法により製造され
ている。
【０１２２】本発明の第５実施形態による半導体装置
は、図５に示されるように、延長ドレイン拡散層５０３
を持つ高耐圧仕様の横形ＭＯＳＦＥＴである。半導体装
置は、Ｐ型半導体基板５２０にＮウェル５００が形成さ
れている。Ｎウェル５００の表面上に主ゲート酸化膜を
介してポリシリコンの主ゲート電極５０２−１と副ゲー
ト酸化膜を介してポリシリコンの副ゲート電極５０２−
２が形成されている。主ゲート電極５０２−１と自己整
合的に延長ドレイン拡散層５０３が形成されている。延
長ドレイン拡散層５０３とは逆の導電型を持つ延長ドレ
イン拡散層内逆導電型拡散層５０８が、延長ドレイン拡
散層５０３内で、ドレイン高濃度拡散層５０６とゲート
領域の間の表面に形成されている。以下、延長ドレイン
拡散層内逆導電型拡散層５０８はＴＯＰ拡散層としても
参照される。
【０１２３】Ｎウェル５００内には延長ドレイン拡散層
５０３から離れて主ゲート電極５０２−１とフィールド
酸化膜５２１の間にソース拡散層５０７とＮ型拡散層５
０５が形成されている。延長ドレイン拡散層５０３内
に、主ゲート電極５０２−１と副ゲート電極５０２−２
とに自己整合的にＰ型の延長ドレイン拡散層内逆導電型
拡散層５０８が形成されている。延長ドレイン拡散層内
逆導電型拡散層５０８は、その表面において金属膜５１
２とオーミックな電気的接触をもつ。また、延長ドレイ
ン拡散層５０３内に、副ゲート電極と自己整合的にＰ型
の高濃度ドレイン拡散層５０６が形成されている。高濃
度ドレイン拡散層５０６は、延長ドレイン拡散層５０３
より不純物濃度が高い。記高濃度ドレイン拡散層５０６
はドレイン電極５１１に接続されている。アルミニウム
のような金属膜５１２が独立電極として延長ドレイン拡
散層内逆導電型拡散層５０８に接続されている。独立電
極（端子）は、ソース端子、ドレイン端子、ゲート端子
と同様に、独立した端子として扱われる。 尚、この独
立した端子を、ＮＭＯＳ準拠型ではＤＡ端子、ＰＭＯＳ
準拠型ではＤＫ端子として参照される。
【０１２４】このように、本発明の第５実施形態による
半導体装置は、高耐圧仕様の絶縁ゲート型電界効果トラ
ンジスタに準拠した素子であり、延長ドレイン拡散層の
中に延長ドレイン拡散層内逆導電型拡散層を有し、延長
ドレイン拡散層内逆導電型拡散層とのオーミックな電気
的接触を持つ金属配線から直接半導体装置表面に低抵抗
で引き出された新たな独立した端子が提供されている。
【０１２５】図５を参照して、第５実施形態による半導
体装置では、抵抗率15Ωｃｍ程度のP型半導体基板５２
０に、深さ10μm程度の深いNウェル５００が形成されて
いる。Ｎウェル５００内にＰＭＯＳに準拠した素子が形
成されている。Ｐ型延長ドレイン拡散層５０３の深さは
3〜4μm程度であり、この中に深さ1μm程度のＮ型延長
ドレイン拡散層内逆導電型拡散層５０８とＰ型高濃度ド
レイン拡散層５０６が形成されている。 尚、Ｎ型延長
ドレイン拡散層内逆導電型拡散層５０８は、そのＰ型半
導体基板の表面にて、アルミニウム膜５１２とオーミッ
クな電気的接触を持つ。このアルミニウム膜５１２は、
ドレイン内蔵ダイオードのアノード電極となり、ソース
端子、ドレイン端子、ゲート端子とは独立したＤＫ端子
として、素子外部に引き出される。
【０１２６】尚、Ｎウェル５００が形成されずに、拡散
層の導電型が反転されれば、ＮＭＯＳに準拠した半導体
装置を形成することができる。この場合、Ｐ型延長ドレ
イン拡散層内逆導電型拡散層とオーミックな電気的接触
を持つアルミニウム膜は、ドレイン内蔵ダイオードのカ
ソード電極となり、ＤＡ端子として、素子外部に引き出
される。
【０１２７】図６は、本発明の第６実施形態による半導
体装置の構造を示している。本発明の第６実施形態によ
る半導体装置は、ウェルを除いて図１から図４のいずれ
かの製造方法により製造されている。
【０１２８】図６に示される半導体装置は、ＮＭＯＳに
準拠した装置である。図５に示される半導体装置の製造
方法との相違により、図６に示される半導体装置は、Ｐ
型半導体基板６２０の表面におけるフィールド酸化膜と
ポリシリコン膜の配置が大きな相違点であり、他の構造
は図５とほぼ同じである。半導体装置は、Ｐ型半導体基
板５２０の表面上にゲート酸化膜を介してポリシリコン
のゲート電極６０２−１が形成されている。半導体基板
表面には延長ドレイン拡散層６０３が形成されている。
延長ドレイン拡散層６０３とは逆の導電型を持つ延長ド
レイン拡散層内逆導電型拡散層６０８が、延長ドレイン
拡散層６０３内で、フィールド酸化膜６２１の間の表面
に形成されている。以下、延長ドレイン拡散層内逆導電
型拡散層６０８はＴＯＰ拡散層としても参照される。
【０１２９】延長ドレイン拡散層６０３から離れてゲー
ト電極６０２−１とフィールド酸化膜６２１の間にＮ型
ソース拡散層６０７とＰ型基板コンタクト拡散層６０５
が形成されている。延長ドレイン拡散層内逆導電型拡散
層６０８は、その表面において金属膜６１１とオーミッ
クな電気的接触をもつ。また、延長ドレイン拡散層６０
３内に、フィールド酸化膜と自己整合的にＮ型の高濃度
ドレイン拡散層６０６が形成されている。高濃度ドレイ
ン拡散層６０６は、延長ドレイン拡散層６０３より不純
物濃度が高い。高濃度ドレイン拡散層６０６はドレイン
電極６１１に接続されている。アルミニウムのような金
属膜６１２が独立電極として延長ドレイン拡散層内逆導
電型拡散層６０８に接続されている。独立電極（端子）
は、ソース端子、ドレイン端子、ゲート端子と同様に、
独立した端子として扱われる。尚、この独立した端子
を、ＮＭＯＳ準拠型ではＤＡ端子、ＰＭＯＳ準拠型では
ＤＫ端子として参照される。
【０１３０】尚、本半導体装置を完全に内包させるよう
に深さ10μm程度のＮウェルが形成され、拡散層の導電
型が反転された構造が採用されれば、ＰＭＯＳに準拠し
た素子となる。この場合、Ｎ型延長ドレイン拡散層内逆
導電型拡散層とオーミックな電気的接触がなされたアル
ミニウム膜は、ドレイン内蔵ダイオードのアノード電極
となり、ＤＫ端子として、素子外部に引き出される。
【０１３１】図７は、本発明の第７の実施形態による半
導体装置の構造を示す断面図である。図７を参照して、
ボロンイオンがドープされた抵抗率２０ΩｃｍのＰ型半
導体基板７２０上に、深さ５μｍのＮ型延長ドレイン拡
散層７０３が、リンのイオン注入及び熱処理により、Ｎ
型ソース拡散層７０７に至るまで形成される。図７に示
されるように、Ｎ型延長ドレイン拡散層７０３の中で、
半導体基板７２０の表面に、Ｎ型高濃度ドレイン拡散層
７０６、Ｐ型延長ドレイン拡散層内逆導電型拡散層７０
８、Ｎ型ソース拡散層７０７が形成されている。これら
の拡散層の深さは、いずれも０．５〜１．０μｍ程度で
ある。
【０１３２】また、Ｎ型ソース拡散層７０７に隣接した
素子の外周方向には、Ｐ型基板コンタクト拡散層７０５
が形成され、この拡散層は、その一部で、Ｎ型延長ドレ
イン拡散層７０３が形成された領域からはみだしてい
る。
【０１３３】ゲート電極７０２−１は、ソース拡散層７
０７側においては、厚さ０．４μｍのゲート酸化膜上に
形成され、ドレイン拡散層７０６側においては、厚さ
１．０μｍのフィールド酸化膜７２１に乗り上げた構造
となっている。
【０１３４】Ｎ型高濃度ドレイン拡散層７０６からドレ
イン端子７１１、Ｐ型延長ドレイン拡散層内逆導電型拡
散層７０８からＤＡ端子、ゲート電極７０２−１からゲ
ート端子がそれぞれ、オーミックな電気的接触にて引き
出されている。同様に、ソース端子７１０は、Ｎ型ソー
ス拡散層７０７とＰ型基板コンタクト拡散層７０５の両
方と、その半導体基板の表面にてオーミックに接触する
ように引き出されている。
【０１３５】次に、本発明の半導体装置を用いた駆動回
路について説明する。
【０１３６】本発明の駆動回路は上記の半導体装置を用
いた回路であり、回路動作上、動作時間中において、次
の２つのステップを有するように設計されている。
【０１３７】状態１では、本発明の半導体装置は、オフ
状態にある。また、ドレイン−ソース間の降伏耐圧が必
要な時は、降伏耐圧を確保する目的で、ドレイン内蔵ダ
イオードに逆バイアスが印加される。このため、ドレイ
ン端子とＰＭＯＳ構造では、ＤＫ端子またはＮＭＯＳ構
造ではＤＡ端子の間にバイアスが印加される。または、
ＰＭＯＳ構造では、ＤＫ端子またはＮＭＯＳ構造ではＤ
Ａ端子が開放状態に設定される。
【０１３８】状態１以外の状態２では、その時間の全部
あるいは一部分において、ドレイン内蔵ダイオードに順
方向の電流が流される。このように、本発明の駆動回路
では、本発明の半導体装置において、状態１のオフ状態
で、かつ高いドレインソース間耐圧が必要な時間的区間
では内蔵ダイオードに逆バイアスが印加される。また、
状態２では、状態１以外の時間的な全区間あるいは一部
区間にて、内蔵ダイオードに意図的に順方向電流が流さ
れる。
【０１３９】次に、具体的な駆動回路を参照して詳細に
説明する。図８と図９は、そのような駆動回路の構成を
示している。
【０１４０】図８と図９を参照して、駆動回路は、第１
から第３のＣＭＯＳ回路８０２−１から８０２−３と、
電力回収部と、ＥＬパネル８６０からなる。第１から第
３のＣＭＯＳ回路８０２−１から８０２−３の各々は、
ＰＭＯＳ部８２０−１、８２０−２、８２０−３とＮＭ
ＯＳ部８２１−１，８２１−２，８２１−３からなる。
【０１４１】各ＰＭＯＳ部は、ＰＭＯＳＦＥＴ８１１−
１と、寄生ＰＮＰトランジスタ８１５−１、内蔵ダイオ
ード８１６−１からなる。内蔵ダイオード８１６−１の
カソードはＤＫ線に接続されている。ＰＭＯＳ部のＰＭ
ＯＳＦＥＴ８１１−１のソースは電源線（ＶＤＤ線）に
接続されている。各ＮＭＯＳ部は、ＦＥＴ８１２−１
と、ドレイン−ソース間寄生ダイオード８１４−１、内
蔵ダイオード８１４−１からなる。内蔵ダイオード８１
４−１のアノードはＤＡ線に接続されている。ＮＭＯＳ
部のＮＭＯＳＦＥＴ８１２−１のソースは電源線（ＶＳ
Ｓ線）に接続されている。ＰＭＯＳ部のＰＭＯＳＦＥＴ
８１１−１のドレインとＮＭＯＳ部のＮＭＯＳＦＥＴ８
１２−１のドレインは共通に第１出力と第１パネル端子
を介してＥＬパネル８６０のキャパシターＣｐ１に接続
されている。
【０１４２】さらに述べると、図８と図９に示される駆
動回路では、ＰＭＯＳ準拠型の本発明の半導体装置とＮ
ＭＯＳ準拠型の本発明の半導体装置が、通常のＣＭＯＳ
回路と同様に、ＣＭＯＳ構成に接続されている。すなわ
ち、ＰＭＯＳ準拠型のソース端子がＶＤＤ線に接続さ
れ、ＮＭＯＳ準拠型のソース端子がＶＳＳ線に接続され
ている。それぞれのドレイン端子が互いに接続され、出
力端子として外部に取り出されている。また、ＰＭＯＳ
準拠型のＤＫ端子がＤＫ線に接続され、ＮＭＯＳ準拠型
のＤＡ端子がＤＡ線に接続されている。 図８と図９中
の第１乃至第３ＣＭＯＳ回路の各々がこれに相当する。
【０１４３】それぞれのゲートの入力側回路は図示され
ていないが、低圧系（通常５Ｖ）ＣＭＯＳ信号制御回路
と低圧高圧電位変換回路がこの駆動回路と同一チップ上
に構成されている。 また、図８と図９では３出力であ
るが、前述のとおり実際は数百の出力が存在する。この
ため、それらの出力に対する集積回路を一個の半導体チ
ップ上に実現できないので、ひとつの半導体チップあた
り数十個の出力として、駆動回路は、複数のチップによ
り構成される。
【０１４４】図８と図９において、第１出力ＣＭＯＳ回
路のみの構成要素を説明するが、第２と第３出力ＣＭＯ
Ｓ回路においても同様である。
【０１４５】半導体回路に供給される電源を制御する制
御回路（電力回収回路）にて、Ｃ１，Ｃ２はキャパシタ
ー、Ｌ１〜Ｌ４はリアクター、Ｄ１，Ｄ２はダイオー
ド、ＳＣＲ１〜ＳＣＲ６はサイリスタである。これら
は、第１〜第数百出力のＣＭＯＳ回路（図８と図９では
第３出力のＣＭＯＳ回路）に一括して給電の制御を行う
ので、各素子はそれぞれ１個でよい。本発明の駆動回路
の動作を説明する。
【０１４６】ＥＬパネルの動作において、走査線電極が
順番にアクティブにさせられ画面の上から下まで走査さ
れる。この動作が繰り返される。この動作は、図８と図
９においては、キャパシターＣｐ１へ正極充電→保持→
キャパシターＣｐ１の放電→キャパシターＣｐ２へ正極
充電→保持→キャパシターＣｐ２の放電→キャパシター
Ｃｐ３へ正極充電→保持→キャパシターＣｐ３の放電と
いう動作が繰り返されることを意味する。保持期間中に
正極充電された走査線電極上の指定された画素が画像デ
ータに基づき発光する。すなわち、対向するデータ線電
極が負極に充電される。
【０１４７】この繰り返し動作では、アクティブ走査線
電極が充電電力（０．５＊Ｃｐ＊充電電圧の自乗）で充
電されながらアクティブにされる走査線電極が順番に移
される。消費電力削減のため、放電の際、その電力を捨
ててしまわず、次の電極への充電のためなどに回収する
方式がとられるのが普通である。
【０１４８】高電位側電源線はＶＤＤ’= ２３０Ｖ、低
電位側電源線はＶＳＳ’= ０Ｖ に電位設定されてい
る。 始めに、キャパシターＣｐ１へ正極充電するステ
ップについて説明する。
【０１４９】サイリスターＳＣＲ ５，ＳＣＲ６と第１
出力ＣＭＯＳ回路８０２−１のＰＭＯＳ準拠型素子８１
１−１はオン状態、第１出力ＣＭＯＳ回路８０２−１の
ＮＭＯＳ準拠型素子８１２−１、第２及び第３出力ＣＭ
ＯＳ回路のＰＭＯＳ準拠型素子はオフ状態に設定され
る。この時の電流経路は、高電位側電源(ＶＤＤ’)→サ
イリスターＳＣＲ５→第１出力ＣＭＯＳ回路のＰＭＯＳ
準拠型素子→第１出力ＣもＳ回路→第１パネル端子→キ
ャパシターＣｐ１となり、キャパシターＣｐ１に充電さ
れる。この時、オフ状態の第２及び第３出力ＣＭＯＳ回
路８０２−２，８０２−３のＰＭＯＳ準拠型素子にも２
３０Ｖ印加されるので、これに余裕をもって耐えうる高
いドレイン−ソース間降伏耐圧が必要となる。そのため
に、それぞれの素子のドレイン内蔵ダイオード８１６−
２，８１６−３にはサイリスタＳＣＲ５及びダイオード
Ｄ１を通り、逆バイアスが印加されているので、必要な
ドレイン−ソース間降伏耐圧が確保されている。
【０１５０】次に、キャパシターＣｐ１からの放電であ
る。第１出力ＣＭＯＳ回路８０２−１のＰＭＯＳ準拠型
素子８１１−１はオフ状態へ、サイリスタＳＣＲ２はオ
ン状態へと切り替えられる。サイリスタＳＣＲ２がター
ンオンすることにより、放電の電流経路は、キャパシタ
ーＣｐ１→第１出力ＣＭＯＳ回路のＰＭＯＳ準拠型素子
の内蔵ダイオード（順方向）→ＤＫ線→ＤＫ電力回収端
子→リアクターＬ２→サイリスターＳＣＲ２→キャパシ
ターＣ１となる。 ここで、Ｌ２の存在により、第１パ
ネル端子の端子電圧は、 初期電圧［２３０Ｖ］ × ｃｏｓ（ω1×ｔ） （ω1=√［(Ｃ１＋Ｃｐ１)/Ｌ２×Ｃ１×Ｃｐ１］ となる。放電開始後、第１パネル端子の端子電圧が初め
てゼロになる時間（π/2ω１後）で、サイリスタＳＣＲ
２はオフ状態に設定される。このタイミングでサイリス
タＳＣＲ２がオフ状態に設定されれば、キャパシターＣ
ｐ１に充電されていた電力はすべて、キャパシターＣ１
に移されたことになる。実際には電流経路や負荷の抵抗
成分やによる損失があり、電力転送効率が関心項目とな
る。
【０１５１】次に、キャパシターＣｐ２への充電過程で
ある。
【０１５２】サイリスターＳＣＲ５、第１及び第３出力
ＣＭＯＳ回路８０２−１，８０２−３のＰＭＯＳ準拠素
子８１１−１，８１１−３、第２出力ＣＭＯＳ回路のＮ
ＭＯＳ準拠素子がオフ状態に設定され、第２出力ＣＭＯ
Ｓ回路のＰＭＯＳ準拠素子がオン状態に設定される。サ
イリスターＳＣＲ１がターンオンさせられる。
【０１５３】この時、キャパシターＣ１の放電電流は、
サイリスターＳＣＲ１→リアクターＬ１→第２出力ＣＭ
ＯＳ回路のＰＭＯＳ準拠素子→第２出力→第２パネル端
子→キャパシターＣｐ２と流れる。こでリアクターＬ１
の存在により、キャパシターＣ１の端子電圧は、 (初期電圧［２３０Ｖ］×Ｃｐ１/Ｃ１ )× ｃｏｓ（ω
２×ｔ） （ω２=√［(Ｃ１＋Ｃｐ２)/Ｌ１×Ｃ１×Ｃｐ２］） となり、サイリスターＳＣＲ１がオンにされた後、初め
てゼロになる時間（π/2ω２後）でサイリスターＳＣＲ
１がオフ状態に設定される。
【０１５４】この時、キャパシターＣｐ２の端子電圧
は、回路に損失がなければ初期電圧［２３０Ｖ］にな
る。実際には、前述の、キャパシターＣｐ１の電力がキ
ャパシターＣ１へ移される際と、キャパシターＣ１の電
力がＣｐ２へ移る際の両方で電流経路や負荷の抵抗成分
に起因する損失がある。この損失分を補うため、Ｃｐ２
への充電完了とほぼ同時に、ＳＣＲ５がターンオンさ
れ、高電位側電源(ＶＤＤ’)から電力が補給される。
【０１５５】尚、この過程において、第１および第３出
力ＣＭＯＳ回路のＰＭＯＳ準拠型素子の内蔵ダイオード
には逆バイアスが印加されておりソース−ドレイン間降
伏耐圧は確保されている。
【０１５６】以降の過程（キャパシターＣｐ２の充電状
態保持→キャパシターＣｐ２の放電→キャパシターＣｐ
３へ正極充電→保持→キャパシターＣｐ３の放電）は同
様に実行される。尚、この上述の区間中、サイリスター
ＳＣＲ３とＳＣＲ４はオフ状態に設定されている。
【０１５７】以上は、キャパシターＣＰ１〜Ｃｐ３へ正
極書き込みモードであるが、交流駆動のＥＬディスプレ
イにおいては、負極書き込みモードと交互に繰り返して
行われる。
【０１５８】負極書き込みモードの場合は、高電位側電
源の電位をＶＤＤ’＝０とし、低電位側電源をＶＳ
Ｓ’’=−１８０Ｖとし、第１〜３出力ＣＭＯＳ回路に
おいて、それぞれのオン/オフ状態の記述は、ＰＭＯＳ
準拠型とＮＭＯＳ準拠型を互いに入れかえればよく、ま
た電源を制御する外部回路に関係する記述も、ＳＣＲ５
→ＳＣＲ６、Ｄ１→Ｄ２、Ｌ１→ Ｌ４、Ｌ２→Ｌ３、
ＳＣＲ１→ＳＣＲ４、ＳＣＲ２→ＳＣＲ３、Ｃ１→Ｃ２
と置き換えればよいだけである。
【０１５９】本発明の半導体装置は、良好なドレインソ
ース間の降伏耐圧とオン抵抗特性を有し、また素子の面
積を増やすことなく、ドレイン電極に対して、動作抵抗
の極めて小さいダイオードを同時に形成することができ
る(ＰＭＯＳ準拠型はカソード(ＤＫ端子)、ＮＭＯＳ準
拠型はアノード(だ端子))。
【０１６０】本発明の回路は、上記半導体装置の両方の
効果、すなわち、降伏耐圧/オン抵抗特性が良好なこと
と、動作抵抗の極めて小さく、何ら新たな素子領域も必
要としないドレイン内蔵ダイオードを利用することがで
きる。特に、本発明の半導体装置が、前述のようなＥＬ
ディスプレイ駆動用のスイッチング素子として利用され
れば、負荷への充電時は本発明素子のオン抵抗特性が良
好であるので、充電時間と電力損失を減少させることが
でき、また負荷からの電力回収時は、内蔵ダイオードの
動作抵抗が小さいので、負荷の放電時間と放電中の電力
損失を小さく押さえることができる。これらは何ら新た
なチップ占有面積を必要とせずに達成できる。
【０１６１】さらに、図５に示されるように、半導体基
板とウェルとドレイン拡散層がそれぞれ互いに逆導電型
の場合、本発明においても、従来においても、図５に示
されるように、寄生バイポーラトランジスタが形成され
てしまう。この寄生バイポーラトランジスタは図７にも
等価回路として示されている。
【０１６２】この寄生バイポーラトランジスタは、出力
ラッチアップ特性の劣化や、ＥＬディスプレイ駆動用ス
イッチング素子として使用される場合（図７を参照）に
は、電力回収の観点で、無効電力となるコレクタ電流
（Ｖｓｓ側へ）を流してしまい、電力回収の効率を低下
させることになる。
【０１６３】しかしながら、本発明の半導体装置におい
ては、内蔵ダイオードの動作抵抗が、この寄生バイポー
ラ素子のベース−エミッタ間順方向動作抵抗より1/5程
度と小さく、また独立した端子として扱えるので、この
寄生バイポーラトランジスタによる前述の悪影響をほぼ
無効にさせてしまうことができる。ドレイン電極とソー
ス電極に順方向のバイアスがかかっても、内蔵ダイオー
ド端子に同じ、またはそれより大きい順方向バイアスが
印加されれば、ドレイン拡散層からウェルに注入される
少数キャリアは抑制される。
【０１６４】
【発明の効果】従来のELディスプレイ駆動用半導体素子
においては、この寄生バイポーラトランジスタの電流増
幅率を抑制するため、高濃度アンチモン層の上にエピタ
キシャル成長させた埋め込みエピタキシャル層構造や、
埋め込み絶縁膜上に活性層を形成した、絶縁分離構造と
いった複雑な製造プロセスが必要となる構造を採用せざ
るを得なかった。しかしながら、本発明の素子をＥＬデ
ィスプレイ駆動用素子として採用すれば、半導体基板の
表面からのみ不純物を導入する製造プロセスの簡単な自
己分離構造で実現できる。
【０１６５】また、本発明によれば、ソース領域はもと
より、ゲート領域、延長ドレイン拡散層、延長ドレイン
内逆導竈型拡散層、ドレイン高濃度拡散層の平面構造が
すべて、ポリシリコンを形成するマスク工程のみで決定
されるため、高精度な平面配置構造となる。その結果、
本実施の形態では電気的特性のばらつきが抑えられる。
【０１６６】延長ドレイン拡散層、延長ドレイン内逆導
電型拡散層、ドレイン高濃度拡散層の全てが、拡散プロ
セス工程のうちＭＯＳゲート構造が完成した以降にほと
んど熱処理のない、最終に近い工程で形成される。この
ため、いずれの拡散層も高精度な最終の不純物プロファ
イルが得られる。その結果、本実施の形態では、電気的
特性のばらつきが抑えられる。
【０１６７】延長ドレイン内逆導電型拡散層とドレイン
高濃度拡散層の間の領域（副ゲート領域）は、低濃度で
ある延長ドレイン拡散層がシリコン基板の表面に露出す
るが、製造の結果として、この部分は安定なＭＯＳ構造
となる。その結果、ポリシリコンの電位をドレインと同
電位に固定させることなどにより、パッケージが帯電し
た場合の影響等を無くすシールド効果が得られることは
もとより、このＭＯＳ構造自体が、この直下の高精度な
フィールドプレートとして作用する。
【０１６８】先ほどの特性安定化の所で述べたａ）及び
ｂ）は微細化の効果ももたらすことは明らかである。ま
た、ソース領域からドレイン中心部まで全て、リアクタ
ーＬＯキャパシターＣＯＳのパーズビークもない平坦な
仕上がりとなり、微細化に適する。
【０１６９】ＭＯＳトランジスタを負荷の駆動に用いる
一部の用途には、ＭＯＳトランジスタをスイッチング素
子として使用すると同時に、逆方向に電流が流れる際、
ドレインとソースの問に形成されるダイオードを積極的
に使用する駆動方式がある。例えば、ＥＬディスプレイ
やプラズマディスプレイの駆動用ＩＣにおける出カトラ
ンジスタなど。本構造において、延長ドレイン拡散層内
逆導電型拡散層を、ソース電極と低抵抗の金属配線など
で接続、あるいは、独立したダイオードの端子（ＮＭＯ
Ｓトランジスタの場合はアノード電極、ＰＭＯＳトラン
ジスタの場合はカソード電極）とすることにより、動作
抵抗をほぼ理論限界まで低減できる。その理由は、従来
よりも、降伏電圧を確保する上で必要な距離である、延
長ドレイン拡散層内逆導電型拡散層とドレイン高濃度拡
散層の間の距離を精度よく可能な最小値で製造できるか
らである。
【０１７０】延長ドレイン拡散層内逆導電型拡散層から
配線を引き出し、独立した端子として使用できる。
【０１７１】電極配線の自由度が大きいことより、この
配線の引き出し及び引き回しも容易である。従って、延
長ドレイン拡散層内逆導電型拡散層から独立した端子と
して扱いやすい。例えば、ＥＬ／プラズマディスプレイ
駆動用として、電力回収用端子として直接利用できる。
【０１７２】寄生バイポーラトランジスタのエミッタ接
地電流増幅率ｈＦＥ低減（ラッチアップ耐量向上、Ｅリ
アクターＬ／ＰダイオードＤＰディスプレイ駆動におい
ては電力回収効率向上等） 先ほど述べたドレイン−ソース間ダイオードの動作抵抗
低減により、第一導電型の半導体基板に、第二導電型の
ウェル拡散層を形成し、この第二導電型のウェル拡散団
内に本発明による第一導電型のＭＯＳトランジスタを構
成する構造において、第一導電型の延長ドレイン拡散層
がエミッタ、第二導電型のウェル拡散層がべース、第一
導電型の半導体基板がコレクタとなる寄生バイポーラト
ランジスタのエミッタ接地電流増幅率ｈＦＥを低く抑え
る事ができる。
【０１７３】その理由は、第一導電型の延長ドレイン拡
散層から第二導電型のウェル拡散層へ少数キャリアが注
入されても、そのほとんどが、第一導電型の半導体基板
の方にはいかずに、延長ドレイン拡散層内逆導電型拡散
層で回収されるように、延長ドレイン拡散層内逆導電型
拡散層に給電させる構造をとれるが、本発螂により、さ
らにその効率を向上できるからである。
【０１７４】本発明による素子の表面には、電位が固定
されるポリシリコンの領域（主ゲート領域と副ゲート領
域）および、ほとんど空乏化することのない１０２０個
／立方センチメートル程度以上の高濃度層の領域のみで
占められており、高耐圧ＭＯＳトランジスタに必要な、
オフ状態のときは空乏化を起こし、電界ドリフト領域と
機能する延長ドレイン拡散層はこれらの下に形成され
る。従って、表面のアルミニウム配線や帯電を想定した
モールド樹脂からの電気力線の影響を設計において考慮
しなくてもよく、この制約から解放された電極配線が可
能となる。当然、モールド樹脂が強く帯電した時にデバ
イスの誤動作をまもる目的で形成されるシールドアルミ
ニウムも不要となる。
【０１７５】信頼性／歩留まりが良好従来のフィールド
酸化膜などの厚い酸化膜の開口部から高濃度の延長ドレ
イン拡散層内逆導電型拡散層を形成する方法で製造され
る素子では、ＭＯＳトランジスタがオフ状態のとき、Ｌ
ＯＣＯＳ酸化膜のパーズビーク部などの酸化膜段差部に
強い電界がかかり、歩留まりや信頼性を落とすことにな
る。これに対して、本発明では、上述したように、ソー
ス領域からドレイン中心部まで全て、ＬＯＣＯＳ酸化膜
のパーズピークもない平坦な仕上がりとなっているの
で、歩留まりや信頼性を向上できる。
【図面の簡単な説明】
【図１】本発明の第１実施の形態による半導体装置の製
造方法を示す工程断面図である。
【図２】本発明の第２実施の形態による半導体装置を示
す断面図である。
【図３】本発明の第３実施の形態による半導体装置の製
造方法を示す工程断面図である。
【図４】本発明の第４実施の形態による半導体装置の製
造方法を示す工程断面図である。
【図５】本発明の第５実施の形態による半導体装置の構
造を示す断面図である。
【図６】本発明の第６実施の形態による半導体装置の構
造を示す断面図である。
【図７】本発明の第７実施の形態による半導体装置の構
造を示す断面図である。
【図８】本発明の駆動装置の回路構成を示すブロック図
である。
【図９】本発明の駆動装置の回路構成を示すブロック図
である。
【図１０】第１の従来の半導体装置の製造方法を示す工
程断面図である。
【図１１】第２の従来の半導体装置の製造方法を示す工
程断面図である。
【図１２】従来の半導体装置の構造を示す断面図であ
る。
【符号の説明】
１００： Ｐ型シリコン基板 １０１，１０１−１，１０２−２： 酸化膜 １０２： ポリシリコン １０２−１： 主ゲート電極 １０２−２： 副ゲート電極 １０３： Ｎ型延長ドレイン拡散層 １０４： Ｐ型ダイオードＤＳＡ拡散層 １０５： 高濃度Ｎ型拡散（Ｎ＋）層 １０６： ドレイン高濃度拡散（Ｎ＋）層 １０７： 高濃度Ｐ型拡散（Ｐ＋）層 １０８： 延長ドレイン拡散層内逆導電型拡散（Ｐ＋）
層 １０９： 絶縁層 １１０： アルミニウム配線（ソース電極） １１１： アルミニウム配線（ドレイン電極） ２００： Ｎウェル層 ２０１−１，２０１−２： 酸化膜 ２０２−１： 主ゲート電極（ポリシリコン） ２０２−２： 副ゲート電極（ポリシリコン） ２０３： Ｐ型延長ドレイン拡散層 ２０４： Ｎ型ダイオードＤＳＡ拡散層 ２０５： 高濃度Ｐ型拡散（Ｐ＋）層 ２０６： ドレイン高濃度拡散（Ｐ＋）層 ２０７： 高濃度Ｎ型拡散層（Ｎ＋）層 ２０８： 延長ドレイン拡散層内逆導電型拡散（Ｎ＋）
層 ２０９： 表面絶縁膜 ２１０： アルミニウム配線（ソース電極） ２１１： アルミニウム配線（ドレイン電極） ２２０： Ｐ型半導体基板（サブストレート） ２２１： フィールド酸化膜 ２２３： 寄生ＰＮＰトランジスタ ３００： Ｐ型シリコン基板 ３０１，３０１−１，３０１−２： 酸化膜 ３０２： ポリシリコン ３０２−１： 主ゲート電極 ３０２−２： 副ゲート電極 ３０３： Ｎ型延長ドレイン拡散層 ３０４： Ｐ型ダイオードＤＳＡ拡散層 ３０５： 高濃度Ｎ型拡散（Ｎ＋）層 ３０６： ドレイン高濃度拡散（Ｎ＋）層 ３０７： 高濃度Ｐ型拡散（Ｐ＋）層 ３０８： 延長ドレイン拡散層内逆導電型拡散（Ｐ＋）
層 ３０９： 絶縁層 ３１０： アルミニウム配線（ソース電極） ３１１： アルミニウム配線（ドレイン電極） ３２１： 酸化膜 ３２２： レジスト ３２３： リンイオン注入層 ４００： Ｐ型シリコン基板 ４０２： ポリシリコン ４０２−１： 主ゲート電極 ４０２−２： 副ゲート電極 ４０３： Ｎ型延長ドレイン拡散層 ４０４： Ｐ型ダイオードＤＳＡ拡散層 ４０５： 高濃度Ｎ型拡散（Ｎ＋）層 ４０６： ドレイン高濃度拡散（Ｎ＋）層 ４０７： 高濃度Ｐ型拡散（Ｐ＋）層 ４０８： 延長ドレイン拡散層内逆導電型拡散（Ｐ＋）
層 ４０９： 絶縁層 ４１０： アルミニウム配線（ソース電極） ４１１： アルミニウム配線（ドレイン電極） ４２１： 酸化膜（厚さ２０４ｎｍ） ４２２： 酸化膜（厚さ２０ｎｍ） ５００： Ｎウェル ５０２−１： ポリシリコン（ゲート電極） ５０２−２： ポリシリコン（ゲート電極） ５０３： Ｐ型延長ドレイン拡散層 ５０６： Ｐ型高濃度ドレイン拡散層 ５０７： Ｐ型ソース拡散層 ５０８： Ｎ型延長ドレイン拡散層内逆導電型拡散層
（ＴＯＰ拡散層） ５０９： 表面絶縁膜 ５１０： アルミニウム配線（ソース電極） ５１１： アルミニウム配線（ドレイン電極） ５２０： Ｐ型半導体基板 ５２１： フィールド酸化膜 ６０２−１： ポリシリコン（ゲート電極） ６０３： Ｎ型延長ドレイン拡散層 ６０５： Ｐ型基板コンタクト拡散層 ６０６： Ｎ型高濃度ドレイン拡散層 ６０８： Ｐ型延長ドレイン拡散層内逆導電型拡散層
（ＴＯＰ拡散層） ６０９： 表面絶縁膜 ６１０： アルミニウム配線（ソース電極） ６１１： アルミニウム配線（ドレイン電極） ６２０： Ｐ型半導体基板 ６２１： フィールド酸化膜 ６２７： Ｐ型ＤＳＡ拡散層 ７０２−１： ポリシリコン（ゲート電極） ７０３： Ｎ型延長ドレイン拡散層 ７０５： Ｐ型基板コンタクト拡散層 ７０６： Ｎ型高濃度ドレイン拡散層 ７０７： Ｎ型ソース拡散層 ７０８： Ｐ型延長ドレイン拡散層内逆導電型拡散層
（ＴＯＰ拡散層） ７０９： 絶縁膜 ７１０： アルミニウム配線（ソース電極） ７１１： アルミニウム配線（ドレイン電極） ７２０： Ｐ型半導体基板 ７２１： フィールド酸化膜 ７２４： ドレイン内蔵ダイオード ７２６： ドレイン−ソース間寄生ダイオード ７２７： Ｐ型ＤＳＡ拡散層 ８００： 半導体集積回路 ８０２−１： 第１出力ＣＭＯＳ回路 ８０２−２： 第２出力ＣＭＯＳ回路 ８０２−３： 第３出力ＣＭＯＳ回路 ８１１−１，８１２−１： ＦＥＴ ８１３−１： ドレイン−ソース間寄生ダイオード ８１４−１： 内蔵ダイオード ８１５−１： 寄生ＰＮＰトランジスタ ８１６−１： 内蔵ダイオード ８２０−１： ＰＭＯＳ ８２１−１： ＮＭＯＳ ８５２： ＤＫ電力回収端子 ８５３： ＤＡ電力回収端子 ８６０： ＥＬパネル ９００： Ｐ型シリコン基板 ９０１： 酸化膜 ９０２： Ｎ型拡散層 ９０３： Ｐ型拡散層 ９０４： フィールド酸化膜 ９０５： ゲート酸化膜 ９０６： ゲートポリシリコン ９０７： ＤＳＡ拡散層 ９０８： Ｎ＋層 ９０９： Ｎ型高濃度ドレイン拡散層 ９１０： Ｐ＋層 ９１１： 層間絶縁膜 ９１２： アルミニウム配線（ソース電極） ９１３： アルミニウム配線（ドレイン電極） １０００： Ｐ型シリコン基板 １００１： 酸化膜 １００２： Ｎ型拡散層 １００３、１００４： フィールド酸化膜 １００５： ゲート酸化膜 １００６： ゲートポリシリコン １００７： ＤＳＡ拡散層 １００８： Ｎ＋層 １００９： Ｎ型高濃度ドレイン拡散層（Ｎ＋） １０１０： 延長ドレイン拡散層内逆導電型拡散層（Ｐ
＋） １０１１： Ｐ＋層 １０１２： 層間絶縁膜 １０１３： アルミニウム配線（ソース電極） １０１４： アルミニウム配線（ドレイン電極） １１０２： ゲートポリシリコン １１０３： Ｎ型延長ドレイン拡散層 １１０５： Ｐ型基板コンタクト拡散層 １１０６： Ｎ型高濃度ドレイン拡散層 １１０７： Ｎ型ソース拡散層 １１０８： 延長ドレイン拡散層内逆導電型拡散層（Ｔ
ＯＰ拡散層） １１０９： 層間絶縁膜 １１１０： アルミニウム配線（ソース電極） １１２０： Ｐ型半導体基板 １１２１： フィールド酸化膜 １１２７： Ｐ型ＤＳＡ拡散層 １１３１： ゲート酸化膜

Claims (24)

    (57)【特許請求の範囲】
  1. 【請求項１】基板内にソース拡散層と延長ドレイン拡散
    層を備えた半導体装置において、 前記延長ドレイン拡散層に形成された、該延長ドレイン
    拡散層と同導電型のドレイン拡散層と、 前記延長ドレイン拡散層内の前記ドレイン拡散層の近く
    に形成された、前記ドレイン拡散層とは逆導電型の拡散
    層と、 前記ソース拡散層と前記延長ドレイン拡散層との間の第
    １の酸化膜上に形成された主ゲート電極と、 前記ドレイン拡散層と前記逆導電型の拡散層との間で、
    かつ前記延長ドレイン拡散層の第２の酸化膜上に形成さ
    れた副ゲート電極とを備え、 前記逆導電型の拡散層は前記主ゲート電極と前記副ゲー
    ト電極との間に、前記主ゲート電極と前記副ゲート電極
    とに自己整合的に形成されている半導体装置。
  2. 【請求項２】前記延長ドレイン拡散層はその先端が前記
    主ゲート電極と自己整合により形成されている請求項１
    に記載の半導体装置。
  3. 【請求項３】前記副ゲート電極は表面の電極配線によっ
    て給電されている請求項１に記載の半導体装置。
  4. 【請求項４】前記延長ドレイン拡散層内の前記逆導電型
    の拡散層は表面の電極配線によって給電されている請求
    項１に記載の半導体装置。
  5. 【請求項５】前記主ゲート電極下の前記第１の酸化膜と
    前記副ゲート電極下の前記第２の酸化膜との厚さが異な
    っている請求項１に記載の半導体装置。
  6. 【請求項６】前記主ゲート電極下の前記第１の酸化膜の
    厚さが数十ｎｍであり、前記副ゲート電極下の前記第２
    の酸化膜の厚さが２００ｎｍ以上である請求項５に記載
    の半導体装置。
  7. 【請求項７】第１導電型の半導体基板上にゲート酸化膜
    となる酸化膜を形成する工程と、該酸化膜上にゲート電
    極となるポリシリコンを堆積成長する工程と、互いに離
    間した主ゲート領域と副ゲート領域とを設けるように、
    前記主ゲート領域と前記副ゲート領域以外の前記ポリシ
    リコンと前記酸化膜とをフォトリソグラフィとエッチン
    グにより選択除去する工程と、前記主ゲート領域に残っ
    たポリシリコンと自己整合的に第２導電型の延長ドレイ
    ン拡散層及びソース拡散層を形成する工程と、前記延長
    ドレイン拡散層内の前記主ゲート領域と前記副ゲート領
    域との間の領域に、前記主ゲート領域に残ったポリシリ
    コン及び前記副ゲート領域に残ったポリシリコンの両方
    と自己整合的に第１導電型の拡散層を形成する工程と、
    前記延長ドレイン拡散層内に前記副ゲート領域に残った
    ポリシリコンと自己整合的に第２導電型のドレイン拡散
    層を形成する工程と、表面の絶縁層及び配線層を形成す
    る工程とを有する半導体装置の製造方法。
  8. 【請求項８】Ｐ型半導体基板上にゲート酸化膜となる酸
    化膜を０．２μｍ酸化形成する工程と、該酸化膜上にゲ
    ート電極となるポリシリコン０．４μｍ堆積成長させ、
    該ポリシリコン中に高濃度にリンを熱拡散によりドープ
    する工程と、フォトリソグラフ法を用いて、互いに離間
    した主ゲート領域及びドレインよりの副ゲート領域以外
    の前記ポリシリコンと前記酸化膜とをエッチング除去す
    る工程と、ソースとなるべき領域をフォトリソグラフ法
    を用いてレジスト膜で覆い、リンをイオン注入し、押し
    込み拡散して、前記ドレイン側にＮ型延長ドレイン拡散
    層を形成する工程と、前記ドレインとなるべき領域をフ
    ォトリソグラフ法を用いてレジスト膜で覆い、ボロンを
    イオン注入し、押し込み拡散して、前記ソース側にＰ型
    ＤＳＡ拡散層を形成する工程と、前記Ｐ型ＤＳＡ拡散層
    中に、前記主ゲート領域に隣接した側及び離れた側に、
    それぞれ、高濃度Ｎ型拡散層及び高濃度Ｐ型拡散層を形
    成し、前記Ｎ型延長ドレイン拡散層中に、前記主ゲート
    領域と前記副ゲート領域との間［聞］及び前記主ゲート
    領域から離れた前記副ゲート領域に隣接して、それぞ
    れ、高濃度Ｐ型拡散層及び高濃度Ｎ型拡散層を形成し、
    絶縁膜を全面に堆積成長させ、フォトリソグラフィ法を
    用いて前記絶縁膜の選択エッチングを行う工程と、アル
    ミニウムを全面に堆積成長させ、フォトリゾグラフ法を
    用いて前記アルミニウムの選択エッチングを行って、表
    面の配線を形成する工程とを有する半導体装置の製造方
    法。
  9. 【請求項９】Ｐ型半導体基板中に、ドレイン寄りの一部
    となる不純物をイオン注入により選択的に導入する工程
    と、前記Ｐ型半導体基板上にゲート酸化膜となる酸化膜
    を０．２μｍ酸化形成する工程と、該酸化膜上にゲート
    電極となるポリシリコン０．４μｍ堆積成長させ、該ポ
    リシリコン中に高濃度にリンを熱拡散によりドープする
    工程と、フォトリソグラフィ法を用いて、互いに離間し
    た主ゲート領域及び前記ドレインよりの副ゲート領域以
    外の前記ポリシリコンと前記酸化膜とをエッチング除去
    する工程と、ソースとなるべき領域と前記イオン注入し
    た領域とをフォトリソグラフィ法を用いてレジスト膜で
    覆い、リンをイオン注入し、押し込み拡散して、前記ド
    レイン側にＮ型延長ドレイン拡散層を形成する工程と、
    前記ドレインとなるべき領域をフォトリソグラフ法を用
    いてレジスト膜で覆い、ボロンをイオン注入し、押し込
    み拡散して、前記ソース側にＰ型ＤＳＡ拡散層を形成す
    る工程と、前記Ｐ型ＤＳＡ拡散層中に、前記主ゲート領
    域に隣接した側及び離れた側に、それぞれ、高濃度Ｎ型
    拡散層及び高濃度Ｐ型拡散層を形成し、前記Ｎ型延長ド
    レイン拡散層中に、前記主ゲート領域と前記副ゲート領
    域との間［聞］及び前記主ゲート領域から離れた前記副
    ゲート領域に隣接して、それぞれ、高濃度Ｐ型拡散層及
    び高濃度Ｎ型拡散層を形成し、絶縁膜を全面に堆積成長
    させ、フォトリソグラフィ法を用いて前記絶縁膜の選択
    エッチングを行う工程と、アルミニウムを全面に堆積成
    長させ、フォトリソグラフ法を用いて前記アルミニウム
    の選択エッチングを行って、表面の配線を形成する工程
    とを有する半導体装置の製造方法。
  10. 【請求項１０】Ｐ型半導体基板上に副ゲート酸化膜とな
    る第１の酸化膜を厚さ０．２μｍ酸化形成する工程と、
    主ゲート領域と副ゲート領域との中心からソース領域ま
    で、前記第１の酸化膜の選択エッチングを行う工程と、
    前記主ゲート領域に２０ｎｍの第２の酸化膜が成長する
    まで酸化する工程と、該第２の酸化膜上にゲート電極と
    なるポリシリコン０．４μｍ堆積成長させ、該ポリシリ
    コン中に高濃度にリンを熱拡散によりドープする工程
    と、フォトリソグラフ法を用いて、互いに離間した前記
    主ゲート領域及び前記副ゲート領域以外の前記ポリシリ
    コンと前記第１及び第２の酸化膜とをエッチング除去す
    る工程と、ソースとなるべき領域をフォトリソグラフィ
    法を用いてレジスト膜で覆い、リンをイオン注入し、押
    し込み拡散して、前記ドレイン側にＮ型延長ドレイン拡
    散層を形成する工程と、前記ドレインとなるべき領域を
    フォトリソグラフ法を用いてレジスト膜で覆い、ボロン
    をイオン注入し、押し込み拡散して、前記ソース側にＰ
    型ＤＳＡ拡散層を形成する工程と、前記Ｐ型ＤＳＡ拡散
    層中に、前記主ゲート領域に隣接した側及び離れた側
    に、それぞれ、高濃度Ｎ型拡散層及び高濃度Ｐ型拡散層
    を形成し、前記Ｎ型延長ドレイン拡散層中に、前記主ゲ
    ート領域と前記副ゲート領域との間［聞］及び前記主ゲ
    ート領域から離れた前記副ゲート領域に隣接して、それ
    ぞれ、高濃度Ｐ型拡散層及び高濃度Ｎ型拡散層を形成
    し、絶縁膜を全面に堆積成長させ、フォトリソグラフィ
    法を用いて前記絶縁膜の選択エッチングを行う工程と、
    アルミニウムを全面に堆積成長させ、フォトリソグラフ
    ィ法を用いて前記アルミニウムの選択エッチングを行っ
    て、表面の配線を形成する工程とを有する半導体装置の
    製造方法。
  11. 【請求項１１】第１導電型の第１半導体領域と、 前記第１半導体領域の表面上に主ゲート酸化膜を介して
    形成された主ゲート電極と副ゲート酸化膜を介して形成
    された副ゲート電極と、 前記主ゲート電極と自己整合的に形成された第２導電型
    の延長ドレイン拡散層と、 前記主ゲート電極と自己整合的に形成された第２導電型
    のソース拡散層と、 前記延長ドレイン拡散層内に、前記主ゲート電極と前記
    副ゲート電極とに自己整合的に形成された第１導電型の
    逆導電型拡散層と、 前記延長ドレイン拡散層内に、前記副ゲート電極と自己
    整合的に形成された第２導電型の高濃度ドレイン拡散層
    と、前記高濃度ドレイン拡散層は、前記延長ドレイン拡
    散層より不純物濃度が高く、及び前記高濃度ドレイン拡
    散層に接続されたドレイン電極とを具備する半導体装
    置。
  12. 【請求項１２】前記ドレイン電極は、前記高濃度ドレイ
    ン拡散層に加えて前記副ゲート電極に接続されている請
    求項１１に記載の半導体装置。
  13. 【請求項１３】前記逆導電型拡散層に接続された独立電
    極をさらに具備する請求項１１に記載の半導体装置。
  14. 【請求項１４】前記主ゲート酸化膜は、前記副ゲート酸
    化膜の膜厚より薄い請求項１１乃至１３のいずれかに記
    載の半導体装置。
  15. 【請求項１５】前記主ゲート電極のゲート長は、オフ状
    態で、前記延長ドレイン拡散層から伸びる空乏層により
    パンチスルーが起きないように決定されている請求項１
    １乃至１４のいずれかに記載の半導体装置。
  16. 【請求項１６】前記主ゲート電極と前記副ゲート電極の
    間隔は、オフ状態で前記延長ドレイン拡散層が実質的に
    全領域で空乏化したときでも、空乏化した領域のどの部
    分でも降伏が発生しないように決定されている請求項１
    １乃至１５のいずれかに記載の半導体装置。
  17. 【請求項１７】前記副ゲート電極のゲート長は、前記逆
    導電型拡散層と前記高濃度ドレイン拡散層との間で降伏
    が起きないように決定されている請求項１１乃至１６の
    いずれかに記載の半導体装置。
  18. 【請求項１８】前記副ゲート電極の下の前記延長ドレイ
    ン拡散層の表面領域の不純物濃度は、前記逆導電型拡散
    層の下の前記延長ドレイン拡散層の領域の不純物濃度よ
    り低い請求項１１乃至１７のいずれかに記載の半導体装
    置。
  19. 【請求項１９】前記副ゲート電極は、対外部電界におけ
    るシールドとして機能する請求項１１乃至１８のいずれ
    かに記載の半導体装置。
  20. 【請求項２０】第１導電型の半導体領域の表面上に、主
    ゲート酸化膜と主ゲート電極とを含む主ゲート構造と副
    ゲート酸化膜と副ゲート電極とを含む副ゲート構造とを
    形成するステップと、 前記半導体領域内に前記主ゲート構造と自己整合的に第
    ２導電型の延長ドレイン拡散層とソース拡散層を形成す
    るステップと、 前記延長ドレイン拡散層内に、前記主ゲート構造と前記
    副ゲート構造とに自己整合的に第１導電型の逆導電型拡
    散層を形成するステップと、 前記延長ドレイン拡散層内に、前記副ゲート構造と自己
    整合的に第２導電型の高濃度ドレイン拡散層を形成する
    ステップと、前記高濃度ドレイン拡散層は、前記延長ド
    レイン拡散層より不純物濃度が高く、及び前記高濃度ド
    レイン拡散層に接続されたドレイン電極を形成するステ
    ップとを具備する半導体装置の製造方法。
  21. 【請求項２１】前記延長ドレイン拡散層とソース拡散層
    を形成するステップは、 前記主ゲート構造と前記副ゲート構造とに自己整合的に
    前記第２導電型の不純物を注入するステップと、 前記注入された第２導電型の不純物を押し込み拡散する
    ステップとを具備する請求項２０に記載の半導体装置の
    製造方法。
  22. 【請求項２２】前記延長ドレイン拡散層とソース拡散層
    を形成するステップは、 前記主ゲート構造と前記副ゲート構造を形成する前に、
    前記第２導電型の不純物を注入するステップと、 前記主ゲート構造と前記副ゲート構造を形成後に、前記
    主ゲート構造と自己整合的に前記第２導電型の不純物を
    注入するステップと、 前記注入された第２導電型の不純物を押し込み拡散する
    ステップとを具備する請求項２０に記載の半導体装置の
    製造方法。
  23. 【請求項２３】前記主ゲート構造と前記副ゲート構造を
    形成するステップは、 前記半導体領域の表面上の第１領域に前記第１酸化膜を
    形成するステップと、 前記半導体領域の表面上の前記第１領域以外の第２領域
    に第２酸化膜を形成するステップと、前記第２酸化膜の
    形成時に前記第１酸化膜の膜厚は増加し、前記増加後の
    第１酸化膜の膜厚は前記第２酸化膜の膜厚より厚く、 前記第１領域と前記第２領域の上にゲート電極膜を形成
    するステップと、 前記第２領域において前記第２酸化膜と前記ゲート電極
    膜をパターン化して前記主ゲート構造を形成し、前記第
    １領域において前記増加後の第２酸化膜と前記ゲート電
    極膜をパターン化して前記副ゲート構造を形成するステ
    ップとを具備する請求項２０乃至２２のいずれかに記載
    の半導体装置の製造方法。
  24. 【請求項２４】半導体装置と、前記半導体装置は、ＰＭ
    ＯＳとＮＭＯＳからなるＣＭＯＳ構造を有し、前記ＰＭ
    ＯＳとＮＭＯＳの各々は、 第１導電型の第１半導体領域と、 前記第１半導体領域の表面上に主ゲート酸化膜を介して
    形成された主ゲート電極と副ゲート酸化膜を介して形成
    された副ゲート電極と、 前記主ゲート電極と自己整合的に形成された第２導電型
    の延長ドレイン拡散層と、 前記主ゲート電極と自己整合的に形成された第２導電型
    のソース拡散層と、前記延長ドレイン拡散層内に、前記
    主ゲート電極と前記副ゲート電極とに自己整合的に形成
    された第１導電型の逆導電型拡散層と、 前記延長ドレイン拡散層内に、前記副ゲート電極と自己
    整合的に形成された第２導電型の高濃度ドレイン拡散層
    と、前記高濃度ドレイン拡散層は、前記延長ドレイン拡
    散層より不純物濃度が高く、前記高濃度ドレイン拡散層
    と前記逆導電型拡散層により内蔵ダイオードが形成さ
    れ、 前記高濃度ドレイン拡散層に接続されたドレイン電極
    と、及び前記逆導電型拡散層に接続された独立電極とを
    具備し、及びオフ状態で前記高濃度ドレイン電極と前記
    独立電極との間に前記内蔵ダイオードに逆バイアスを印
    加し、あるいは前記独立電極を開放状態に設定し、前記
    オフ状態以外の状態の所定の時間区間において、前記内
    蔵ダイオードに順方向電流を流すための回路とを具備す
    る駆動装置。
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