JPH05259904A

JPH05259904A - 周波数シンセサイザ

Info

Publication number: JPH05259904A
Application number: JP4014926A
Authority: JP
Inventors: Makoto Tsurumaru; 誠鶴丸; Yasushi Ozaki; 靖尾崎
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1992-01-30
Filing date: 1992-01-30
Publication date: 1993-10-08

Abstract

(57)【要約】【目的】周波数引込み特性を高速化する周波数シンセ
サイザを提供する。【構成】本発明の周波数シンセサイザは、基準信号発
生器１およびバイナリカウンタ２を含む基準位相発生回
路３と、コンペアレジスタ４と、基準周波数カウント用
シフトレジスタ５と、位相比較器６と、零位相誤差検出
回路７と、ワンショット・パルス回路８と、アンプ９、
１０、１６および１８と、加算器１１および１７と、ε
設定レジスタ１２と、プログラマブル・ディバイダ１３
と、バイナリカウンタ１４と、Ｄ／Ａ変換器１５および
１９と、基底データレジスタ２０と、ＶＣＯ２１と、基
底データ・テーブルＲＯＭ２３と、誤差データ・テーブ
ルＲＡＭ２４と、ＮＯＲ回路２５および２６と、ＣＰＵ
２７とを備えて構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は周波数シンセサイザに関
し、特に、位相同期系を介して制御される電圧制御発振
器の出力周波数を利用する周波数シンセサイザに関す
る。

【０００２】

【従来の技術】従来の周波数シンセサイザは、図６にブ
ロック図が示されるように、基準信号発生器１と、位相
比較器３４と、低域フィルタ３５と、ＶＣＯ（電圧制御
発振器）２１と、スイッチ２２と、プログラマブル・カ
ウンタ３６と、ＣＰＵ２７とを備えて形成される位相同
期系として構成されており、ＶＣＯ２１の発振出力信号
は、ＣＰＵ２７により制御されるプログラマブル・カウ
ンタ３６に入力されて分周され、位相比較器３４に入力
されて、基準信号発生器１より出力される基準信号１０
１と位相比較され、両信号の位相比較を介して位相比較
器３４より出力される位相検波出力信号は、低域フィル
タ３５において積分され、前記両信号の位相差に対応す
る位相誤差信号がＶＣＯ２１に入力されて、ＶＣＯ２１
より出力される発振出力信号の周波数安定度が、規定値
に保持されている。この場合、プログラム・カウンタ３
６における分周値は、ＣＰＵ２７により制御されてお
り、従って、ＶＣＯ２１の発振出力信号の周波数は、こ
の制御作用を介して所望の周波数値に設定される。そし
て、ＶＣＯ２１の発振出力信号は、ＣＰＵ２７によりオ
ン・オフを制御されるスイッチ２２を経由して外部に出
力される。

【０００３】

【発明が解決しようとする課題】上述した従来の周波数
シンセサイザにおいては、出力される信号の周波数切替
時間は、ループ内の低域フィルタ３５の時定数よりも短
かくすることは不可能であり、一般に、数十ｍｓｅｃ〜
数ｓｅｃ程度と可成遅く、この周波数切替時間を速くし
ようとすると、逆にＶＣＯ２１の発振出力信号の周波数
安定度が劣化する。この周波数切替時間とＶＣＯ２１の
発振出力信号の周波数安定度との間には強い相関関係が
あり、高調波成分等を除去して安定した出力信号を得る
ために、低域フィルタ３５の帯域幅を狭くすると、時定
数が大きくなり周波数の切替時間が遅くなるという欠点
がある。

【０００４】また、図６に示される位相同期系における
周波数引込み特性を改善する方法としては、引込み時
においてのみ時定数を下げる方法、引込み時において
のみループ利得を上げる方法、位相比較周波数を切替
えて、実効的にループ利得を切替える方法、分周比の
切替時に、Ｄ／Ａ変換器により、希望出力周波数に対応
する直流電圧をＶＣＯ入力電圧に重畳して、ＶＣＯ出力
周波数をできる限り希望周波数に近づけ、その後その差
周波数だけを引込ませる方法等がある。しかしながら、
上記の、およびの方法では、位相比較特性が周期
性を有しているために、引込時に一時的に逆極性の位相
誤差信号が出力され、引込み動作が劣化するという欠点
があり、またの方法では、ＶＣＯ２１の周波数ドリフ
ト等により正確な特性把握ができない場合には、余り引
込み時間における改善が見られないという欠点がある。

【０００５】即ち、何れの方法においても、位相比較器
３４より出力される位相誤差信号には高調波成分が含ま
れているために、高速引込み特性と周波数安定性に対し
て根本的な解決方法とはならないという欠点がある。

【０００６】

【課題を解決するための手段】本発明の周波数シンセサ
イザは、所定の基準周波数発生手段より出力される基準
周波数信号に対応して形成される位相同期系を含む周波
数シンセサイザにおいて、前記基準周波数信号をカウン
トして生成される基準位相成分と、前記位相同期系に含
まれる電圧制御発振器の発振出力周波数をカウントして
生成される帰還位相成分とを、所定のディジタル演算処
理を介して、前記両位相成分に対応する位相誤差成分を
検出して出力する位相誤差検出手段と、前記位相誤差検
出手段における位相誤差成分が零であることを検出する
零位相誤差検出手段と、前記零位相誤差検出手段より出
力される位相誤差成分が零であることを示す検出信号を
介して、前記帰還位相成分の周期を制御調整する帰還位
相制御手段と、前記零位相誤差検出手段より出力され
る位相誤差成分が零であることを示す検出信号を介し
て、前記位相同期系における位相誤差成分の増幅利得を
制御調整する利得制御手段と、前記帰還位相制御手段な
らびに前記利得制御手段により得られた複数の特定周波
数に対応する位相誤差信号データを、それぞれ個別に格
納しておく学習記憶手段とを備え、次回における周波数
設定時に、当該特定周波数の学習データを参照して、周
波数引込み時間を短縮することを特徴としている。

【０００７】

【実施例】次に、本発明について図面を参照して説明す
る。

【０００８】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、基準
信号発生器１およびバイナリカウンタ２を含む基準位相
発生回路３と、コンペアレジスタ４と、基準周波数カウ
ント用シフトレジスタ５と、位相比較器６と、零位相誤
差検出回路７と、ワンショット・パルス回路８と、アン
プ９、１０、１６および１８と、加算器１１および１７
と、ε設定レジスタ（位相誤差設定レジスタ）１２と、
プログラマブル・ディバイダ１３と、バイナリカウンタ
１４と、Ｄ／Ａ変換器１５および１９と、基底データレ
ジスタ２０と、ＶＣＯ２１と、基底データ・テーブルＲ
ＯＭ２３と、誤差データ・テーブルＲＡＭ２４と、ＮＯ
Ｒ回路２５および２６と、ＣＰＵ２７とを備えて構成さ
れる。

【０００９】図１において、基準信号発生器１およびバ
イナリカウンタ２を含む基準位相発生回路３より出力さ
れる基準位相信号１０２は、基準信号発生器１より出力
される基準信号１０１の基準周波数ｆ_rに対応して、Ｔ
_s／ｆ_rごとに変化してゆく。ＶＣＯ２１の発振出力信
号１０８は、バイナリカウンタ１４においてカウントさ
れ、その出力信号１１０はプログラマブル・ディバイダ
１３に入力されて、基準位相信号１０２のディメンジョ
ンに合わせるためにＭ分周される。ここにおいて、ＶＣ
Ｏ２１の発振周波数をｆ_nとし、Ｎ＝０、１、２、３、
……として、Ｍ＝（ｆ_n／ｆ_r）＊２^Nである。プログ
ラマブル・ディバイダ１３においてＭ分周された分周信
号１１１は、位相比較器６に入力される。位相比較器６
においては、基準位相信号１０２とプログラマブル・デ
ィバイダ１３においてＭ分周された分周信号１１１との
位相比較が演算処理を介して行われて、位相誤差信号１
０４が出力される。この位相誤差信号１０４は、アンプ
９および１０において増幅され、加算器１１に入力され
て、ε設定レジスタ１２より出力される位相誤差設定信
号１０５の値と加算される。加算器１１の加算出力信号
１０６はＤ／Ａ変換器１５においてアナログ信号に変換
され、アンプ１６により増幅されて加算器１７に入力さ
れる。

【００１０】一方、ＣＰＵ２７により、予め基底データ
・テーブルＲＯＭ２３に設定されている指定周波数チャ
ネルに対応するデータ信号１１４が、基底データ・レジ
スタ２０に転送され、基底データ・レジスタ２０を介し
てＤ／Ａ変換器１９によりアナログ信号に変換され、ア
ンプ１８により増幅されて加算器１７に入力される。加
算器１７においては、上記のアンプ１６より出力される
信号と加算され、その加算出力信号１０７はＶＣＯ２１
に入力される。

【００１１】今、基準位相信号１０２の位相成分をφ_r
（ｔ）、プログラマブル・ディバイダ１３より出力され
るＭ分周された分周信号１１１の位相成分をψ（ｔ）、
位相比較器６より出力される位相誤差信号１０４の位相
誤差成分をε（ｔ）（φ（ｔ）−ψ（ｔ））、アンプ９
および１０の利得をそれぞれＧ₄およびＧ₃、ε設定レ
ジスタ１２より出力される位相誤差設定信号１０５の値
をｄ₁（ｔ）とすると、加算器１１より出力される加算
出力信号１０６の値ｄ₂（ｔ）は、次式により与えられ
る。

【００１２】ｄ₂（ｔ）＝ｄ₁（ｔ）＋Ｇ₃・Ｇ₄・ε（ｔ）＝ｄ₂（ｔ−１）＋Ｇ₃・Ｇ₄・ε（ｔ）……………（１）この加算値ｄ₂（ｔ）は、アンプ１６の利得Ｇ₂とする
と、Ｇ₂・ｄ₂（ｔ）のアナログ信号として、加算器１
７に入力されるが、前述の基底データ・テーブルＲＯＭ
２３に設定されているデータ値をｄ_ch（ｔ）、アンプ１
６および１８の利得をそれぞれＧ₂およびＧ₁とする
と、加算器１７による加算出力信号１０７の加算値ｄ₃
（ｔ）は、次式にて与えられる。

【００１３】ｄ₃（ｔ）＝Ｇ₁・ｄ_ch（ｔ）＋Ｇ₂・ｄ₂（ｔ）…………………（２）ここで、位相成分φ_r（ｔ）およびψ（ｔ）は、基準周
波数カウント用シフトレジスタ５において設定される値
Ｎを２πラジアンとする周期関数である。これは、基準
周波数カウント用シフトレジスタ５の値Ｎと、バイナリ
カウンタ２の値φ（ｔ）とが合致した時に、バイナリカ
ウンタ２とバイナリカウンタ１４とがリセットされるか
らである。また、この基準周波数カウント用シフトレジ
スタ５の値Ｎは、位相誤差信号１０４の値ε（ｔ）の状
態により変化する。即ちε（ｔ）の値については、零位
相誤差検出回路７において１／ｆ_r時間ごとにε（ｔ）
＝０の状態をモニタしており、ε（ｔ）＝０で、φ
（ｔ）＝Ｎの時に、ワンショット・パルス回路８の出力
が容認され、基準周波数カウント用シフトレジスタ５に
おいてシフトが行われて、その値Ｎが２倍に増大する。
この動作は、図２（ａ）および（ｂ）に示されるタイミ
ング図に見られるとうりであり、φ（ｔ）（図２（ａ）
参照）の周期が位相誤差信号１０４により０であれば２
倍、０でなければ変化しないことが分かる。この周期は
ＶＣＯ２１から出力される発振出力信号１０８の周波数
測定精度に関係しており、周期の増大に伴ない発振出力
信号１０８の周波数測定精度は向上する。このことは、
１周期内においても同様の関係があり、時間とともに基
準周波数の測定制度が上昇する。そのための補正はアン
プ９および１０において行われている。アンプ９は１周
期内の補正用として機能しており、バイナリカウンタ２
のカウント値の増加に従って、その増幅率を下げてゆ
く。また、アンプ１０も、周期単位の補正用として作用
し、基準周波数カウンタ用シフトレジスタ５のカウント
値の増加に伴ない、その増幅率を下げてゆく。

【００１４】位相誤差信号１０４の位相誤差成分ε
（ｔ）は、前述の（１）式に示されるとうり、アンプ９
および１０と、加算器１１を介して、加算器１１より出
力される加算出力信号１０６の値ｄ₂（ｔ）として次式
として出力されている。

【００１５】ｄ₂（ｔ）＝ｄ₁（ｔ）＋Ｇ₃・Ｇ₄・ε（ｔ）位相誤差信号１０４の位相誤差成分ε（ｔ）は、初期設
定といて誤差データ・テーブルＲＡＭ２４から指定周波
数チャネルに対応するデータが、ＣＰＵ２７により設定
されるが、それ以降においては、１／ｆ_r時間ごとに上
式のｄ₂（ｔ）により更新されてゆく。そして、所望す
るＶＣＯ２１の発振出力信号１０８の周波数測定精度が
得られた時点において、位相誤差設定レジスタ１２の値
を更新データとして、誤差データ・テーブルＲＡＭ２４
の内容を書換える操作がＣＰＵ２７により行われる。な
お、Ｄ／Ａ変換器１９における分解能の問題が関わるた
め、ワンショット・パルス回路８においては、スタート
してから指定数分のパルスが送出された後に出力は禁止
される。

【００１６】図３（ａ）および（ｂ）には、それぞれ基
底データ・テーブルＲＯＭ２３および誤差データ・テー
ブルＲＡＭ２４の内容が示されている。図（ａ）には、
チャネルごとに基底データが書込まれており、また、図
（ｂ）には、チャネルごとに位相誤差データε（ｔ）が
書込まれている。この二つのデータの関係は、基底デー
タが粗調データで、εデータが微調データであるという
関係にある。このことを、具体的に図４を参照して説明
する。図４は、εデータが０でＶＣＯ２１の指定周波数
をｆ_n1に設定したい場合に、当該周波数が設定されるＶ
ＣＯ２１の入力電圧の変動範囲がどのようになるかを示
したもので、基底データｄ_chは、εデータが０の場合に
おいても、指定周波数を中心とする１チャネル分の帯域
の１／２に入るように設定してあるものとしている。

【００１７】スタート時におけるＶＣＯ２１の発振出力
周波数ｆ_nは、ＶＣＯ２１に対する入力電圧〔ｄ
₃（ｔ）〕の可変範囲は、Ｇ₁・ｄ_chnを中心とした１
チャネル分の範囲になっている。そして１周期（＝Ｔ）
の間に可変範囲の中でｆ_n1に最も近いところに入力電圧
が漸近してゆく。そして１周期の終了した時点において
ε＝０の場合に１周期＝２Ｔとなり、ＶＣＯ２１の入力
電圧範囲は１チャネル分の１／２となって、その中で１
周期＝Ｔの場合に比較して２倍の精度で、ｆ_n1に一番近
いところにＶＣＯ２１に対する入力電圧が漸近してゆ
く。以下、このような動作が繰返して行われて、ＶＣＯ
２１に対する入力電圧、即ち、加算器１７より出力され
る加算出力信号１０７の値ｄ₃（ｔ）は、最終的に次式
のようになる。

【００１８】ｄ₃（ｔ）＝Ｇ₁・ｄ_ch（ｔ）＋Ｇ₂・｛ｄ（ｔ）＋Ｇ₃・Ｇ₄・ε（ｔ）｝＝Ｇ₁・ｄ_ch（ｔ）＋Ｇ₂・ｄ（ｔ）＝Ｇ₁・ｄ_ch（ｔ）＋Ｇ₂・ｄε_n 従って、ＶＣＯ２１の発振出力信号１０８の発振出力周
波数はｆ_n1において安定し、ｄε_nは、誤差データ・テ
ーブルＲＡＭ２４に格納される。

【００１９】スイッチ２２は、周波数が安定する時点に
至るまでは、ＶＣＯ２１の発振出力信号１０８を外部に
送出しないように作用する。

【００２０】次に、図６は、本発明の第２の実施例を示
すブロック図である。図６に示されるように、本実施例
は、基準信号発生器１およびバイナリカウンタ２を含む
基準位相発生回路３と、コンペアレジスタ４と、位相比
較器６と、零位相誤差検出回路７と、ワンショット・パ
ルス回路８と、アンプ９、１０、１６および１８と、加
算器１１および１７と、位相誤差設定レジスタ１２と、
プログラマブル・ディバイダ１３と、バイナリカウンタ
１４と、Ｄ／Ａ変換器１５および１９と、基底データレ
ジスタ２０と、ＶＣＯ２１と、基底データ・テーブルＲ
ＯＭ２３と、誤差データ・テーブルＲＡＭ２４と、ＮＯ
Ｒ回路２５および２６と、ＣＰＵ２７と、データ設定レ
ジスタ２８と、このデータ設定レジスタ２８に対応する
基準周波数カウント用レジスタ３３と、データ設定レジ
スタ３０と、このデータ設定レジスタ３０に対応する利
得制御用レジスタ２９と、データ設定レジスタ３２と、
このデータ設定レジスタに対応するディバイド・データ
用レジスタ３１とを備えて構成される。

【００２１】本実施例の第１の実施例との相違点は、Ｃ
ＰＵ２７によるデータ設定に対応して、データ設定レジ
スタ２８およびデータ設定レジスタ２８に対応する基準
周波数カウント用レジスタ３３と、データ設定レジスタ
３０およびデータ設定レジスタ３０に対応する利得制御
用レジスタ２９と、データ設定用レジスタ３２およびデ
ータ設定用レジスタ３２に対応するディバイド・データ
用レジスタ３１が付加されていることであり、これによ
り、１周期の長さとアンプ１０および１８の利得とが、
ＣＰＵ２７により任意に設定することが可能となり、第
１の実施例に対比して、ＶＣＯ２１の発振周波数精度を
より向上させることができるという利点がある。

【００２２】

【発明の効果】以上説明したように、本発明は、ＶＣＯ
に対する入力電圧としては、不要な高調波が除去されて
おり、従って低域フィルタの挿入を必要とせず、位相同
期系における位相引込み特性が大幅に改善されるという
効果があり、また、特定の周波数ごとに位相誤差信号デ
ータを格納する学習機能が備えられているために、次回
における周波数設定時に、当該値を採用することにより
ＶＣＯの入力電圧範囲を当初より絞ることが可能とな
り、更に位相引込み特性が高速化されるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】第１の実施例における基準位相信号の位相を示
す図である。

【図３】第１の実施例における基底データ・テーブルＲ
ＯＭおよび誤差データ・テープルの内容を示す図であ
る。

【図４】第１の実施例におけるＶＣＯ入力電圧とＶＣＯ
発振出力周波数の関係を示す図である。

【図５】本発明の第２の実施例を示すブロック図であ
る。

【図６】従来例を示すブロック図である。

【符号の説明】１基準信号発生器２、１４バイナリカウンタ３基準位相発生回路４コンペアレジスタ５基準周波数カウンタ用シフトレジスタ６、３４位相比較器７位相誤差検出回路８ワンショット・パルス発生回路９、１０、１６、１８アンプ１１、１７加算器１２ ε設定レジスタ１３プログラマブル・ディバイダ１５、１９Ａ／Ｄ変換器２０基底データ・レジスタ２１ＶＣＯ２２スイッチ２３基底データ・テーブルＲＯＭ２４誤差データ・テーブルＲＡＭ２５、２６ＮＯＲ回路２７ＣＰＵ２８、３０、３２データ設定レジスタ２９利得設定レジスタ３１ディバイド・データ用レジスタ３３基準周波数カウント用レジスタ３５低域フィルタ３６プログラマブル・カウンタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所 9182−5ＪＨ０３Ｌ 7/10 Ａ

Claims

【特許請求の範囲】

【請求項１】所定の基準周波数発生手段より出力され
る基準周波数信号に対応して形成される位相同期系を含
む周波数シンセサイザにおいて、前記基準周波数信号をカウントして生成される基準位相
成分と、前記位相同期系に含まれる電圧制御発振器の発
振出力周波数をカウントして生成される帰還位相成分と
を、所定のディジタル演算処理を介して、前記両位相成
分に対応する位相誤差成分を検出して出力する位相誤差
検出手段と、前記位相誤差検出手段における位相誤差成分が零である
ことを検出する零位相誤差検出手段と、前記零位相誤差検出手段より出力される位相誤差成分が
零であることを示す検出信号を介して、前記帰還位相成
分の周期を制御調整する帰還位相制御手段と、前記零位相誤差検出手段より出力される位相誤差成分が
零であることを示す検出信号を介して、前記位相同期系
における位相誤差成分の増幅利得を制御調整する利得制
御手段と、前記帰還位相制御手段ならびに前記利得制御手段により
得られた複数の特定周波数に対応する位相誤差信号デー
タを、それぞれ個別に格納しておく学習記憶手段と、を備え、次回における周波数設定時に、当該特定周波数
の学習データを参照して、周波数引込み時間を短縮する
ことを特徴とする周波数シンセサイザ。