JPH05264664A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05264664A JPH05264664A JP4058715A JP5871592A JPH05264664A JP H05264664 A JPH05264664 A JP H05264664A JP 4058715 A JP4058715 A JP 4058715A JP 5871592 A JP5871592 A JP 5871592A JP H05264664 A JPH05264664 A JP H05264664A
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- JP
- Japan
- Prior art keywords
- register
- test data
- instruction
- test
- clock signal
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Abstract
(57)【要約】
【目的】 本発明は半導体集積回路に関し、試験時の低
消費電力化を図る半導体集積回路を提供することを目的
としている。 【構成】 試験すべき複数のレジスタからなるテストデ
ータレジスタ部と、該テストデータレジスタ部の各レジ
スタにクロック信号を供給するＴＡＰコントローラと、
該ＴＡＰコントローラによって生成される命令を一時格
納するインストラクションレジスタと、該インストラク
ションレジスタに格納された命令を解析するインストラ
クションデコーダと、該ＴＡＰコントローラからのクロ
ック信号を該テストデータレジスタ部の各レジスタに出
力するかどうかを選択的に切り換える切換手段とを備
え、前記切換手段は、前記インストラクションデコーダ
の解析結果に基づいて、前記テストデータレジスタ部中
の試験対象となるレジスタに対してのみクロック信号を
供給するように構成する。
消費電力化を図る半導体集積回路を提供することを目的
としている。 【構成】 試験すべき複数のレジスタからなるテストデ
ータレジスタ部と、該テストデータレジスタ部の各レジ
スタにクロック信号を供給するＴＡＰコントローラと、
該ＴＡＰコントローラによって生成される命令を一時格
納するインストラクションレジスタと、該インストラク
ションレジスタに格納された命令を解析するインストラ
クションデコーダと、該ＴＡＰコントローラからのクロ
ック信号を該テストデータレジスタ部の各レジスタに出
力するかどうかを選択的に切り換える切換手段とを備
え、前記切換手段は、前記インストラクションデコーダ
の解析結果に基づいて、前記テストデータレジスタ部中
の試験対象となるレジスタに対してのみクロック信号を
供給するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に係
り、詳しくは、例えば、半導体回路の試験の分野に用い
て好適な、バウンダリスキャンを用いた試験を行うため
の試験回路を内蔵した半導体集積回路に関する。近年、
例えば、ＬＳＩ（Large Scale Integrated circuit）等
の半導体集積回路では、大規模化及び高密度化に伴い、
その試験を行うための試験時間も長くかかるようになっ
てきており、試験時間の短縮化のために、半導体集積回
路内部に半導体集積回路の試験を行うための試験回路を
備えたものが数多く提供されている。
り、詳しくは、例えば、半導体回路の試験の分野に用い
て好適な、バウンダリスキャンを用いた試験を行うため
の試験回路を内蔵した半導体集積回路に関する。近年、
例えば、ＬＳＩ（Large Scale Integrated circuit）等
の半導体集積回路では、大規模化及び高密度化に伴い、
その試験を行うための試験時間も長くかかるようになっ
てきており、試験時間の短縮化のために、半導体集積回
路内部に半導体集積回路の試験を行うための試験回路を
備えたものが数多く提供されている。
【０００２】このような半導体試験回路においては、時
々、必要に応じて半導体集積装置内の内部トランジスタ
の特性変化に伴う特性劣化等を調べることが要求され、
例えば、基板上におけるテスト容易化手法の一例とし
て、バウンダリスキャンがあり、このバウンダリスキャ
ンは、基板上で、各部品の動作、各部品間の接続、
基板自体の動作等を試験することを目的としている。
々、必要に応じて半導体集積装置内の内部トランジスタ
の特性変化に伴う特性劣化等を調べることが要求され、
例えば、基板上におけるテスト容易化手法の一例とし
て、バウンダリスキャンがあり、このバウンダリスキャ
ンは、基板上で、各部品の動作、各部品間の接続、
基板自体の動作等を試験することを目的としている。
【０００３】
【従来の技術】従来のこの種の半導体集積回路として
は、例えば、図５に示すようなバウンダリスキャン仕様
（ＩＥＥＥ１１４．９）に基づく試験回路がある。この
半導体集積回路は、大別して、テストデータレジスタ部
１、ＴＡＰコントローラ２、インストラクションレジス
タ３、インストラクションデコーダ４、マルチプレクサ
５からなり、テストデータレジスタ部１は、バウンダリ
スキャンレジスタ６、デバイス識別レジスタ７、バイパ
スレジスタ８、ユーザテストデータレジスタ９から構成
されている。
は、例えば、図５に示すようなバウンダリスキャン仕様
（ＩＥＥＥ１１４．９）に基づく試験回路がある。この
半導体集積回路は、大別して、テストデータレジスタ部
１、ＴＡＰコントローラ２、インストラクションレジス
タ３、インストラクションデコーダ４、マルチプレクサ
５からなり、テストデータレジスタ部１は、バウンダリ
スキャンレジスタ６、デバイス識別レジスタ７、バイパ
スレジスタ８、ユーザテストデータレジスタ９から構成
されている。
【０００４】以上の構成において、ＴＡＰコントローラ
２からテストデータレジスタ部１内のバウンダリスキャ
ンレジスタ６、デバイス識別レジスタ７、バイパスレジ
スタ８、ユーザテストデータレジスタ９に対してデータ
レジスタ用クロック信号（以下、ＤＲクロック信号とい
う）及び制御信号が出力されると、バウンダリスキャン
レジスタ６、デバイス識別レジスタ７、バイパスレジス
タ８、ユーザテストデータレジスタ９の各レジスタ６〜
９では、それぞれ所定の動作が行われ、各レジスタ６〜
９からの出力がマルチプレクサ５に入力される。
２からテストデータレジスタ部１内のバウンダリスキャ
ンレジスタ６、デバイス識別レジスタ７、バイパスレジ
スタ８、ユーザテストデータレジスタ９に対してデータ
レジスタ用クロック信号（以下、ＤＲクロック信号とい
う）及び制御信号が出力されると、バウンダリスキャン
レジスタ６、デバイス識別レジスタ７、バイパスレジス
タ８、ユーザテストデータレジスタ９の各レジスタ６〜
９では、それぞれ所定の動作が行われ、各レジスタ６〜
９からの出力がマルチプレクサ５に入力される。
【０００５】一方、ＴＡＰコントローラ２からインスト
ラクションレジスタ３に対してインストラクションレジ
スタ用クロック信号（以下、ＩＲクロック信号という）
及び制御信号が出力されると、インストラクションレジ
スタ３により一時保持された制御信号がインストラクシ
ョンデコーダ４によって解析され、解析結果に基づい
て、現在試験対象となるレジスタがどのレジスタである
かが判断される。
ラクションレジスタ３に対してインストラクションレジ
スタ用クロック信号（以下、ＩＲクロック信号という）
及び制御信号が出力されると、インストラクションレジ
スタ３により一時保持された制御信号がインストラクシ
ョンデコーダ４によって解析され、解析結果に基づい
て、現在試験対象となるレジスタがどのレジスタである
かが判断される。
【０００６】そして、この判断結果がマルチプレクサ５
に出力され、試験対象となる一のレジスタ出力のみがテ
ストデータ出力信号として外部に出力されて試験が行わ
れる。
に出力され、試験対象となる一のレジスタ出力のみがテ
ストデータ出力信号として外部に出力されて試験が行わ
れる。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体集積回路にあっては、テストデータレ
ジスタ部１内の全てのレジスタ（バウンダリスキャンレ
ジスタ６、デバイス識別レジスタ７、バイパスレジスタ
８、ユーザテストデータレジスタ９）に対してＤＲクロ
ック信号を供給するという構成となっていたため、試験
の対象外であるレジスタも動作することになり、試験に
不要なレジスタを動作させることで余分な消費電力を生
じるという問題点があった。
うな従来の半導体集積回路にあっては、テストデータレ
ジスタ部１内の全てのレジスタ（バウンダリスキャンレ
ジスタ６、デバイス識別レジスタ７、バイパスレジスタ
８、ユーザテストデータレジスタ９）に対してＤＲクロ
ック信号を供給するという構成となっていたため、試験
の対象外であるレジスタも動作することになり、試験に
不要なレジスタを動作させることで余分な消費電力を生
じるという問題点があった。
【０００８】すなわち、バウンダリスキャンレジスタ６
は、ユーザ端子数分（半導体集積回路の回路規模に対
応）のビット数を有するレジスタであるため、例えば、
デバイス識別レジスタ７の試験時にバウンダリスキャン
レジスタ６を動作させることは、無駄な電力を消費する
ことになる。以前のように、試験に要する時間も少な
く、また、試験時における消費電力も小さかった場合に
は、あまり問題とならなかったが、半導体集積回路の規
模の増大に伴い、試験に要する時間も増大している今日
において、試験に要する消費電力に対しても抑えること
が望ましい。
は、ユーザ端子数分（半導体集積回路の回路規模に対
応）のビット数を有するレジスタであるため、例えば、
デバイス識別レジスタ７の試験時にバウンダリスキャン
レジスタ６を動作させることは、無駄な電力を消費する
ことになる。以前のように、試験に要する時間も少な
く、また、試験時における消費電力も小さかった場合に
は、あまり問題とならなかったが、半導体集積回路の規
模の増大に伴い、試験に要する時間も増大している今日
において、試験に要する消費電力に対しても抑えること
が望ましい。
【０００９】［目的］そこで本発明は、試験時の低消費
電力化を図る半導体集積回路を提供することを目的とし
ている。
電力化を図る半導体集積回路を提供することを目的とし
ている。
【００１０】
【課題を解決するための手段】本発明による半導体集積
回路は上記目的達成のため、試験すべき複数のレジスタ
からなるテストデータレジスタ部と、該テストデータレ
ジスタ部の各レジスタにクロック信号を供給するＴＡＰ
コントローラと、該ＴＡＰコントローラによって生成さ
れる命令を一時格納するインストラクションレジスタ
と、該インストラクションレジスタに格納された命令を
解析するインストラクションデコーダと、該ＴＡＰコン
トローラからのクロック信号を該テストデータレジスタ
部の各レジスタに出力するかどうかを選択的に切り換え
る切換手段とを備え、前記切換手段は、前記インストラ
クションデコーダの解析結果に基づいて、前記テストデ
ータレジスタ部中の試験対象となるレジスタに対しての
みクロック信号を供給するように構成している。
回路は上記目的達成のため、試験すべき複数のレジスタ
からなるテストデータレジスタ部と、該テストデータレ
ジスタ部の各レジスタにクロック信号を供給するＴＡＰ
コントローラと、該ＴＡＰコントローラによって生成さ
れる命令を一時格納するインストラクションレジスタ
と、該インストラクションレジスタに格納された命令を
解析するインストラクションデコーダと、該ＴＡＰコン
トローラからのクロック信号を該テストデータレジスタ
部の各レジスタに出力するかどうかを選択的に切り換え
る切換手段とを備え、前記切換手段は、前記インストラ
クションデコーダの解析結果に基づいて、前記テストデ
ータレジスタ部中の試験対象となるレジスタに対しての
みクロック信号を供給するように構成している。
【００１１】
【作用】本発明では、ＴＡＰコントローラからの命令の
解析結果に基づいて、切換手段によってテストデータレ
ジスタ部中の試験対象となるレジスタに対してのみクロ
ック信号が供給され、試験対象外のレジスタに対しては
クロック信号が供給されない。
解析結果に基づいて、切換手段によってテストデータレ
ジスタ部中の試験対象となるレジスタに対してのみクロ
ック信号が供給され、試験対象外のレジスタに対しては
クロック信号が供給されない。
【００１２】すなわち、試験に不要なテストデータレジ
スタが動作しないため、試験時において消費電力が低減
化される。
スタが動作しないため、試験時において消費電力が低減
化される。
【００１３】
【実施例】以下、本発明を図面に基づいて説明する。図
１，２は本発明に係る半導体集積回路の一実施例を示す
図であり、図１は本実施例の要部構成を示すブロック
図、図２は本実施例の動作例を説明するための概略図で
ある。
１，２は本発明に係る半導体集積回路の一実施例を示す
図であり、図１は本実施例の要部構成を示すブロック
図、図２は本実施例の動作例を説明するための概略図で
ある。
【００１４】まず、構成を説明する。なお、図１におい
て、図５に示した従来例に付された番号と同一番号は同
一部分を示す。本実施例の半導体集積回路は、大別し
て、テストデータレジスタ部１、ＴＡＰコントローラ
２、インストラクションレジスタ３、インストラクショ
ンデコーダ４、切換手段である分岐回路１１からなり、
テストデータレジスタ部１は、従来例と同様に、バウン
ダリスキャンレジスタ６、デバイス識別レジスタ７、バ
イパスレジスタ８、ユーザテストデータレジスタ９から
構成されている。
て、図５に示した従来例に付された番号と同一番号は同
一部分を示す。本実施例の半導体集積回路は、大別し
て、テストデータレジスタ部１、ＴＡＰコントローラ
２、インストラクションレジスタ３、インストラクショ
ンデコーダ４、切換手段である分岐回路１１からなり、
テストデータレジスタ部１は、従来例と同様に、バウン
ダリスキャンレジスタ６、デバイス識別レジスタ７、バ
イパスレジスタ８、ユーザテストデータレジスタ９から
構成されている。
【００１５】ＴＡＰコントローラ２は、テストデータレ
ジスタ部１内のバウンダリスキャンレジスタ６、デバイ
ス識別レジスタ７、バイパスレジスタ８、ユーザテスト
データレジスタ９に対し、それぞれ分岐回路１１を介し
て、ＤＲクロック信号を出力するとともに、ＴＡＰコン
トローラ２によって生成された命令をインストラクショ
ンレジスタ３に出力するものである。
ジスタ部１内のバウンダリスキャンレジスタ６、デバイ
ス識別レジスタ７、バイパスレジスタ８、ユーザテスト
データレジスタ９に対し、それぞれ分岐回路１１を介し
て、ＤＲクロック信号を出力するとともに、ＴＡＰコン
トローラ２によって生成された命令をインストラクショ
ンレジスタ３に出力するものである。
【００１６】インストラクションレジスタ３は、ＴＡＰ
コントローラ２によって生成される命令を一時格納する
ものである。インストラクションデコーダ４は、インス
トラクションレジスタ３に格納された命令を解析し、テ
ストデータレジスタ部１内のバウンダリスキャンレジス
タ６、デバイス識別レジスタ７、バイパスレジスタ８、
ユーザテストデータレジスタ９に対して、それぞれ分岐
回路１１を介して、どのレジスタを試験対象とすのかを
指定するためのイネーブル信号（バウンダリスキャンレ
ジスタイネーブル信号、デバイス識別レジスタイネーブ
ル信号、バイパスレジスタイネーブル信号、ユーザテス
トデータレジスタイネーブル信号）を出力するものであ
る。
コントローラ２によって生成される命令を一時格納する
ものである。インストラクションデコーダ４は、インス
トラクションレジスタ３に格納された命令を解析し、テ
ストデータレジスタ部１内のバウンダリスキャンレジス
タ６、デバイス識別レジスタ７、バイパスレジスタ８、
ユーザテストデータレジスタ９に対して、それぞれ分岐
回路１１を介して、どのレジスタを試験対象とすのかを
指定するためのイネーブル信号（バウンダリスキャンレ
ジスタイネーブル信号、デバイス識別レジスタイネーブ
ル信号、バイパスレジスタイネーブル信号、ユーザテス
トデータレジスタイネーブル信号）を出力するものであ
る。
【００１７】分岐回路１１は、テストデータレジスタ部
１内のレジスタ数に対応する数のアンドゲートＡＮＤ１
〜４から構成されており、アンドゲートＡＮＤ１〜４の
一方入力端にはインストラクションデコーダ４からのイ
ネーブル信号が入力され、他方入力端にはＴＡＰコント
ローラ２からのＤＲクロック信号が入力されることによ
り、インストラクションデコーダ４からのイネーブル信
号に基づいてＤＲクロック信号をテストデータレジスタ
部１の各レジスタ６〜９に出力するかどうかを選択的に
切り換えるものである。
１内のレジスタ数に対応する数のアンドゲートＡＮＤ１
〜４から構成されており、アンドゲートＡＮＤ１〜４の
一方入力端にはインストラクションデコーダ４からのイ
ネーブル信号が入力され、他方入力端にはＴＡＰコント
ローラ２からのＤＲクロック信号が入力されることによ
り、インストラクションデコーダ４からのイネーブル信
号に基づいてＤＲクロック信号をテストデータレジスタ
部１の各レジスタ６〜９に出力するかどうかを選択的に
切り換えるものである。
【００１８】次に作用を説明する。まず、ＴＡＰコント
ローラ２によって生成された命令に基づいてインストラ
クションデコーダ４により解読結果であるイネーブル信
号（バウンダリスキャンレジスタイネーブル信号、デバ
イス識別レジスタイネーブル信号、バイパスレジスタイ
ネーブル信号、ユーザテストデータレジスタイネーブル
信号）が分岐回路１１に出力され、分岐回路１１では、
テストデータレジスタ部１内で試験対象となるレジスタ
に対してのみＴＡＰコントローラ２からのＤＲクロック
信号が供給される。
ローラ２によって生成された命令に基づいてインストラ
クションデコーダ４により解読結果であるイネーブル信
号（バウンダリスキャンレジスタイネーブル信号、デバ
イス識別レジスタイネーブル信号、バイパスレジスタイ
ネーブル信号、ユーザテストデータレジスタイネーブル
信号）が分岐回路１１に出力され、分岐回路１１では、
テストデータレジスタ部１内で試験対象となるレジスタ
に対してのみＴＡＰコントローラ２からのＤＲクロック
信号が供給される。
【００１９】具体的には、バウンダリスキャンレジスタ
イネーブル信号が“Ｌ”、デバイス識別レジスタイネー
ブル信号が“Ｈ”、バイパスレジスタイネーブル信号が
“Ｌ”、ユーザテストデータレジスタイネーブル信号が
“Ｌ”であった場合、ＴＡＰコントローラ２から出力さ
れるＤＲクロック信号が分岐回路１１内のアンドゲート
ＡＮＤ２を介してデバイス識別レジスタ用ＤＲクロック
信号として出力され、試験対象レジスタであるデバイス
識別レジスタ７のみが動作する。
イネーブル信号が“Ｌ”、デバイス識別レジスタイネー
ブル信号が“Ｈ”、バイパスレジスタイネーブル信号が
“Ｌ”、ユーザテストデータレジスタイネーブル信号が
“Ｌ”であった場合、ＴＡＰコントローラ２から出力さ
れるＤＲクロック信号が分岐回路１１内のアンドゲート
ＡＮＤ２を介してデバイス識別レジスタ用ＤＲクロック
信号として出力され、試験対象レジスタであるデバイス
識別レジスタ７のみが動作する。
【００２０】この結果、試験対象となるデバイス識別レ
ジスタの出力のみがテストデータ出力信号として外部に
出力されて試験が行われる。このように本実施例では、
ＴＡＰコントローラからの命令の解析結果に基づいて、
分岐回路１１により、テストデータレジスタ部１中の試
験対象となるレジスタに対してのみクロック信号が供給
され、試験対象外のレジスタに対してのクロック信号の
供給が抑えられる。
ジスタの出力のみがテストデータ出力信号として外部に
出力されて試験が行われる。このように本実施例では、
ＴＡＰコントローラからの命令の解析結果に基づいて、
分岐回路１１により、テストデータレジスタ部１中の試
験対象となるレジスタに対してのみクロック信号が供給
され、試験対象外のレジスタに対してのクロック信号の
供給が抑えられる。
【００２１】したがって、試験に不要なテストデータレ
ジスタが停止されられ、試験時において消費電力が低減
される。また、バウンダリスキャンレジスタ６は複数
（ユーザ端子数分のビット数）のレジスタから構成され
ており、本実施例では、バイパスするレジスタに対して
供給するクロックを停止するため、バイパス時に当該レ
ジスタの値が書き換えられることがない。
ジスタが停止されられ、試験時において消費電力が低減
される。また、バウンダリスキャンレジスタ６は複数
（ユーザ端子数分のビット数）のレジスタから構成され
ており、本実施例では、バイパスするレジスタに対して
供給するクロックを停止するため、バイパス時に当該レ
ジスタの値が書き換えられることがない。
【００２２】これを、図３，４に基づいて詳しく説明す
る。なお、図３は従来例での動作、図４は本実施例での
動作を示す。まず、テストデータ入力ＴＤＩとして“０
０００・・・・”を、レジスタ６ａに入力し、レジスタ
６ｂをバイパスすることによってテストデータ出力ＴＤ
Ｏを得、次にテストデータ入力ＴＤＩとして“１１１１
・・・・”を、レジスタ６ａをバイパスし、レジスタ６
ｂに入力することによってテストデータ出力ＴＤＯを得
ることを考える。
る。なお、図３は従来例での動作、図４は本実施例での
動作を示す。まず、テストデータ入力ＴＤＩとして“０
０００・・・・”を、レジスタ６ａに入力し、レジスタ
６ｂをバイパスすることによってテストデータ出力ＴＤ
Ｏを得、次にテストデータ入力ＴＤＩとして“１１１１
・・・・”を、レジスタ６ａをバイパスし、レジスタ６
ｂに入力することによってテストデータ出力ＴＤＯを得
ることを考える。
【００２３】すると、図３に示す従来例では、図３
（ａ）に示すように、レジスタ６ａに予め設定された値
“００００・・・・”が、レジスタ６ａに供給されるク
ロックに基づいてシフトするため、図３（ｂ）に示すよ
うに、値“１１１１・・・・”と書き換えられてしま
う。しかし、図４に示す本実施例ではバイパスするレジ
スタ６ａに対して供給するクロックが停止されるため、
図４（ｂ）に示すように、レジスタ６ａの値が書き換え
られることがない。
（ａ）に示すように、レジスタ６ａに予め設定された値
“００００・・・・”が、レジスタ６ａに供給されるク
ロックに基づいてシフトするため、図３（ｂ）に示すよ
うに、値“１１１１・・・・”と書き換えられてしま
う。しかし、図４に示す本実施例ではバイパスするレジ
スタ６ａに対して供給するクロックが停止されるため、
図４（ｂ）に示すように、レジスタ６ａの値が書き換え
られることがない。
【００２４】したがって、基板上の全デバイスのバウン
ダリスキャンレジスタ６を初期設定する場合、任意のデ
バイス毎に値を設定することができ、また、基板上の所
定のデバイス間においてテスト結果をシフトするような
場合、他のデバイスをバイパス状態にすることにより、
他のデバイスに対して予め設定されていたデータを壊す
ことなく、次のテストに移ることができる。
ダリスキャンレジスタ６を初期設定する場合、任意のデ
バイス毎に値を設定することができ、また、基板上の所
定のデバイス間においてテスト結果をシフトするような
場合、他のデバイスをバイパス状態にすることにより、
他のデバイスに対して予め設定されていたデータを壊す
ことなく、次のテストに移ることができる。
【００２５】なお、上記実施例はテストデータレジスタ
部１内のレジスタとして、バウンダリスキャンレジスタ
６、デバイス識別レジスタ７、バイパスレジスタ８、ユ
ーザテストデータレジスタ９を採って説明しているが、
テストデータレジスタ部１内のレジスタはこれに限るも
のではない。
部１内のレジスタとして、バウンダリスキャンレジスタ
６、デバイス識別レジスタ７、バイパスレジスタ８、ユ
ーザテストデータレジスタ９を採って説明しているが、
テストデータレジスタ部１内のレジスタはこれに限るも
のではない。
【００２６】
【発明の効果】本発明では、ＴＡＰコントローラからの
命令の解析結果に基づいて、切換手段により、テストデ
ータレジスタ部中の試験対象となるレジスタに対しての
みクロック信号を供給し、試験対象外のレジスタに対し
てのクロック信号の供給を抑えることができる。
命令の解析結果に基づいて、切換手段により、テストデ
ータレジスタ部中の試験対象となるレジスタに対しての
みクロック信号を供給し、試験対象外のレジスタに対し
てのクロック信号の供給を抑えることができる。
【００２７】したがって、試験に不要なテストデータレ
ジスタを停止させることができ、試験時において消費電
力を低減することができる。
ジスタを停止させることができ、試験時において消費電
力を低減することができる。
【図１】本実施例の要部構成を示すブロック図である。
【図２】本実施例の動作例を説明するための概略図であ
る。
る。
【図３】本実施例の効果を説明するための図である。
【図４】本実施例の効果を説明するための図である。
【図５】従来例の要部構成を示すブロック図である。
１ テストデータレジスタ部 ２ ＴＡＰコントローラ ３ インストラクションレジスタ ４ インストラクションデコーダ ５ マルチプレクサ ６ バウンダリスキャンレジスタ ７ デバイス識別レジスタ ８ バイパスレジスタ ９ ユーザテストデータレジスタ １１ 分岐回路（切換手段）
Claims (1)
- 【請求項１】試験すべき複数のレジスタからなるテスト
データレジスタ部と、 該テストデータレジスタ部の各レジスタにクロック信号
を供給するＴＡＰコントローラと、 該ＴＡＰコントローラによって生成される命令を一時格
納するインストラクションレジスタと、 該インストラクションレジスタに格納された命令を解析
するインストラクションデコーダと、 該ＴＡＰコントローラからのクロック信号を該テストデ
ータレジスタ部の各レジスタに出力するかどうかを選択
的に切り換える切換手段と、 を備え、 前記切換手段は、前記インストラクションデコーダの解
析結果に基づいて、前記テストデータレジスタ部中の試
験対象となるレジスタに対してのみクロック信号を供給
することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058715A JPH05264664A (ja) | 1992-03-17 | 1992-03-17 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058715A JPH05264664A (ja) | 1992-03-17 | 1992-03-17 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05264664A true JPH05264664A (ja) | 1993-10-12 |
Family
ID=13092194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4058715A Pending JPH05264664A (ja) | 1992-03-17 | 1992-03-17 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05264664A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6353905B1 (en) | 1999-07-28 | 2002-03-05 | Hitachi, Ltd. | Semiconductor integrated circuit and recording medium |
| JP2005527918A (ja) * | 2002-05-29 | 2005-09-15 | フリースケール セミコンダクター インコーポレイテッド | 単一のｔａｐ（テストアクセスポート）を介して複数のｔａｐにアクセスするための方法およびその装置 |
| JP2008232690A (ja) * | 2007-03-19 | 2008-10-02 | Nec Corp | 半導体集積回路、半導体集積回路のテストパターン生成装置 |
| JP2009236878A (ja) * | 2008-03-28 | 2009-10-15 | Fujitsu Ltd | スキャン制御方法及び装置 |
-
1992
- 1992-03-17 JP JP4058715A patent/JPH05264664A/ja active Pending
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