JPH05265442A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH05265442A JPH05265442A JP4063807A JP6380792A JPH05265442A JP H05265442 A JPH05265442 A JP H05265442A JP 4063807 A JP4063807 A JP 4063807A JP 6380792 A JP6380792 A JP 6380792A JP H05265442 A JPH05265442 A JP H05265442A
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Abstract
(57)【要約】
【目的】 ２値画像およびカラー画像の両方を取り扱う
ことができ、しかもアドレス制御が容易な画像処理装置
を提供すること。 【構成】 １つのアドレス情報ＹＡＤ（０：４）を用い
て同時にアクセス可能な４個のパタ−ンＲＡＭ・Ａ〜Ｄ
から読み出された４個のデ−タの中から、さらに高位の
アドレス情報ＹＡＤ５を用いて所望のデ−タを選択的に
抽出する。また、同時にアクセス可能な４個のパタ−ン
ＲＡＭ・Ａ〜Ｄから読み出された４個のデ−タをパタ−
ンミキシング回路５で合成再配置する。そして、これら
２つのデ−タ処理方法を用いて読み出されたデ−タを選
択的に用いる。
ことができ、しかもアドレス制御が容易な画像処理装置
を提供すること。 【構成】 １つのアドレス情報ＹＡＤ（０：４）を用い
て同時にアクセス可能な４個のパタ−ンＲＡＭ・Ａ〜Ｄ
から読み出された４個のデ−タの中から、さらに高位の
アドレス情報ＹＡＤ５を用いて所望のデ−タを選択的に
抽出する。また、同時にアクセス可能な４個のパタ−ン
ＲＡＭ・Ａ〜Ｄから読み出された４個のデ−タをパタ−
ンミキシング回路５で合成再配置する。そして、これら
２つのデ−タ処理方法を用いて読み出されたデ−タを選
択的に用いる。
Description
【０００１】
【産業上の利用分野】本発明は、矩形パターン描画を行
う画像処理装置に関する。
う画像処理装置に関する。
【０００２】
【従来の技術】２値画像処理において矩形パターンを描
画する場合には、１ビットが矩形パターンの１画素に対
応するようなパターンＲＡＭを用いる方法がある。
画する場合には、１ビットが矩形パターンの１画素に対
応するようなパターンＲＡＭを用いる方法がある。
【０００３】一方、カラーのパターン描画を行う際、１
画素が複数のビット（プレーン）で構成されるため、１
画素分の複数ビットを寄せ集めた状態すなわちパックト
ピクセル形式で記憶するという方法がある。
画素が複数のビット（プレーン）で構成されるため、１
画素分の複数ビットを寄せ集めた状態すなわちパックト
ピクセル形式で記憶するという方法がある。
【０００４】しかし、この方法を用いると取り扱う画像
データによって１画素を表すプレーン数が変わるような
場合、パターンＲＡＭの読み出しアドレスの制御が複雑
になるという問題がある。
データによって１画素を表すプレーン数が変わるような
場合、パターンＲＡＭの読み出しアドレスの制御が複雑
になるという問題がある。
【０００５】
【発明が解決しようとする課題】このように画像処理装
置において、カラーのパターン描画を行う際にパックト
ピクセル形式で記憶する方法を用いると、取り扱う画像
データによって１画素を表すプレーン数が変わるような
場合に、パターンＲＡＭの読み出しアドレスの制御が複
雑になるという問題がある。
置において、カラーのパターン描画を行う際にパックト
ピクセル形式で記憶する方法を用いると、取り扱う画像
データによって１画素を表すプレーン数が変わるような
場合に、パターンＲＡＭの読み出しアドレスの制御が複
雑になるという問題がある。
【０００６】そこで、本発明は、２値画像およびカラー
画像の両方を取り扱うことができ、しかもアドレス制御
が容易な画像処理装置を提供することを目的とする。
画像の両方を取り扱うことができ、しかもアドレス制御
が容易な画像処理装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】かかる課題を解決するた
め、本発明の画像処理装置は、１つのアドレス情報を用
いて同時にアクセス可能な複数の矩形パターン記憶手段
と、これら複数の矩形パターン記憶手段から読み出され
る複数データの中から、前記アドレス情報よりも高位の
アドレス情報を用いて所望のデータを選択的に抽出する
第１の選択手段と、前記複数の矩形パターン記憶手段か
ら読み出された複数データをパックトピクセル形式とな
るように再配置するパターンミキシング手段と、前記第
１の選択手段から出力されたデータと前記パターンミキ
シング手段から出力されたデータのいずれか一方を選択
出力する第２の選択手段とを具備する。
め、本発明の画像処理装置は、１つのアドレス情報を用
いて同時にアクセス可能な複数の矩形パターン記憶手段
と、これら複数の矩形パターン記憶手段から読み出され
る複数データの中から、前記アドレス情報よりも高位の
アドレス情報を用いて所望のデータを選択的に抽出する
第１の選択手段と、前記複数の矩形パターン記憶手段か
ら読み出された複数データをパックトピクセル形式とな
るように再配置するパターンミキシング手段と、前記第
１の選択手段から出力されたデータと前記パターンミキ
シング手段から出力されたデータのいずれか一方を選択
出力する第２の選択手段とを具備する。
【０００８】また、第２の発明は、全体で２値パターン
描画データまたは各々でプレーン形式のマルチカラーパ
ターン描画データを記憶する複数のパターン記憶手段
と、前記各パターン記憶手段で記憶された２値パターン
描画データを合成する第１のデータ合成手段と、前記各
パターン記憶手段で記憶されたプレーン形式のマルチカ
ラーパターン描画データをパックトピクセル形式となる
ように再配置するパターンミキシング手段と、前記デー
タ合成手段の出力またはパターンミキシング手段の出力
のうちいずれか一方を選択する選択手段とを具備するこ
とを特徴とする。
描画データまたは各々でプレーン形式のマルチカラーパ
ターン描画データを記憶する複数のパターン記憶手段
と、前記各パターン記憶手段で記憶された２値パターン
描画データを合成する第１のデータ合成手段と、前記各
パターン記憶手段で記憶されたプレーン形式のマルチカ
ラーパターン描画データをパックトピクセル形式となる
ように再配置するパターンミキシング手段と、前記デー
タ合成手段の出力またはパターンミキシング手段の出力
のうちいずれか一方を選択する選択手段とを具備するこ
とを特徴とする。
【０００９】
【作用】本発明では、１つのアドレス情報を用いて同時
にアクセス可能な複数の矩形パターン記憶手段から読み
出された複数のデ−タの中から、さらに高位のアドレス
情報を用いて所望のデ−タを選択的に抽出しているの
で、複数の矩形パターン記憶手段全体を２値の矩形パタ
ーン座標に割り当てることが可能である。
にアクセス可能な複数の矩形パターン記憶手段から読み
出された複数のデ−タの中から、さらに高位のアドレス
情報を用いて所望のデ−タを選択的に抽出しているの
で、複数の矩形パターン記憶手段全体を２値の矩形パタ
ーン座標に割り当てることが可能である。
【００１０】また、同時にアクセス可能な複数の矩形パ
ターン記憶手段から読み出された複数のデ−タをパター
ンミキシング手段で合成再配置しているので、アドレス
制御を容易にして多色のマルチカラ−パタ−ンをパック
トピクセル形式で表現することができる。
ターン記憶手段から読み出された複数のデ−タをパター
ンミキシング手段で合成再配置しているので、アドレス
制御を容易にして多色のマルチカラ−パタ−ンをパック
トピクセル形式で表現することができる。
【００１１】そして、これら２つのデ−タ処理方法を用
いて読み出されたデ−タを選択的に用いることにより、
矩形パターン記憶手段を２値パターン描画とマルチカラ
ーパターン描画の両方に用いることができる。
いて読み出されたデ−タを選択的に用いることにより、
矩形パターン記憶手段を２値パターン描画とマルチカラ
ーパターン描画の両方に用いることができる。
【００１２】
【実施例】以下、本発明の実施例の詳細を図面に基づき
説明する。
説明する。
【００１３】図１は本発明の一実施例に係る画像処理装
置の構成を示すブロック図である。同図に示すパターン
ＲＡＭ・Ａ、パターンＲＡＭ・Ｂ，パターンＲＡＭ・
Ｃ、パターンＲＡＭ・Ｄは、それぞれ矩形パターンの記
憶回路であり、３２×３２ビットの容量を持つ。したが
って、これらのパターンＲＡＭ全体では６４×６４ビッ
トの容量を持つ。
置の構成を示すブロック図である。同図に示すパターン
ＲＡＭ・Ａ、パターンＲＡＭ・Ｂ，パターンＲＡＭ・
Ｃ、パターンＲＡＭ・Ｄは、それぞれ矩形パターンの記
憶回路であり、３２×３２ビットの容量を持つ。したが
って、これらのパターンＲＡＭ全体では６４×６４ビッ
トの容量を持つ。
【００１４】まず、これらパターンＲＡＭ・Ａ〜Ｄを６
４×６４画素の２値矩形パターン描画に用いる場合につ
いて説明する。
４×６４画素の２値矩形パターン描画に用いる場合につ
いて説明する。
【００１５】図２に示すように、この場合、まずパター
ンＲＡＭ・Ａ〜Ｄ各々のＹＡＤ（０：４）で指定される
行から３２ビットのデータがそれぞれ読み出される。
ンＲＡＭ・Ａ〜Ｄ各々のＹＡＤ（０：４）で指定される
行から３２ビットのデータがそれぞれ読み出される。
【００１６】ＹＡＤ（０：４）はＹＡＤ０〜ＹＡＤ４の
５ビットの信号が順に並んでいることを表す。他の信号
についても同様である。
５ビットの信号が順に並んでいることを表す。他の信号
についても同様である。
【００１７】そして、パターンＲＡＭ・Ａからの出力と
パターンＲＡＭ・Ｂからの出力が連結されて図３（ａ）
に示す１行６４ビットのデータとなり、パターンＲＡＭ
・Ｃからの出力とパターンＲＡＭ・Ｄからの出力も同様
に連結されて図３（ｂ）に示す６４ビットのデータとな
る。
パターンＲＡＭ・Ｂからの出力が連結されて図３（ａ）
に示す１行６４ビットのデータとなり、パターンＲＡＭ
・Ｃからの出力とパターンＲＡＭ・Ｄからの出力も同様
に連結されて図３（ｂ）に示す６４ビットのデータとな
る。
【００１８】これら連結されたデータは、それぞれ第１
のセレクタ１の端子Ａ、端子Ｂに入力される。
のセレクタ１の端子Ａ、端子Ｂに入力される。
【００１９】第１のセレクタ１では、Ｙ方向アドレスの
最上位ビットＹＡＤ５をセレクト信号に用い、ＹＡＤ５
＝０のとき端子Ａへの入力が、ＹＡＤ５＝１のとき端子
Ｂへの入力が選択出力される。
最上位ビットＹＡＤ５をセレクト信号に用い、ＹＡＤ５
＝０のとき端子Ａへの入力が、ＹＡＤ５＝１のとき端子
Ｂへの入力が選択出力される。
【００２０】６４ビットバレルシフタ２は、セレクタ１
からの６４ビットの出力に対して、Ｘ方向アドレスＸＡ
Ｄ（０：５）で指定されるビットが先頭に来るように循
環シフト処理を行う。
からの６４ビットの出力に対して、Ｘ方向アドレスＸＡ
Ｄ（０：５）で指定されるビットが先頭に来るように循
環シフト処理を行う。
【００２１】ここで、６４ビットバレルシフタ２の構成
を図４に示す。
を図４に示す。
【００２２】６４ビットバレルシフタ２は、６４ビット
２ＴＯ１セレクタを６段従属接続した構成となってい
る。シフト量は６ビットの信号Ｓ（０：６）で表され、
各ビットは、それぞれ初段から最終段の６４ビット２Ｔ
Ｏ１セレクタのセレクト信号として用いられる。セレク
ト信号Ｓｎ（ｎ＝０、．．．、６）が“１”のときセレ
クタの入力Ｂが選択される。すなわち、Ｓｎ＝１のとき
その６４ビット２ＴＯ１セレクタによってデ−タが２n
ビットだけシフトされる。したがって、６４ビット２Ｔ
Ｏ１セレクタを６段用いることによりＳｎの値に応じて
Σ（Ｓｎ・２n ）ビットだけシフトできることになる。
２ＴＯ１セレクタを６段従属接続した構成となってい
る。シフト量は６ビットの信号Ｓ（０：６）で表され、
各ビットは、それぞれ初段から最終段の６４ビット２Ｔ
Ｏ１セレクタのセレクト信号として用いられる。セレク
ト信号Ｓｎ（ｎ＝０、．．．、６）が“１”のときセレ
クタの入力Ｂが選択される。すなわち、Ｓｎ＝１のとき
その６４ビット２ＴＯ１セレクタによってデ−タが２n
ビットだけシフトされる。したがって、６４ビット２Ｔ
Ｏ１セレクタを６段用いることによりＳｎの値に応じて
Σ（Ｓｎ・２n ）ビットだけシフトできることになる。
【００２３】６４ビットバレルシフタ２からの出力は、
第２のセレクタ３の端子Ａに接続されている。
第２のセレクタ３の端子Ａに接続されている。
【００２４】６４×６４画素の矩形パターンを描画する
場合には、第２のセレクタ３の選択信号を“０”にし
て、端子Ａのデータを選択出力すればよい。
場合には、第２のセレクタ３の選択信号を“０”にし
て、端子Ａのデータを選択出力すればよい。
【００２５】結局、以上の構成により、パターン内Ｙ方
向アドレスＹＡＤ（０：５）およびＸ方向アドレスＸＡ
Ｄ（０：５）を用いて、パターンＲＡＭ・Ａ〜Ｄの全て
のビットは、図５に示すように６４×６４画素の矩形パ
ターン座標と１対１に対応できることになる。
向アドレスＹＡＤ（０：５）およびＸ方向アドレスＸＡ
Ｄ（０：５）を用いて、パターンＲＡＭ・Ａ〜Ｄの全て
のビットは、図５に示すように６４×６４画素の矩形パ
ターン座標と１対１に対応できることになる。
【００２６】次に、パターンＲＡＭ・Ａ〜Ｄを１画素ｍ
ビットのマルチカラーパターン描画に用いる場合につい
て説明する。
ビットのマルチカラーパターン描画に用いる場合につい
て説明する。
【００２７】図２に示したように、パターンＲＡＭ・Ａ
〜Ｄ各々のＹＡＤ（０：４）で指定される行から３２ビ
ットのデータが読み出され、これら各データはそれぞれ
３２ビットバレルシフタ４ａ〜４ｄに入力される。
〜Ｄ各々のＹＡＤ（０：４）で指定される行から３２ビ
ットのデータが読み出され、これら各データはそれぞれ
３２ビットバレルシフタ４ａ〜４ｄに入力される。
【００２８】そして、それぞれの３２ビットバレルシフ
タ４ａ〜４ｄにおいて、ＸＡＤ（０：４）で指定される
ビットが先頭に来るように循環シフトされ、プレーンミ
キシング回路５に入力される。
タ４ａ〜４ｄにおいて、ＸＡＤ（０：４）で指定される
ビットが先頭に来るように循環シフトされ、プレーンミ
キシング回路５に入力される。
【００２９】３２ビットバレルシフタ４ａ〜４ｄの原理
は、図４に示した６４ビットバレルシフタ２と同様であ
り、その構成を図６に示す。
は、図４に示した６４ビットバレルシフタ２と同様であ
り、その構成を図６に示す。
【００３０】また、プレーンミキシング回路５の構成
は、図７に示す通りである。
は、図７に示す通りである。
【００３１】同図に示す入力信号Ａ（００：３１）、Ｂ
（００：３１）、Ｃ（００：３１）、Ｄ（００：３１）
は、それぞれパターンＲＡＭ・Ａ〜Ｄから読み出された
データであることを示す。
（００：３１）、Ｃ（００：３１）、Ｄ（００：３１）
は、それぞれパターンＲＡＭ・Ａ〜Ｄから読み出された
データであることを示す。
【００３２】プレーンミキシング回路５は、１画素あた
りのビット数を表すプレーン数情報に応じて、ｍビット
／画素であれば、ｍ個の入力データを図８に示す方法で
再配置したものをセレクタ（６４ビット４ＴＯ１）５１
により選択出力する。
りのビット数を表すプレーン数情報に応じて、ｍビット
／画素であれば、ｍ個の入力データを図８に示す方法で
再配置したものをセレクタ（６４ビット４ＴＯ１）５１
により選択出力する。
【００３３】セレクタ５１に入力されるプレーン数情報
ＰＬＮは２ビットからなり、 ＰＬＮ＝ｍ−１ のとき、ｍビット／画素のマルチカラーを扱うことを表
す。
ＰＬＮは２ビットからなり、 ＰＬＮ＝ｍ−１ のとき、ｍビット／画素のマルチカラーを扱うことを表
す。
【００３４】ただし、ＰＬＮ＝０（ｍ＝１）のときは、
アクティブプレーン情報ＡＣＴに応じてパターンＲＡＭ
・Ａ〜Ｄのいずれか１つをセレクタ（３２ビット４ＴＯ
１）５２により選択したものを出力する。
アクティブプレーン情報ＡＣＴに応じてパターンＲＡＭ
・Ａ〜Ｄのいずれか１つをセレクタ（３２ビット４ＴＯ
１）５２により選択したものを出力する。
【００３５】すなわち、カラー処理の中の特殊な場合と
して、１プレーンのみを用いる場合には、４つのパター
ンＲＡＭ・Ａ〜Ｄのうち任意の１つを用いることができ
る。ここで、セレクタ５１の構成を図９に示す。
して、１プレーンのみを用いる場合には、４つのパター
ンＲＡＭ・Ａ〜Ｄのうち任意の１つを用いることができ
る。ここで、セレクタ５１の構成を図９に示す。
【００３６】同図に示すように、セレクタ５１は、６４
個の１ビット４ＴＯ１セレクタから構成されている。
個の１ビット４ＴＯ１セレクタから構成されている。
【００３７】図中、セレクタ５１の中のLSB 側５ビット
のみが記してあり、残りについては省略してある。
のみが記してあり、残りについては省略してある。
【００３８】また、各ビットセレクタの入力端Ａには、
図７における信号ＡＰ（００：３１）、ＡＰ（００：３
１）が順番に接続されている。
図７における信号ＡＰ（００：３１）、ＡＰ（００：３
１）が順番に接続されている。
【００３９】さらに、入力端Ｂ、Ｃ、Ｄには、それぞれ
図８に示したＭＩＸ２、ＭＩＸ３、ＭＩＸ４、の内容が
順番に接続されている。なお、ＭＩＸ２、ＭＩＸ３、Ｍ
ＩＸ４は、それぞれパターンＲＡＭ・Ａ、Ｂの２プレー
ン、Ａ、Ｂ，Ｃの２プレーン、Ａ、Ｂ，Ｃ、Ｄの４プレ
ーンを用いたパックトピクセルデータである。
図８に示したＭＩＸ２、ＭＩＸ３、ＭＩＸ４、の内容が
順番に接続されている。なお、ＭＩＸ２、ＭＩＸ３、Ｍ
ＩＸ４は、それぞれパターンＲＡＭ・Ａ、Ｂの２プレー
ン、Ａ、Ｂ，Ｃの２プレーン、Ａ、Ｂ，Ｃ、Ｄの４プレ
ーンを用いたパックトピクセルデータである。
【００４０】また、各１ビット４ＴＯ１セレクタのセレ
クト信号は、全て共通で、２ビットからなるプレーン数
情報ＰＬＮ（０：１）である。
クト信号は、全て共通で、２ビットからなるプレーン数
情報ＰＬＮ（０：１）である。
【００４１】そして、ＰＬＮ＝０のときは、全ての１ビ
ット４ＴＯ１セレクタは、入力端Ａの信号を選択出力す
る。同様にＰＬＮ＝１のときは、入力端Ｂ、ＰＬＮ＝２
のときは、入力端Ｃ、ＰＬＮ＝３のときは、入力端Ｄの
信号を選択出力する。
ット４ＴＯ１セレクタは、入力端Ａの信号を選択出力す
る。同様にＰＬＮ＝１のときは、入力端Ｂ、ＰＬＮ＝２
のときは、入力端Ｃ、ＰＬＮ＝３のときは、入力端Ｄの
信号を選択出力する。
【００４２】このように構成されたプレーンミキシング
回路５からの出力は、図１に示したの第２のセレクタ３
の端子Ｂに入力される。
回路５からの出力は、図１に示したの第２のセレクタ３
の端子Ｂに入力される。
【００４３】そして、第２のセレクタ３に入力される選
択信号を“１”にすれば、第２のセレクタ３から端子Ｂ
のデータが出力される。
択信号を“１”にすれば、第２のセレクタ３から端子Ｂ
のデータが出力される。
【００４４】以上のようにしてプレーンミキシング回路
５により複数プレーンのパターンＲＡＭを合成してマル
チカラーパターン描画を行った際の、画像メモリ上にパ
ターンデータが配置されている様子を図１０に示す。
５により複数プレーンのパターンＲＡＭを合成してマル
チカラーパターン描画を行った際の、画像メモリ上にパ
ターンデータが配置されている様子を図１０に示す。
【００４５】図１０における１画素を表すデータは、パ
ターンＲＡＭの各プレーンから読み出されたビットを１
ビットずつ寄せ集めたパックトピクセル形式のフォーマ
ットになる。
ターンＲＡＭの各プレーンから読み出されたビットを１
ビットずつ寄せ集めたパックトピクセル形式のフォーマ
ットになる。
【００４６】かくして、本実施例の画像処理装置では、
１つのアドレス情報ＹＡＤ（０：４）を用いて同時にア
クセス可能な４個のパタ−ンＲＡＭ・Ａ〜Ｄから読み出
された４個のデ−タの中から、さらに高位のアドレス情
報ＹＡＤ５を用いて所望のデ−タを選択的に抽出するこ
とにより、４個のパタ−ンＲＡＭ・Ａ〜Ｄ全体を２値の
矩形パターン座標に割り当てることが可能である。
１つのアドレス情報ＹＡＤ（０：４）を用いて同時にア
クセス可能な４個のパタ−ンＲＡＭ・Ａ〜Ｄから読み出
された４個のデ−タの中から、さらに高位のアドレス情
報ＹＡＤ５を用いて所望のデ−タを選択的に抽出するこ
とにより、４個のパタ−ンＲＡＭ・Ａ〜Ｄ全体を２値の
矩形パターン座標に割り当てることが可能である。
【００４７】また、同時にアクセス可能な４個のパタ−
ンＲＡＭ・Ａ〜Ｄから読み出された４個のデ−タをパタ
−ンミキシング回路５で合成再配置することにより、ア
ドレス制御を容易にして２4 色のマルチカラ−パタ−ン
をバックドピクセル形式で表現することができる。
ンＲＡＭ・Ａ〜Ｄから読み出された４個のデ−タをパタ
−ンミキシング回路５で合成再配置することにより、ア
ドレス制御を容易にして２4 色のマルチカラ−パタ−ン
をバックドピクセル形式で表現することができる。
【００４８】そして、これら２つのデ−タ処理方法を用
いて読み出されたデ−タを選択的に用いることにより、
パターンＲＡＭ・Ａ〜Ｄを２値パターン描画とマルチカ
ラーパターン描画の両方に用いることができる。
いて読み出されたデ−タを選択的に用いることにより、
パターンＲＡＭ・Ａ〜Ｄを２値パターン描画とマルチカ
ラーパターン描画の両方に用いることができる。
【００４９】なお、本発明は、上述した実施例に限定さ
れない。
れない。
【００５０】例えば、パターンＲＡＭの数は複数であれ
ばいくつであっても構わない。
ばいくつであっても構わない。
【００５１】
【発明の効果】以上説明したようにに本発明の画像処理
装置によれば、１つのアドレス情報を用いて同時にアク
セス可能な複数の矩形パターン記憶手段から読み出され
た複数のデ−タの中から、さらに高位のアドレス情報を
用いて所望のデ−タを選択的に抽出し、また同時にアク
セス可能な複数の矩形パターン記憶手段から読み出され
た複数のデ−タをパターンミキシング手段で合成再配置
し、かつこれら２つのデ−タ処理方法を用いて読み出さ
れたデ−タを選択的に用いているので、２値画像および
カラー画像の両方を取り扱うことができ、しかもアドレ
ス制御が容易である。
装置によれば、１つのアドレス情報を用いて同時にアク
セス可能な複数の矩形パターン記憶手段から読み出され
た複数のデ−タの中から、さらに高位のアドレス情報を
用いて所望のデ−タを選択的に抽出し、また同時にアク
セス可能な複数の矩形パターン記憶手段から読み出され
た複数のデ−タをパターンミキシング手段で合成再配置
し、かつこれら２つのデ−タ処理方法を用いて読み出さ
れたデ−タを選択的に用いているので、２値画像および
カラー画像の両方を取り扱うことができ、しかもアドレ
ス制御が容易である。
【図１】本発明の一実施例に係る画像処理装置の構成を
示すブロック図である。
示すブロック図である。
【図２】本発明の一実施例に係る画像処理装置におい
て、各パターンＲＡＭとアドレス情報の関係を説明する
図である。
て、各パターンＲＡＭとアドレス情報の関係を説明する
図である。
【図３】図１に示す第１のセレクタへの入力データを示
す図である。
す図である。
【図４】図１に示す６４ビットバレルシフタの構成を示
すブロック図である。
すブロック図である。
【図５】図１に示す全パターンＲＡＭを２値パターン描
画に用いるときのアドレス情報との対応関係を示す図で
ある。
画に用いるときのアドレス情報との対応関係を示す図で
ある。
【図６】図１に示す３２ビットバレルシフタの構成を示
すブロック図である。
すブロック図である。
【図７】図１に示すプレーンミキシング回路の構成を示
すブロック図である。
すブロック図である。
【図８】図１に示すプレーンミキシング回路によるデー
タの再配置方法を説明するための図である。。
タの再配置方法を説明するための図である。。
【図９】図７に示すセレクタの構成を示すブロック図で
ある。
ある。
【図１０】本発明の一実施例に係る画像処理装置におい
て、マルチカラーパターンデータが画像メモリ上に展開
されたときの状態を示す図である。
て、マルチカラーパターンデータが画像メモリ上に展開
されたときの状態を示す図である。
Ａ〜Ｄ…パターンＲＡＭ、１…第１のセレクタ、２…６
４ビットバレルシフタ、３…第２のセレクタ、４ａ〜４
ｄ…３２ビットバレルシフタ、５…プレーンミキシング
回路。
４ビットバレルシフタ、３…第２のセレクタ、４ａ〜４
ｄ…３２ビットバレルシフタ、５…プレーンミキシング
回路。
Claims (2)
- 【請求項１】 矩形パターンを描画する画像処理装置に
おいて、 １つのアドレス情報を用いて同時にアクセス可能な複数
の矩形パターン記憶手段と、 これら複数の矩形パターン記憶手段から読み出される複
数データの中から、前記アドレス情報よりも高位のアド
レス情報を用いて所望のデータを選択的に抽出する第１
の選択手段と、 前記複数の矩形パターン記憶手段から読み出された複数
データをパックトピクセル形式となるように再配置する
パターンミキシング手段と、 前記第１の選択手段から出力されたデータと前記パター
ンミキシング手段から出力されたデータのいずれか一方
を選択出力する第２の選択手段とを具備することを特徴
とする画像処理装置。 - 【請求項２】 全体で２値パターン描画データまたは各
々でプレーン形式のマルチカラーパターン描画データを
記憶する複数のパターン記憶手段と、 前記各パターン記憶手段で記憶された２値パターン描画
データを合成する第１のデータ合成手段と、 前記各パターン記憶手段で記憶されたプレーン形式のマ
ルチカラーパターン描画データをパックトピクセル形式
となるように再配置するパターンミキシング手段と、 前記データ合成手段の出力またはパターンミキシング手
段の出力のうちいずれか一方を選択する選択手段とを具
備することを特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063807A JPH05265442A (ja) | 1992-03-19 | 1992-03-19 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063807A JPH05265442A (ja) | 1992-03-19 | 1992-03-19 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05265442A true JPH05265442A (ja) | 1993-10-15 |
Family
ID=13240018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4063807A Withdrawn JPH05265442A (ja) | 1992-03-19 | 1992-03-19 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05265442A (ja) |
-
1992
- 1992-03-19 JP JP4063807A patent/JPH05265442A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |