JPS608510B2

JPS608510B2 - ビットパタ−ンの変換装置

Info

Publication number: JPS608510B2
Application number: JP54135659A
Authority: JP
Inventors: 顕御手洗
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1979-10-18
Filing date: 1979-10-18
Publication date: 1985-03-04
Also published as: JPS5659348A

Description

【発明の詳細な説明】本発明は、表示すべき文字、記号、図形などの各キャラ
クタに対応したビットパターンを、多数のビットを有す
るマトリクスから少数のビットを有するマトリクスに適
合するように、いわゆる圧縮をして、変換する方式に関
する。

ビット数の多いマトリクスを用いると、表示される字体
が美しくなり読み易くなるけれども、キャラクタを小さ
く表示するには、陰極線管やドットプリンタなどの構造
上、ビット数の少ないマトリクスを用いざるを得ない。

先行技術では、キャラクタゼネレータに、異なるビット
数のマトリクス毎のビットパターンをそれぞれストアし
ておき、表示すべきキャラクタの大きさに応じて各ビッ
トパターンを使い分けている。したがってキヤラクタゼ
ネレータの容量が大きくなる。このような問題を解決す
る他の先行技術は、たとえば椿粥昭５１−１２２３２８
に示されているようにｍ行ｎ列のドットマトリックスよ
り構成される文字パターンをｍｌ行ｎｌ列のドットマト
リックスより構成される文字パターンに変換する装置に
おいて、変換前の行数ｍと変換後の行数ｍｌとの最４・
公倍数をＭ、変換前の列数ｎと変換後の列数ｎｌとの最
小公倍数をＮとして、ｍ行ｎ列のドットマトリックスの
１ドットをＭ／ｍ行Ｎ／ｎ列のドットマトリックスに細
分割して記憶するＭ×Ｎ文字記憶部と、該Ｍ／Ｎ文字記
憶部内のＭ行Ｎ列のドットマトリックスの行及び列をＭ
／ｍＩＮノｎｌドットずつに等分割し、Ｍ／ｍｌ行Ｎ／
ｎｌ列のドットマトリックスを１単位として、この単位
中に存在する黒ドット数が予め定められた数より多い場
合に黒、そうでない時には白の単位と判定する黒白決定
部と、この単位を１ドットとみなしてｍｌ行ｎｌ列のド
ットマトリックスを構成するｍｌ×ｎｌ文字記憶部とを
具備する。

このような先行技術は、前記１単位内の黒ドット数の数
を計数して、その値が予め定めた数より多い場合に黒と
するものである。

したがって、本発明に関連して後述するような横線およ
び縦線が消失する可能性が大きいという大きな問題があ
る。したがってこの先行技術では、忠実なビットパター
ンの変換を行なうことができない。本発明の目的は、ビ
ットパターンをより少数のビットから成るマトリックス
に適合するように、忠実に変換することを可能にした装
置を実現することである。

本発明は、Ｐ行Ｐ列のマトリクスである被変換ビットパ
ターンから圧縮されたｑ行ｑ列のマトリクスである変換
ビットパターンを得るビットパターン変換装置であり、
ここで値Ｐは、たとえば後述の実施例では２４であり、
値ｑは１６である。

メモリー，２３は、たとえばキヤラクタゼネレータであ
り、前記Ｐ行Ｐ列のマトリクスである被変換ビットパタ
ーンをストアしている。この被変換ビットパターンのス
トア内容に基づき、値Ｐ，ｑの最小公倍数Ｒを得る。こ
の値Ｒは、たとえば後述の実施例では、４８である。こ
の最小公倍数Ｒに基づいて、Ｒ行Ｒ列の拡大ビットパタ
ーンを得る。そこで、この拡大ビットパターンから、Ｒ
／ｑ行Ｒ／ｑ列のマトリクスであるビット区画Ａ，Ｂ，
Ｃ，Ｄ（第２図参照）を抽出する。値Ｒ／ｑは、たとえ
ば昼帯＝３である。

ビット区画Ａ，Ｂ，Ｃ，Ｄにおける論理配列状態が、第
４図〜第７図に示された予め定めた論理配列状態である
かを判断する。この各予め定めた論理配列状態は、個別
的に論理値「１」または「０」に対応している。こうし
てビット区画Ａ，Ｂ，Ｃ，Ｄを、論理値に変換し、ｑ行
ｑ列として表示手段１０，３２に表示する。以下に詳述
する本発明の一実施例では、第１図に示す縦２４ビット
×横２４ビット（このような表現をするために、以下、
２４×２４と略記する）のマトリクスにおいて表示され
るキヤラクタのビットパターンが、１６×１６のマトリ
クスに適合するように変換される。

この場合、縦の列または横の行のビット数に着目すると
、（１６／２４）＝２／３にピツトパターンが圧縮され
ることが判る。そこで本発明に従えば、先ず、２４×２
４のマトリクスにおけるビットパターンを、縦および横
のどット数が２倍の４８×４８のマトリクスにおけるビ
ットパターンに、仮想上「一旦いわば拡大して変換する
。その後、４８×４８のマトリクスにおけるビットパタ
ーンを、縦および横のビット数が１／３である。１６×
１６のマトリクスにおけるビットパターンに変換する。

こうして結果的に２４×２４のマトリクスのビットパタ
ーンが１６×１６のマトリクスに表示されることになる
。第２図は、第１図の２４×２４のマトリクスにおける
相互に近接した縦３ビット×横３ビットをとり出して、
４８×４８のマトリクスの一部を構成するようにした状
態を示す。

ビットｉ（ｎ，ｍ）は、第１図における２４×２４のマ
トリクスのビット１（ｎ，ｍ）を４８×４８のマトリク
スが得られるように変換したビットであり、ここでｎは
行の番号を表わし、ｍは列の番号を表わし、ｎ＝１，２
，…，２４であり、また同様にｍ＝１，２，…，２４で
ある。単一のビット１（ｎ，ｍ）の対応する位置に、４
つのビットｉ（ｎ，ｍ）が配置される。第２図の６×６
のマトリクス部分を、縦および横のビット数が１／３と
なるように圧縮すると、４つのビットＡ，Ｂ，Ｃ，Ｄか
ら成る２×２のマトリクス部分が形成される。この２×
２のマトリクス部分を単位として、目的とする１６×１
６のマトリクスが得られる。具体的に述べると、第１図
の２４×２４のマトリクスにおいて、１（１，１），１
（１，２），１（１，３），１（２，１），１（２，２
），１（２，３），１（３，１）、１（３，２），１（
３，３），の合計９ビットから、第２図のようにして４
ビットＡ，Ｂ，Ｃ，Ｄのマトリクス部分を形成する。以
下同様にして、１（４，１），１（４，２），１（４，
３），１（５，１），１（５，２），１（５，３），１
（６，１），１（６，２），１（６，３），から４ビッ
トのマトリクス部分を形成する。また１（２２，２２）
，１（２２，２３），１（２２，２４），１（２３，２
２），１（２３，２３），１（２３，２４），１（２４
，２２），１（２４，２３），１（２４，２４）から４
ビットのマトリクス部分を形成する。このようにして得
られた４ビットのマトリクス部分を、２４×２４のマト
リクスの各ビット位置に対応して配置することによって
１６×１６のマトリクスが形成される。第３図を参照す
ると、第２図の各ビットＡ〜Ｄを形成する４８×４８の
マトリクスにおけるビットＰＩ〜Ｐ９が示される。

各ビットＡ〜○が論理「１」であるから論理「０」であ
るかを判別するための以下の説明のために、ビットＰＩ
〜Ｐ９が用いられる。第４図は、ビットＡにおいて形成
されうるビットＰＩ〜Ｐ９によるビットパターンを示す
。

また第５図、第６図および第７図は、ビットＢ、ビット
ＣおよびビットＤにおいてそれぞれ形成されうるビット
パターンを示す。これらの図において、ビットＰＩ〜Ｐ
９の斜線部分は論理「１」を示し、残余の白い部分は論
理「０」を示す。第４図１〜第４図１２に示すビットパ
ターンのときは、ビットＡが論理「１」と判別され、第
４図１３〜第４図１５に示すビットパターンのときはビ
ットＡが論理「０」と判別される。このうち、第４図１
〜第４図８では、少なくともビットＰ１，Ｐ２，Ｐ４，
Ｐ５すなわち第２図のビットｉ（ｎ，ｍ）が論理「１」
であることに注目されたい。ビットＡが論理「１」であ
る第４図９および第４図１０では、少なくともビットＰ
３，Ｐ６，Ｐ７，Ｐ８が論理「１」であり、換言すると
、第２図の少なくともビットｉ（ｎ，ｍ十１）およびビ
ットｉ（ｎ十１，ｍ）が同時に論理「１」である。２４
×２４のマトリクスにおいて縦線を表示するために第２
図のビットｉ（ｎ，ｍ＋１），ｉ（ｎ十１，ｍ＋１），
ｉ（ｎ十２，ｍ＋１）が論理「１」である場合、本件実
施例では１６×１６のマトリクスのためのビットＡおよ
びビットＣを論理「１」とし、残余のビットＢおよびビ
ットＤを論理「０」とする。

したがって第４図１１に示されるビットＡのパターンは
論理「１」と判別され、第６図４に示されるビットＣの
パターンもまた論理「１」である。これに対して、第５
図５に示されるビットＢのパターンは論理「０」と判別
され、ビットＤのパターンを示す第７図３は論理「０」
と判別される。２４×２４のマトリクスにおいて横線を
表示するために第２図のビットｉ（ｎ十１，ｍ），ｉ（
ｎ＋１，ｍ十１，ｉ（ｎ＋１，ｍ＋２）が論理「１」で
ある場合、本件実施例では１６×１６のマトリクスのた
めのビットＡ，Ｂを論理「１」とし、ビットＣ，Ｄを論
理「０」とする。

したがってビットＡはそのパターンが第４図１２のとき
論理「１」と判別され、ビットＢはパターンが第５図４
のとき論理「１」と判別される。またビットＣ，Ｄのパ
ターンが第６図５および第７図４のとき、ビットＣ，Ｄ
は論理「０」と判別される。ビットＢにおいて、第５図
１および第５図２に示すように、そのビットＢを構成す
る少なくともビットＰ１，Ｐ４，Ｐ８，Ｐ９（第３図参
照）が論理「１」であるとき、すなわち第２図の少なく
ともビットｉ（ｎ，ｍ＋１），ｉ（ｎ＋１，ｍ＋２）が
論理「１」であるとき、ビットＢは論理「１」と判別さ
れる。

少なくともビットｉ（ｎ，ｍ十２）が論理「１」となっ
た第５図３のとき、ビットＢは論理ｒｌ」と判別される
。ビットＣにおいて、第６図１および第６図２のように
、少なくともビットｉ（ｎ＋１，ｍ），ｉ（ｎ＋２，ｍ
＋１）が論理「１」のとき、ビットＣは論理「１」と判
別される。

また、第６図３のように、少なくともビットｉ（ｎ＋２
，ｍ）が論理「１」のとき、ビットＣは論理「ＩＪ判別
される。ビットＤにおいて、第７図１のように、少なく
ともビットｉ（ｎ＋１，ｍ＋２），ｉ（ｎ＋２，ｍ＋１
）が論理「１」のとき、ビットＤは論理「１」と判別さ
れる。

また、第７図２のように、少なくともビットｉ（ｎ十２
，ｍ＋２）が論理「１」のとき、ビットＤは論理「１」
と判別される。第８図は、２４×２４のマトリクスにお
けるビットパターンを変換して１６×１６のマトリクス
に表示するための本発明の一実施例のブロック図である
。

キヤラクタゼネレータ１は、不揮発性メモリによって構
成され、アドレス回路２によって指定されたアドレスに
ストアされている２４×２４のアトリクスにおけるビッ
トパターンを２４ビットのバッファメモリ４，５，６に
出力する。制御回路３はアドレス回路２およびバッファ
メモリ４，５，６の動作を制御する。先ず、バッファメ
モリ４には、キャラクタゼネレータ１からの出力のうち
、第１図に示される２４×２４のマトリクスにおける第
１行目の２４のビット１（１，１），１（１，２），Ｆ
（１，３），．・・，１（１，２４）がストアされる。

同様にして、バッファメモリ５には、第２行目の２４ビ
ット１（２，１），１（２，２），１（２，３），．・
・，１（２，２４）がストアされる。さらにバッファメ
モリ６には、第３行目の２４ビット１（３，１），１（
３，２），１（３，３），…，１（３，２４）がストア
される。判別回路７は、これら３行が成るビットの組合
せから、第４図〜第７図に関連して説明した判別動作を
行ない、２４×２４のマトリクスにおける第１行〜第３
行のビットパターンを１６×１６のマトリクスのビット
パターンに変換する。判別回路７からの出力は、第２図
のビットＡ，Ｂを含む行と、ビットＣ，Ｄを含むもう１
つの行の合計２行であり、各行は１６ビットである。判
別回路７からの出力のうち、一方の行のビットを表わす
信号は１６ビットの出力バッファ８を介して、また他方
の行のビットを表わす信号はもう１つの１６ビットの出
力バッファ９を介して、６×６のマトリクスを有する表
示装置１０に入力されて表示される。次に、制御回路３
の働きによって、キャラクタゼネレータ１からバツフア
メモリ４には、２４×２４のマトリクスにおける第４行
目の２４ビット１（４，１），１（４，２），・・・１
（４，２４）が移送される。バッファメモリ５には第５
行目の２４ビット１（５，１），１（５，２），・・・
，１（５，２４）がストアされ、同様にしてバッファメ
モリ６には第６行目の２４ビット１（６，１），１（６
，２），・・・１（６，２４）がストアされる。この各
行が２４ビットから成る３行分のビットは、判別回路７
によって、各行が１６ビットから成る２行分のビットに
変換される。このようにして、キャラクタゼネレータ１
からバッファメモリ４には、２４×２４のマトリクスに
おける各行が２４ビットである第１，４．７，１０，１
３１０１９２２行目のビットがビット直列に１行
毎に移送されてストアされる。バッファメモリ５には、
第２，５，８，１１，１４，１７，２０，２３；目のビ
ットが直列にキャラクタゼネレータ１から移送されて１
行毎にストアされる。バッファメモリ６には、第３，６
，９，１２，１５，１８２１，２４行目のビットが直列
にキャラクタゼネレータ１から移送されて１行毎にスト
アされる。判別回路７では、２４×２４のマトリクスに
おけるこれら３行毎のビットが同時に判別され、１６×
１６のマトリクスのために２行分のビットが各行におい
て並列に得られて出力バッファ８，９にそれぞれ与えら
れる。第９図は判別回路７の具体的なブロック図である
。

バッファメモリ４，５，６の出力端子ＲＩ〜Ｒ２４，Ｓ
Ｉ〜Ｓ２４，ＴＩ〜Ｔ２４からは２４×２４のマトリク
スの順次的な３行毎に一斉に、かつ１行分のビットが並
列に、判別回路７に与えられる。第９Ａ図の回路部分は
、第２図の１６×１６のマトリクスのビットＡ，Ｂを含
む行を形成するためのものであり、第９Ｂ図の回路部分
は、ビットＣ，Ｄを含むもう１つの行を形成するための
ものである。第９Ａ図を参照して、ビットＡを形成する
ための８個の同一構成を有する圧縮回路７１Ａ〜７８Ａ
と、ビットＢを形成するための８つの同一構成を有する
圧縮回路７１Ｂ〜７８８とが示される。

圧縮回路７１Ａにおいて、バッファメモリ４の出力端子
ＲＩからの信号はＯＲゲート１１を介して出力バッフ
ァ８の入力端子ＵＩに与えられる。この世力端子ＲＩか
らの信号は、第２図のビットｉ（ｎ，ｍ）に対応してお
り、したがってこの信号が論理「１」のとき、第４図１
〜第４図８のビットパターンから成るビットＡが論理「
１」と判別されることになる。ＡＮＤゲート１２には、
バッファメモリ４の出力端子Ｒ２と、バッファメモリ５
の出力端子３２とからの信号が入力される。出力端子Ｒ
２からの信号は、第２図のビットｉ（ｎ，ｍ＋１）に対
応しており、また出力端子Ｓ２からの信号は第２図のビ
ットｉ（ｎ＋１，ｍ十１）に対応している。したがって
ＡＮＤゲート１２からＯＲゲート１１を介して出力バッ
ファ８の入力端子ＵＩに与えられる信号は、第４図１１
のビットパターンを判別することになる。ＡＮＤゲ−ト
１３には、出力端子Ｒ２からのビットｉ（ｎ，ｍ＋１）
を表わす信号と、出力端子Ｓ２からのビットｉ（ｎ十１
，ｍ）を表わす信号とが与えられる。こうして、ＡＮＤ
ゲート１３からＯＲゲート１１を介して出力される信
号は、第４図９および第４図１０のビットパターンを判
別することになる。ＡＮＤゲート１４は・出力端子Ｓ１
，Ｓ２からのビットｉ（ｎ十１，ｍ），ｉ（ｎ＋１，ｍ
＋１）を表わす信号を受信して、第４図１２のビットパ
ターンを判別してＯＲゲート１１に出力する。残余の
圧縮回路７２Ａ〜７８Ａも同様にして、２４×２４のマ
トリクスにおける順次的な３つの行のうちの最初のすな
わち第１行目および第２行目の２行分のビットパターン
から、１６×１６のマトリクスのビットＡを判別する。
圧縮回路７１Ｂにおいて、ＯＲゲート１５には出力端子
Ｒ３からのビットｉ（ｎ，ｍ十２）を表わす信号が入
力され、そのＯＲゲート１５の出力は出力バッファ８の
入力端子Ｕ２に与えられる。

これによって第５図３のビットパターンがビットＢの論
理「１」として判別されることになる。ＡＮＤゲート１
６には、出力端子Ｒ２からのビットｉ（ｎ，ｍ＋１）を
表わす信号と、出力端子Ｓ３からのビットｉ（ｎ＋１，
ｍ＋２）を表わす信号とが入力され、第５図１および第
５図２のビットパターンが判別される。ＡＮＤゲート１
６の出力はＯＲゲート１５に入力される。ＡＮＤゲート
１７には、ビットｉ（ｎ十１，ｍ＋１）を表わす出力端
子Ｓ２からの出力と、ビットｉ（ｎ＋１，ｍ十２）を表
わす出力端子Ｓ３からの出力とが与えられ、第５図４の
ビットパターンが判別され、ＣＲゲート１５に与えられ
る。残余の圧縮回路７２８〜７８Ｂも同様にしてビット
Ｂの判別を行なつ。第９Ｂ図を参照して、ビットＣを形
成するための８つの同一構造を有する圧縮回路７１Ｃ〜
７８Ｃと、ビットＤを形成するための８つの同一構造を
有する圧縮回路７１Ｄ〜７８Ｄとが示される。

圧縮回路７１Ｃにおいて、ＯＲゲート１８にはバッファ
メモリ６の出力端子ＴＩからのビットｉ（ｎ十２，ｍ）
を表わす信号が与えられ、これによって第６図３のビッ
トパターンからビットＣの判別が行なわれる。そのＯＲ
ゲート１８の出力は出力バッファ９の入力端子ＶＩに与
えられる。ＡＮＤゲート１９には、出力端子ＳＩからの
ビットｉ（ｎ＋１，ｍ）を表わす信号と、出力端子Ｔ２
からのビットｉ（ｎ＋２，ｍ＋１）を表わす信号とが入
力され、これによって第６図１および第６図２の判別が
行なわれる。ＡＮＤゲート１９の出力はＯＲゲート１８
に与えられる。ＡＮＤゲート２０には、出力端子Ｓ２か
らのビットｉ（ｎ十１，ｍ＋１）を表わす信号と、出力
端子Ｔ２からのビットｉ（ｎ＋２，ｍ＋１）を表わす信
号が与えられて、第６図４のビットパターンの判別が行
なわれる。ＡＮＤゲート２０の出力はＯＲゲート１８に
入力される。残余の圧縮回離７２Ｃ〜７８Ｃも同様にし
て、２４×２４のマトリクスにおける順次的な３つの行
のうちの最後のすなわち第２行目および第３行目の２行
分のビットパターンから、１６×１６のマトリクスのビ
ットＣを得る。圧縮回路７１Ｄにおいて、ＯＲゲート２
１には、第７図２のビットパターンからビットＤを判別
するために出力端子Ｔ３からビットｉ（ｎ＋２，ｍ十２
）を表わす信号が与えられる。

このＯＲゲート２１の出力は、出力バッファ９の入力端
子Ｖ２に与えられる。ＡＮＤゲート２２には、出力端子
Ｓ３からのビットｉ（ｎ＋１，ｍ＋２）を表わす信号と
、出力端子Ｔ２からのビットｉ（ｎ＋２，ｍ＋１）を表
わす信号とが与えられ、第７図１のビットパターンが判
別される。ＡＮＤゲート２２の出力は、ＯＲゲート２１
に与えられる。残余の圧縮回路７２Ｄ〜７８Ｄも同様に
してビットＤの判別を行なう。第１０図は本発明の他の
実施例のブロック図である。

キヤラクタゼネレータ２３には、２４×２４のマトリク
スにおけるビットパターンがストアされており、そのキ
ャラクタゼネレータ２３は、文字信号に応答する制御回
路２４から出力によって、その文字信号に対応したビッ
トパターンを２４ビットのバッファメモリ２５，２６に
１行分のビット毎に与える。バッファメモリ２５には、
先ず、第１行目の２４ビットがストアされ、もう１つの
バッファメモリ２６には、同時に、第２行目の２４ビッ
トがストアされる。これらのバッファメモリ２５．２６
の各ストア内容は、拡大回路２７によって、第２図のよ
うに４８×４８のマトリクスに適合するようにビット数
が２＝４倍にいわば拡大される。拡大回路２７からの各
行毎の拡大されたビットは、４８ビットのバツフアメモ
リ２８，２９にストアされて判別回路３０１こ与えられ
る。判別回路３０は、２４×２４のマトリクスの第１行
目のビットと第２行目のビットに対応したバッファメモ
リ２８，２９からの出力を受信して、第２図の１６×１
６のマトリクスのためのビットＡ，Ｂを含む行を形成す
る。判別回路３０からの１６×１６のマトリクスに表示
されるべきビットパターンは、出力バッファ３１を介し
て表示装置３２に与えられる。次に、制御回路の働きに
よって、バッファメモリ２５にはキヤラクタゼネレータ
２３から２４×２４のマトリクスの第３行目の２４ビッ
トをストアし、このときバッファメモリ２６には前述の
第２行目のビットがストアされたままである。こうして
、拡大回路２７および判別回路３川こよって、第２図の
ビットＣ，Ｄを判別する。そこで制御回路２４の働きに
よって、キャラクタゼネレータ２３からバツフアメモリ
２５，２６には第４行目および第５行目の２４ビットが
それぞれストアされる。

そのため１６×１６のマトリクスのためのビットＡ，Ｂ
を含む行が形成される。次にバッファメモリ２６には第
５行目の２４ビットをストアしたままで、バッファメモ
リ２５に第６行目の２４ビットをストアする。これによ
って１６×１６のマトリクスのためのビットＣ，Ｄが形
成される。以下同機にして、２４×２４のマトリクスに
おけるビットパターンが１６×１６のマトリクスのビッ
トパターンに圧縮変換される。上述の実施例では、２４
×２４のマトリクスから１６×１６のマトリクスのビッ
トパターンに変換する場合について説明したけれども、
本発明はその他のビットパターンの変換に関しても実施
され得ることを指摘する。

以上のように本発明によれば、ビット数の多いマトリク
スにおけるビットパターンが、それよりも少ないビット
数を有するマトリクスで表示されるように変換すること
が可能となる。

したがって前述の先行技術のように同一のキヤラク外こ
ついてビット数の異なるマトリクス毎のビットパターン
をストアする必要が本発明では無くなり、キャラクタゼ
ネレータの容量を小さくできるなどの効果が奏される。
特に本発明に従えば、元の表示マトリクスにおける複数
の相互に近接した各ビットの少なくとも一部分を含む組
合わせにおける前記ビットの論理値に基づいて、ビット
数の少ない表示マトリクスにおける対応するビットの論
理値を決定するようにしたので、たとえば横線および縦
線などが変換後に消失してしまう恐れがなく、忠実なビ
ットパターンの変換を行なうことができるようになる。

これに対して前述の特関昭５１一１２２３２８に示され
るような先行技術では、ビット数の少ない表示マトリク
スにおけるビットの論理値は、元の表示マトリクスにお
ける複数の相互に近接した各ビットの黒ビット数が予め
定められた数よりも多い場合に黒、そうでないときには
白としているので、忠実などットパターンの変換が不可
能であった。本発明は、このような問題を解決する。

【図面の簡単な説明】

第１図は２４×２４のマトリクスを示す図、第２図は第
１図示のマトリクスを４８×４８のマトリクスに拡大し
た後１６×１６のマトリクスに圧縮する動作を説明する
ための図、第３図は１６×１６のマトリクスにおける単
一のビットを４８×４８のマトリクスのビットで構成し
た図、第４図〜第７図は第２図に示された１６×１６の
マトリクスを成すビットＡ，Ｂ，Ｃ，Ｄを４８×４８の
マトリクスにおけるビットパターンでそれぞれ表わした
図、第８図は本発明の一実施例のブロック図、第９図は
第８図の判別回路７の具体的なブロック図、第１０図は
本発明の他の実施例のブロック図である。１，２３…キヤラクタゼネレータ、４，６．２５，２６
，２８，２９…バツフアメモリ、７，３０・・・判別回
路、８，９，３１・・・出力バッファ、１０，３２…表
示装瞳、、２７…拡大回路。第１図第２図第３図第４図第５図第６図第７図第８図第９図第９図ＩＡ第９図Ｂ第１０図

Claims

【特許請求の範囲】

１Ｐ行Ｐ列のマトリクスである被変換ビツトパターン
から、圧縮されたｑ行ｑ列のマトリクスである変換ビツ
トパターンを得るビツトパターン変換装置において、前
記Ｐ行Ｐ列のマトリクスである被変換ビツトパターンを
ストアするメモリ１，２３と、メモリ１，２３にストア
されている被変換ビツトパターンのストア内容に基づき
、値Ｐと値ｑとの最小公倍数Ｒの行を有しかつ値Ｒの列
を有する拡大ビツトパターンを得、この拡大ビツトパタ
ーンからＲ／ｑ行Ｒ／ｑ行のマトリクスであるビツト区
画Ａ，Ｂ，Ｃ，Ｄを抽出し、これらのビツト区画Ａ，Ｂ
，Ｃ，Ｄにおける論理配列状態が予め定めた論理配列状
態であるかを判断し、この各予め定めた論理配列状態は
個別的に論理値に対応しており、ビツト区画毎に前記論
理値に判別する手段と、前記判別手段からの出力に応答
し、圧縮されたｑ行ｑ列のマトリクスである変換ビツト
パターンを表示する手段１０，３２とを含むことを特徴
とするビツトパターン変換装置。