JPH05265883A - デュアルポートｒａｍインタフェース方式 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、光搬送装置に搭載されて、装置内
の障害の監視等を行なうデュアルポートＲＡＭインタフ
ェース方式に関し、両ＣＰＵでＤＰＲＡＭを監視して、
上位監視装置に対して自システムの正しい情報を通知で
きるようすることを目的とする。 【構成】 いずれかのＣＰＵ１側に実装されたデュアル
ポートＲＡＭ２をデータ通信媒体として使用するものに
おいて、デュアルポートＲＡＭ２に対し両方のＣＰＵ１
が正常に書き込み／読み出しのためのアクセスが可能と
なったかどうかを判断し、判断結果が互いに正常状態と
なると、その後にデータ通信を開始するように構成す
る。

Description

【発明の詳細な説明】

【０００１】（目次） 産業上の利用分野 従来の技術（図８） 発明が解決しようとする課題 課題を解決するための手段（図１） 作用（図１） 実施例（図２〜図７） 発明の効果

【０００２】

【産業上の利用分野】本発明は、光搬送装置に搭載され
て、装置内の障害の監視と上位集中監視装置への障害の
通知あるいは保守時の制御を行なう監視／制御分野等に
使用されるデュアルポートＲＡＭインタフェース方式に
関する。近年、搬送データの大容量化やＬＳＩによる高
密度実装化により、監視／制御部で取り扱うデータ量が
増大している。そのために、複数のＣＰＵ（マイコン）
を機能毎に分散しそれらをまとめて装置全体の監視／制
御を司るＣＰＵを別に設けるというＣＰＵの分散化が要
求されている。

【０００３】このようにＣＰＵが分散されたシステムに
おいて、ＣＰＵ間でデータ通信を行ないながら装置全体
の機能を実現させる場合、通信媒体となるＤＰＲＡＭが
正常に読み出し／書き込み（リード／ライト：Ｒｅａｄ
／Ｗｒｉｔｅ）ができてるかを保証する機構が求められ
ている。

【０００４】

【従来の技術】図８は従来のデュアルポートＲＡＭイン
タフェース方式を示すブロック図であるが、この図８に
示すデュアルポートＲＡＭインタフェース方式は、監視
Ｉ／Ｏ５１，デュアルポートＲＡＭ（以下、必要に応じ
て「ＤＰＲＡＭ」という）２′を実装したＣＰＵ（マイ
コン）１′，ＤＰＲＡＭ非実装ＣＰＵ（マイコン）
１′′，上位監視装置５２をそなえており、データの送
受信を行なう各ＣＰＵ１′，１′′は、物理的に全く独
立したユニットとして構成されている。

【０００５】なお、ＤＰＲＡＭ２′は、データ領域１
７′とデータ送信要求フラグ領域５３をそなえている
が、ここでデータ送信要求フラグ領域５３は、受信側Ｃ
ＰＵ１′′から送信側ＣＰＵ１′へのデータ送信要求フ
ラグのために設定された領域である。このような構成に
より、ＣＰＵ１′，１′′がＤＰＲＡＭ２′を介してデ
ータの送受を行なうに際しては、ＤＰＲＡＭ２′上のデ
ータ送信要求フラグ領域５３を互いにハンドシェイクす
る。すなわち、受信側ＣＰＵ１′′は、自ＣＰＵ立ち上
がり時に、この領域へ送信要求を書込み、そして、送信
側ＣＰＵ１′は、この領域が要求ありとなっていること
を確認したのち、受信側ＣＰＵ１′に対してデータ送信
を行なうのである。

【０００６】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のＤＰＲＡＭインタフェース方式では、送信側
と受信側ＣＰＵとが、物理的に全く独立したユニットで
あるため、ＤＰＲＡＭの実装されているＣＰＵユニット
が完全にシェルフに実装されない所謂「半差し」といわ
れる不安定な状態の時には、ＣＰＵの処理はスタートす
るするものの、ＤＰＲＡＭ〜送信側ＣＰＵ〜受信側ＣＰ
Ｕ間の信号線が不安定となる。

【０００７】この状態では、ＤＰＲＡＭに対する各ＣＰ
Ｕのライト／リード（Ｗｒｉｔｅ／Ｒｅａｄ）アクセス
は正しく処理できない。即ち、送信側ＣＰＵがライトし
た値で受信側ＣＰＵがリードできない。または、送信側
ＣＰＵがライトした値を送信側ＣＰＵでリードしても一
致しないことがある。また、このようなリード／ライト
不一致状態では、受信側ＣＰＵは送信側ＣＰＵへ送信要
求を書き込んだので、送信側ＣＰＵからデータを送信さ
れるまでデータを待ち続けることとなる。

【０００８】ところが、実際には送信側ＣＰＵが書き込
んだ送信要求の値は受信側ＣＰＵに正しくリードでき
ず、受信側ＣＰＵは送信要求は書き込まれていないと判
断してしまう。従って、いつまでも受信側ＣＰＵから送
信側ＣＰＵには、データが送信されないことになる。従
って、上位監視装置に対して、受信側は送信側から受信
した障害情報などを通知することができず、システムの
情報を上位装置が把握できない場合があるという課題が
ある。

【０００９】本発明は、このような課題に鑑み創案され
たもので、ＤＰＲＡＭが不安定な時にはＤＰＲＡＭに安
定したリード／ライトができるようになるまで、両ＣＰ
ＵでＤＰＲＡＭを監視し、上位監視装置に対して自シス
テムの正しい情報を通知できるようにした、ＤＰＲＡＭ
インタフェース方式を提供することを目的とする。

【００１０】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図で、この図１において、１はＣＰＵで、これらの
ＣＰＵ１の何れかのものは、ＤＰＲＡＭ２を実装してお
り、このＤＰＲＡＭ２を介してそれぞれのＣＰＵ１は接
続されている。そして、各ＣＰＵ１は、それぞれ互いに
独立して、少なくとも２つのＣＰＵ１間でデータ通信を
行なう際に、いずれかのＣＰＵ１側に実装されたＤＰＲ
ＡＭ２をデータ通信媒体として使用するものである。

【００１１】また、ＣＰＵ１は、ＤＰＲＡＭ２に対し、
正常に書き込み／読み出しのためのアクセスが可能とな
ったかどうかを判断し、判断結果が互いに正常状態とな
ると、その後にデータ通信を開始するものである（請求
項１）。このため、このＣＰＵ１は、ウォッチドグタイ
マ３，ウォッチドグタイマ監視部４，対向ＣＰＵフェー
ルポート５，自ＣＰＵフェールポート６，タイマ７，シ
ーケンスチェック部８をそなえている。

【００１２】ここで、ウォッチドグタイマ３は、タイム
アウトを測定するタイマで、ウォッチドグタイマ監視部
４は、ウォッチドグタイマ３がタイムアウトしたかどう
かを監視するものである。対向ＣＰＵフェールポート５
は、対向ＣＰＵ１の異常発生時にオン状態となるもので
あり、自ＣＰＵフェールポート６は、ウォッチドグタイ
マ監視部４によってウォッチドグタイマ３がタイムアウ
トしたことが検出されると、自ＣＰＵ１が異常発生状態
になったとして、オン状態となるものである。

【００１３】タイマ７は、シーケンスチェック部８に付
加され時刻を知らせるもので、シーケンスチェック部８
は、対向ＣＰＵフェールポート５を通じて対向ＣＰＵ１
の状態の監視を行ない、その結果とＤＰＲＡＭ２の状態
監視結果を利用し、ＤＰＲＡＭ２の動作確認処理を施す
ものである。また、ＤＰＲＡＭ２は、シーケンス要求フ
ラグ部９，試験データ書き込み／読み出し部１０を記憶
領域としてそなえており、シーケンス要求フラグ部９
は、ＤＰＲＡＭ２が実装されている側のＣＰＵ１によっ
て、シーケンス要求フラグの書き込み処理を行なわれる
ものである。また、試験データ書き込み／読み出し部１
０は、両ＣＰＵ１によって、試験データの書き込み／読
み出し処理が行なわれるものである（請求項２）。

【００１４】そして、ＣＰＵ１は、ＤＰＲＡＭ２を実装
された場合については、立ち上げ後に、ＤＰＲＡＭ２を
０クリアしたあとに、ＤＰＲＡＭ２のシーケンス要求フ
ラグ部９にシーケンス要求フラグをセットするようにな
っている。また、対向ＣＰＵ１によって、ＤＰＲＡＭ２
の試験データ書き込み／読み出し部１０に、試験データ
が書き込まれたことを確認するようになっている。

【００１５】更に、この対向ＣＰＵ１による試験データ
書換え処理を確認することにより、ＤＰＲＡＭ２に対
し、正常に書き込み／読み出しのためのアクセスが可能
になったかどうかの判断結果を、対向ＣＰＵ１とともに
正常状態であると判定するように構成されている（請求
項３）。そしてまた、対向ＣＰＵ１による試験データ書
換え処理を確認したあと、更に試験データを書き換え、
更にこの試験データを書換えを対向ＣＰＵ１が認識し
て、試験データを書き換えるという処理を所要回繰り返
したのち、ＤＰＲＡＭ２に対し、正常に書き込み／読み
出しのためのアクセスが可能になったかどうかの判断結
果を、対向のＣＰＵ１とともに正常状態であると判定す
るように構成されている（請求項４）。

【００１６】また、ＣＰＵ１は、ＤＰＲＡＭ２を実装さ
れない場合については、周期的に対向ＣＰＵフェールポ
ート５を参照するようになっている。更に、対向ＣＰＵ
フェールポート５を参照した結果、対向ＣＰＵ１が異常
から正常に変化したか、又はＤＰＲＡＭ２のシーケンス
要求フラグ部９にシーケンス要求フラグがセットされる
と、ＤＰＲＡＭ２の試験データ書き込み／読み出し部１
０に試験データを書き込むようになっている。

【００１７】そして、対向ＣＰＵ１によって、ＤＰＲＡ
Ｍ２の試験データ書き込み／読み出し部１０に、試験デ
ータが書き込まれたことを確認するようになっている。
また、対向ＣＰＵ１による試験データ書換え処理を確認
することにより、ＤＰＲＡＭ２に対し自身と対向のＣＰ
Ｕ１が、正常に書き込み／読み出しのためのアクセスが
可能になったかどうかの判断結果を、互いに正常状態で
あると判定するよう構成されている（請求項５）。

【００１８】更にまた、対向ＣＰＵ１による試験データ
書換え処理を確認したあと、更に試験データを書き換
え、この試験データ書換えを対向ＣＰＵ１が確認して、
試験データを書き換えるという処理を所要回繰り返した
あとに、ＤＰＲＡＭ２に対し、正常に書き込み／読み出
しのためのアクセスが可能になったかどうかの判断結果
を、対向のＣＰＵ１とともに正常状態であると判定する
ように構成されている（請求項６）。

【００１９】

【作用】上述の本発明のＤＰＲＡＭインタフェース方式
では、図１に示すように、互いに独立する少なくとも２
つのＣＰＵ１間において、いずれかのＣＰＵ１側に実装
されたＤＰＲＡＭ２をデータ通信媒体として、データ通
信が行なわれる。即ち、ＤＰＲＡＭ２に対し、両方のＣ
ＰＵ１が正常に書き込み／読み出しのためのアクセスが
可能となったかどうかを判断し、判断結果が互いに正常
状態となると、その後にデータ通信を開始する（請求項
１）。

【００２０】このために、各ＣＰＵ１では、ウォッチド
グタイマ３がタイムアウトしたかどうかをウォッチドグ
タイマ監視部４によって監視し、タイムアウトしたこと
が検出されると、自ＣＰＵ１が異常発生状態になったと
して、自ＣＰＵフェールポート６をオン状態とする。そ
して、対向ＣＰＵフェールポート５は、対向ＣＰＵ１の
異常発生時にオン状態となり、タイマ７付きシーケンス
チェック部８は、この対向ＣＰＵフェールポート５を通
じて対向ＣＰＵ１の状態を監視し、ＤＰＲＡＭ２の動作
確認処理を施す。

【００２１】また、ＤＰＲＡＭ２のシーケンス要求フラ
グ部９は、ＤＰＲＡＭ２が実装されている側のＣＰＵ１
によって、シーケンス要求フラグの書き込み処理が行な
われ、試験データ書き込み／読み出し部１０は、両ＣＰ
Ｕ１によって試験データの書き込み／読み出し処理が行
なわれる。この結果、ＤＰＲＡＭ２に対し、両方のＣＰ
Ｕ１が正常に書き込み／読み出しのためのアクセスが可
能となったかどうかを、ＣＰＵ１の対向ＣＰＵフェール
ポート５を通じて、ＤＰＲＡＭ２のシーケンス要求フラ
グ部９および試験データ書き込み／読み出し部１０にア
クセスされる。これにより、シーケンスチェック部８に
て判断が行なわれ、判断結果が互いに正常状態となる
と、その後にデータ通信が開始される（請求項２）。

【００２２】即ち、ＤＰＲＡＭ２実装側のＣＰＵ１とし
ては、以下の処理を行なう。まず、立ち上げ後に、ＤＰ
ＲＡＭ２を０クリアしたあと、ＤＰＲＡＭ２のシーケン
ス要求フラグ部９にシーケンス要求フラグをセットす
る。その後、対向のＣＰＵ１によって、ＤＰＲＡＭ２の
試験データ書き込み／読み出し部１０試験データが書き
込まれたことを確認する。

【００２３】その結果、試験データが書き換えられてい
ると、つまり、この対向ＣＰＵ１による試験データ書換
え処理を確認することにより、ＤＰＲＡＭ２に対し、正
常に書き込み／読み出しのためのアクセスが可能になっ
たかどうかの判断結果を、対向のＣＰＵ１とともに正常
状態であると判定する（請求項３）。また、ＤＰＲＡＭ
２実装側のＣＰＵ１は、対向ＣＰＵ１による試験データ
書換え処理を確認したあと、更に試験データを書き換
え、更にこの試験データ書換えを対向ＣＰＵ１が確認し
て、試験データを書き換えるという処理を、対向のＣＰ
Ｕ１とともに所要回繰り返す。

【００２４】こののち、ＤＰＲＡＭ２に対し、正常に書
き込み／読み出しのためのアクセスが可能になったかど
うかの判断結果を、対向のＣＰＵ１とともに正常状態で
あると判定する（請求項４）。更に、ＤＰＲＡＭ２非実
装側のＣＰＵ１としては、以下の処理を行なう。すなわ
ち、周期的に対向ＣＰＵフェールポート５を参照し、対
向ＣＰＵ１が異常から正常に変化したか、又はＤＰＲＡ
Ｍ２のシーケンス要求フラグ部９にシーケンス要求フラ
グがセットされると、ＤＰＲＡＭ２の試験データ書き込
み／読み出し部１０に試験データを書き込む。

【００２５】その後、対向のＣＰＵ１によって、ＤＰＲ
ＡＭ２の試験データ書き込み／読み出し部１０に試験デ
ータが書き込まれたことを確認する。その結果、試験デ
ータが書き換えられていると、つまり、この対向ＣＰＵ
１による試験データ書換え処理を確認することにより、
ＤＰＲＡＭ２に対し、正常に書き込み／読み出しのため
のアクセスが可能になったかどうかの判断結果を、対向
のＣＰＵ１とともに正常状態であると判定する（請求項
５）。

【００２６】また、ＤＰＲＡＭ２非実装側のＣＰＵ１
は、対向ＣＰＵ１による試験データ書換え処理を確認し
たあと、更に試験データを書き換え、更にこの試験デー
タ書換えを対向ＣＰＵ１が確認して、試験データを書き
換えるという処理を、対向のＣＰＵ１とともに所要回繰
り返す。そして、このあとに、ＤＰＲＡＭ２に対し両方
のＣＰＵ１が正常に書き込み／読み出しのためのアクセ
スが可能になったかどうかの判断結果を、対向のＣＰＵ
１とともに正常状態であると判定する（請求項６）。

【００２７】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図２は本発明の一実施例を示すブロック図で、こ
の図２において、２０はＤＰＲＡＭ実装ＣＰＵ装置を示
したもので、このＤＰＲＡＭ実装ＣＰＵ装置２０は、バ
スライン２１を介してＣＰＵ１Ｂに接続されている。な
お、ＤＰＲＡＭ実装ＣＰＵ装置２０は、ＣＰＵ１ＡとＤ
ＰＲＡＭ２とによって構成されている。

【００２８】ここで、ＤＰＲＡＭ２は、図４に示すよう
に、シーケンス要求フラグ部９，試験データ書き込み／
読み出し部としてのプロビジョン有無フラグ部（ＰＲＶ
有無フラグ部）１０，データ部１７を記憶領域としてそ
なえているが、まず、シーケンス要求フラグ部９は、Ｄ
ＰＲＡＭ２が実装されている側のＣＰＵ１によって、シ
ーケンス要求フラグの書き込み処理を行なわれる記憶エ
リアである。

【００２９】このため、シーケンス要求フラグ部９は、
ＤＰＲＡＭクリアを行なった後、シーケンスチェクを行
ないたいという要求を相手ＣＰＵ側に対して出すために
ＯＮ状態となるもので、また、シーケンスチェック完了
後、またはシーケンスチェック失敗時にクリアされるも
のである。ＰＲＶ有無フラグ部（試験データ書き込み／
読み出し部）１０は、シーケンスチェック時に、送信
側，受信側の両ＣＰＵによって、試験データの書き込み
／読み出し処理が行なわれる記憶エリアであるが、この
ＰＲＶ有無フラグ部１０は、通常時は受信側ＣＰＵが自
ＣＰＵ内のデータベース１２内に、データが有るか無い
かの情報を書き込む領域、すなわち、データ項目のデー
タ有無を示す、プロビジョンデータ項目番号の収容され
る領域である。

【００３０】データ領域１７は、通常時の通信時に、デ
ータの書き込み／読み出し処理を行なう領域であり、つ
まり、送信側ＣＰＵが送信データを書き込み、受信側Ｃ
ＰＵが読み出す記憶領域である。ＣＰＵ１Ａ，１Ｂは、
それぞれ互いに独立して、少なくとも２つのＣＰＵ間で
データ通信を行なう際に、いずれかのＣＰＵ側に実装さ
れたＤＰＲＡＭ２をデータ通信媒体として使用するもの
である。

【００３１】また、ＣＰＵ１Ａ，１Ｂは、ＤＰＲＡＭ２
に対し、正常に読み出し／書き込み（以後、Ｒ／Ｗと置
く）のためのアクセスが可能となったかどうかを判断
し、判断結果が互いに正常状態となると、その後にデー
タ通信を開始できるようになっている。このため、図３
に示すように、各ＣＰＵ１Ａ，１Ｂは、ウォッチドグタ
イマ（ＷＤＴ）３をそなえたウォッチドグタイマ監視部
４，対向ＣＰＵフェールポート５，自ＣＰＵフェールポ
ート６，タイマ７付きシーケンスチェック部８，データ
送信部１５，通常処理部１１，データベース１２，リセ
ット処理部１３，ウォッチドグタイマ（ＷＤＴ）ポート
１４をそなえている。

【００３２】ここで、ウォッチドグタイマ３は、タイム
アウトを測定し、ウォッチドグタイマ監視部４に出力す
るもので、ウォッチドグタイマ監視部４は、ウォッチド
グタイマ３がタイムアウトしたかどうかを監視するとと
もに、周期的にウォッチドグタイマポート１４にライト
アクセス（書き込みのためのアクセス）を行なうもので
ある。

【００３３】対向ＣＰＵフェールポート５は、通常時は
ＯＦＦで、対向ＣＰＵの異常発生時にＯＮ状態となるも
のであり、異常から復旧した場合にはＯＦＦとなるＩ／
Ｏポートである。自ＣＰＵフェールポート６は、対向側
からの監視を可能にするもので、また、ウォッチドグタ
イマ監視部４によって、ウォッチドグタイマ３がタイム
アウトしたことが検出されると、自ＣＰＵ１が異常発生
状態になったとして、ＯＮ状態となるＩ／Ｏポートであ
る。

【００３４】通常処理部１１は、シーケンスチェックが
正常終了した後にデータ送受信処理を行なうものであ
り、データベース１２は、通常の通信で処理されるデー
タを保持するものである。リセット処理部１３は、ウォ
ッチドグタイマ監視部４のウォッチドグタイマ３に対す
る周期アクセスが停止されると起動され、ＣＰＵの機能
を初期から実行させるものである。ウォッチドグタイマ
ポート１４は、ウォッチドグタイマ監視部４の監視制限
時間の間、常時、ライトアクセスされるＩ／Ｏポートで
あり、データ送信部１５は、ＤＰＲＡＭ２に対してＲ／
Ｗアクセスを行なうものである。

【００３５】タイマ７は、シーケンスチェック部８に付
加され時刻を知らせるもので、シーケンスチェック部８
は、対向ＣＰＵフェールポート５を通じて対向ＣＰＵ１
の状態を監視し、ＤＰＲＡＭ２の動作確認処理、すなわ
ち、ＤＰＲＡＭ２の安定を確認するための処理を施すも
のである。このため、図５に示すように、シーケンスチ
ェック部８は、シーケンス要求監視部８・１，シーケン
ス要求制御部８・２，データ有無フラグ監視部８・３，
データ有無フラグ制御部８・４の機能をそなえて構成さ
れている。なお、データ有無フラグ監視部８・３は、ウ
ォッチドグタイマ監視部４に、データ有無フラグ制御部
８・４は、通常処理部１１に接続されている。

【００３６】シーケンス要求監視部８・１は、対向のＣ
ＰＵ（ＤＰＲＡＭ実装側）が、ＤＰＲＡＭ２のシーケン
ス要求フラグ部９のシーケンス要求フラグに、「シーケ
ンスチェック要求あり」をセットしているかを判断する
ものである。シーケンス要求制御部８・２は、自ＣＰＵ
がＤＰＲＡＭ実装の場合に、この自ＣＰＵが、ＤＰＲＡ
Ｍ２の全領域を０クリアしたのち、ＤＰＲＡＭ２のシー
ケンス要求フラグ部９に「シーケンス要求あり」をセッ
トするためのものである。

【００３７】データ有無フラグ監視部８・３は、ＤＰＲ
ＡＭ２のＰＲＶ有無フラグ部１０を周期的に監視するよ
うになっている。また、これが対向のＣＰＵによって、
データ有無フラグ制御部８・４がセットした初期値より
も、読み込んだデータが１加算されてたことを確認する
と、シーケンスチェック１回成功として、このデータに
１加算し、参照したデータが１加算されていなかった時
は、再度初期値を設定するところから繰り返すようにな
っているものである。

【００３８】データ有無フラグ制御部８・４は、自ＣＰ
ＵがＤＰＲＡＭ非実装の場合に、対向のＣＰＵが異常か
ら正常に変化したか、あるいは対向のＣＰＵによって、
ＤＰＲＡＭ２のシーケンス要求フラグ部９に「シーケン
ス要求あり」をセットされると、プロビジョン有無フラ
グ部１６のＰＲＶ有無フラグ（データ有無フラグ）にシ
ーケンス初期値データをセットするものである。

【００３９】上述の構成により、ＤＰＲＡＭ２に対し両
方のＣＰＵ１Ａ，１Ｂが、正常に書き込み／読み出しの
ためのアクセスが可能となったかどうかの判断を行な
う。即ち、各ＣＰＵ１Ａ，１Ｂの各シーケンスチェック
部８は、それぞれの対向ＣＰＵ１を通じて、ＤＰＲＡＭ
２のシーケンス要求フラグ部９およびＰＲＶ有無フラグ
部１０にアクセスする。

【００４０】これにより、シーケンスチェック部８によ
って、正常な書き込み／読み出しのためのアクセスが可
能となったかどうかが判断され、この判断結果が互いに
正常状態となると、その後にデータ通信が開始される。
これを詳細すると、まず、ＤＰＲＡＭ２非実装側のＣＰ
Ｕ１Ｂによって、周期的に対向ＣＰＵフェールポート５
が参照される。その結果、対向ＣＰＵ１Ａが異常から正
常に変化しているか、又は、対向のＣＰＵ１Ａのシーケ
ンスチェック部８によって、ＤＰＲＡＭ２のシーケンス
要求フラグ部９に、「シーケンスチェック要求あり」の
内容のシーケンス要求フラグがセットされていると、両
ＣＰＵ１Ａ，１Ｂは、シーケンスチェックを開始する。

【００４１】そして、シーケンスチェックに入ると、ま
ず初めに、ＤＰＲＡＭ非実装側ＣＰＵ１Ｂでは、シーケ
ンスチェック部８のデータ有無フラグ制御部８・４によ
って、ＤＰＲＡＭ２のＰＲＶ有無フラグ部１０にシーケ
ンス初期値データ（試験データ）がセットされる。即
ち、ＤＰＲＡＭ２実装側ＣＰＵ１Ａでは、自ＣＰＵの立
ち上げ後に、ＤＰＲＡＭ２の全領域を０クリアし、自Ｃ
ＰＵもシーケンスチェック開始するため、シーケンスチ
ェック部８のシーケンス要求制御部８・２によって、Ｄ
ＰＲＡＭ２のシーケンス要求フラグ部９に「シーケンス
要求あり」を書き込む。

【００４２】また、シーケンスチェック部８のデータ有
無フラグ監視部８・３によって、ＰＲＶ有無フラグ部１
０を周期的に監視を行なう。その結果、試験データのＰ
ＲＶ有無フラグが、シーケンス初期値に書き替えられた
ことが確認できると、先に、ＤＰＲＡＭ２を０クリア済
であったので、データ有無フラグ監視部８・３は、対向
のＣＰＵ１Ｂによって、試験データ書換え処理が行なわ
れたと認識する。

【００４３】そして、データ有無フラグ監視部８・３
は、試験データ書換え処理が確認できた時にシーケンス
１回成功として、これが成功の場合は、上記の読み込ん
だデータに１加算して書き込む。そしてまた、途中１回
でも失敗した場合は、制限時間まで、シーケンス要求制
御部８・２によるシーケンス初期値設定からの処理をや
り直す。そして、制限時間内に書き替えが確認できれ
ば、先と同様に１加算する。

【００４４】さらに、途中のシーケンスチェックが失敗
して、制限時間内に書き替えが確認できなかった時は、
シーケンスチェックが完全に失敗したとして、ウォッチ
ドグタイマ監視部４は、ウォッチドグタイマアクセスを
停止する。この結果、タイマ７がタイムアウトとなり、
それにより、自ＣＰＵのＦＡＩＬを示す自ＣＰＵフェー
ルポート６は、自ＣＰＵに異常が発生したとしてＣＰＵ
の動作を停止させるためＯＮとなる。

【００４５】そして、対向側のＤＰＲＡＭ非実装側ＣＰ
Ｕ１Ｂでは、シーケンスチェック部８によって、対向側
の書き替え時間を、タイマ７により待つことにより、周
期的にＰＲＶ有無フラグ部１０を読み出す。その結果、
シーケンスチェック開始データ値（シーケンス初期値）
に１加算されたことが確認できると、この時、シーケン
スチェック１回成功とし、読み出した値に、さらに１加
算する。

【００４６】また、参照したデータが１加算されていな
かった時は、途中のシーケンスチェック失敗として、再
度、制限時間まで、データ有無フラグ制御部８・４がＰ
ＲＶ有無フラグ部１０へ、シーケンス初期値データをセ
ットするところからやり直す。そして、制限時間内にシ
ーケンスチェックの最初の１回が成功すれば、データ有
無フラグ制御部８・４は、ＰＲＶ有無フラグ部１０の読
み込んだデータに１加算する。

【００４７】そしてまた、途中のシーケンスチェックが
失敗して、制限時間内に書換えが確認できなかった時
は、シーケンスチェックが完全に失敗したとして、ウォ
ッチドグタイマ監視部４は、ウォッチドグタイマアクセ
スを停止する。この結果、タイマ７がタイムアウトとな
り、それにより、自ＣＰＵのフェール状態を示す自ＣＰ
Ｕフェールポート６は、自ＣＰＵに異常が発生したとし
て各ＣＰＵ１Ａ，１Ｂの動作を停止させるためＯＮとな
る。このため、各ＣＰＵ１Ａ，１Ｂのリセット処理部が
起動して、受信側ＣＰＵはリセット状態からリスタート
する。

【００４８】上記の要領で、お互いのＣＰＵ１Ａ，１Ｂ
でシーケンスチェックの最初の１回が成功すれば、再
び、初めからシーケンスチェックを繰り返し行ない、そ
の結果、シーケンスチェックが互いのＣＰＵ１Ａ，１Ｂ
間で３回連続で成功した時に、シーケンスチェック完了
とする。即ち、お互いに対向ＣＰＵによる試験データ書
換え処理を確認したあと、更に試験データを書き換え、
更にこの試験データ書換えを対向ＣＰＵが確認して、試
験データを書き換えるという処理を、対向のＣＰＵとと
もに３回繰り返し、３回連続成功が確認できたとき、シ
ーケンスチェック成功と判断する。

【００４９】この結果、ＤＰＲＡＭ２に対し両方のＣＰ
Ｕ１Ａ，１Ｂが、正常に書き込み／読み出しのためのア
クセスが可能になったかどうかの判断結果を、対向側と
ともに正常状態であると判定するのである。そののち、
ＤＰＲＡＭ実装側ＣＰＵ１Ａは、シーケンスチェック完
了を確認すると、シーケンス要求フラグ部９をシーケン
ス要求無しにし、また、ＤＰＲＡＭ非実装側ＣＰＵ１Ｂ
は、シーケンスチェック完了を確認すると、ＰＲＶ有無
フラグ部１０にデータ無しを書き込む。そして、ＤＰＲ
ＡＭ実装側ＣＰＵ１Ａは、ＰＲＶ有無フラグ部１０がデ
ータ無しになったことを確認すると、通常の通信処理を
開始する。

【００５０】以上のようにして、各ＣＰＵ１Ａ，１Ｂ
は、シーケンスチェックをデータ送信を開始する前に行
なう。そしてまた、このような働きにより、図６の信号
シーケンスにおける（１）〜（１７）に示すように、Ｄ
ＰＲＡＭ２がデータ送信側ＣＰＵに実装されている場合
は、以下の要領でシーケンスチェックが行なわれる。
尚、文中の番号の（１）〜（１７）は、図６のそれに対
応したものである。

【００５１】（１）．受信側ＣＰＵ（ＤＰＲＡＭ非実装
側ＣＰＵ）は、送信側ＣＰＵ（ＤＰＲＡＭ実装側ＣＰ
Ｕ）のＦＡＩＬ Ｉ／Ｏ情報が、異常から正常に変化し
たことを検出する。 （２）．上記の検出結果により、受信側ＣＰＵは、シー
ケンスチェックを開始するため、ＰＲＯＶＩＳＩＯＮデ
ータというデータ項目のデータ有無を示す、ＤＰＲＡＭ
２上のＰＲＶ有無フラグ部１０に、シーケンスチェック
開始を示す値（＝０１００Ｈ）を書き込む。

【００５２】以後、受信側ＣＰＵは、ＰＲＶ有無フラグ
部１０が送信側ＣＰＵにより、シーケンスチェック処理
を開始したことを示す値（＝０１０１Ｈ）に書き変えら
れるまで、８０ｍｓ周期でＰＲＶ有無フラグ部１０を監
視する。または、シーケンス要求フラグ部９が、送信側
ＣＰＵに対して、シーケンス処理要求状態であることを
示す値（＝ＡＢＣＤＨ）になるまで監視する。

【００５３】（３）．また、送信側ＣＰＵは、リスター
トから５００ｍｓ〜６００ｍｓ間で内部の初期化処理を
行ない、ＤＰＲＡＭ２の全領域を０クリアする。 （４）．更に、送信側ＣＰＵは、初期化処理が終了する
とシーケンス処理を開始するため、送信側ＣＰＵに対し
てシーケンス処理を開始することを宣言するシーケンス
要求フラグを書き込む。

【００５４】（５）．そして、受信側ＣＰＵは、シーケ
ンス要求フラグ部９が期待値になったので、送信側ＣＰ
Ｕがシーケンスチェック処理を開始したことを認識す
る。 （６）．また、ここで、再度、受信側ＣＰＵは、ＰＲＶ
有無フラグ部１０に「０１００Ｈ」を書き込む。 （７）．送信側ＣＰＵは、（３）の処理によって、ＰＲ
Ｖ有無フラグ領域を０クリアしている。しかし、（６）
によって「０１００Ｈ」に書き替えられているので、Ｐ
ＲＶ有無フラグ部１０が正しく変化したことを認識す
る。さらに、シーケンスチェック処理を続けるため、Ｐ
ＲＶ有無フラグ部１０を＋１して「０１０１Ｈ」を書き
込む。

【００５５】（８）．また、送信側ＣＰＵが３０ｍｓ周
期でＰＲＶ有無フラグ部１０を監視するのに対して、受
信側ＣＰＵは、８０ｍｓ周期でＰＲＶ有無フラグ部１０
の監視／更新を行なっている。このため、受信側ＣＰＵ
のＰＲＶ有無フラグ書込み直後に、送信側ＣＰＵが更新
した場合、（７）による書き込み後の最初の３０ｍｓに
おいては、ＰＲＶ有無フラグ部１０は期待する値に変化
していないことがある。この場合、送信側ＣＰＵは、再
度、３０ｍｓ後に期待値に変化していることを確認す
る。

【００５６】このようなリトライを６回まで行ない、送
信側ＣＰＵは、６回以内に期待値が確認できれば、その
回のチェックはＯＫとして１加算するが、もし、６回リ
トライしても期待値に変化していなければ、受信側ＣＰ
Ｕが異常であると判断し、受信側ＣＰＵとの通信処理を
行ないはしない。 （９）．そして、受信側ＣＰＵは、（７）における処理
によって、＋１されたＰＲＶ有無フラグ部１０を確認で
きると、ＰＲＶ有無フラグ部１０が正しく変化したもの
と認識する。さらに、受信側ＣＰＵは、シーケンスチェ
ック処理を続けるため、ＰＲＶ有無フラグ部１０を＋１
して、「０１０２Ｈ」を書き込む。

【００５７】（１０）〜（１５）．上記と同様の要領
で、ＰＲＶ有無フラグ部１０の更新を受信側ＣＰＵと送
信側のＣＰＵとが、互いに３回連続して確認できるまで
シーケンスチェック処理を行なう。 （１６）．このようにして、受信側ＣＰＵは、３回連続
チェック成功を確認すると、ＰＲＶ有無フラグ部１０を
クリアする。

【００５８】（１７）．送信側ＣＰＵＵは、（１６）の
処理によって、ＰＲＶ有無フラグ部１０がクリアされた
ことを確認すると、シーケンス要求フラグをシーケンス
要求なし（＝ＦＦＦＦＨ）を書込み、シーケンスチェッ
ク処理を終了する。以上の処理により、シーケンスチェ
ックを全て終了し、ＤＰＲＡＭ２は安定したリード／ラ
イトができることとして通常の通信処理に入る。

【００５９】また、図７の信号シーケンスにおける
（１′）〜（１７′）に示すように、ＤＰＲＡＭ２がデ
ータ受信側ＣＰＵに実装されている場合は、以下の要領
で、シーケンスチェックが行なわれる。尚、文中の番号
の（１′）〜（１７′）は、図７のそれに対応したもの
である。 （１′）．まず、受信側ＣＰＵは、各ＣＰＵのスタート
後、自装置内に実装されているＤＰＲＡＭ２の０クリア
を行なう。

【００６０】（２′）．そして、受信側ＣＰＵは、デー
タ有無を示す，ＤＰＲＡＭ２上のＰＲＶ有無フラグ部１
０（データ有無フラグ）に、「０１００Ｈ」を書き込
む。 （３′）．更に、受信側ＣＰＵは、シーケンスチェック
を開始するため、送信側ＣＰＵに対してシーケンスチェ
ック開始を宣言することを示す値（＝ＡＢＣＤＨ）を、
シーケンス要求フラグに書き込む。

【００６１】（４′）．そののち、送信側ＣＰＵは、ス
タート後、受信側ＣＰＵのＦＡＩＬＩ／Ｏがフェール発
生からフェール復旧に変化したこと、またはシーケンス
要求フラグがシーケンス要求ありを示していることを検
出する。 （５′）．更に、送信側ＣＰＵは、受信側ＣＰＵが本当
に動作しているかを確認するため、ＰＲＶ有無フラグ部
１０に「０」を書き込む。

【００６２】（６′）．上記の（５′）の処理におい
て、送信側ＣＰＵがＰＲＶ有無フラグ部１０を０に書き
替えたため、受信側ＣＰＵは、再度、ＰＲＶ有無フラグ
部１０に「０１００Ｈ」を書き込む。 （７′）．上記の（５′）の処理において、送信側ＣＰ
Ｕは、ＰＲＶ有無フラグ部１０に０を書き込んだが、
（６′）の処理において受信側ＣＰＵが、さらに「０１
００Ｈ」に書き替えているため、ＰＲＶ有無フラグ部１
０を受信側ＣＰＵとともに、正しく書き込み／読み出し
ができたと認識する（フラグ変化１回目ＯＫ）。従っ
て、送信側ＣＰＵは、ＰＲＶ有無フラグ部１０を読み込
んだ値（１００Ｈ）に＋１して「１０１Ｈ」を書き込
む。

【００６３】（８′）〜（１４′）．そして更に、ＰＲ
Ｖ有無フラグ部１０の更新を受信側ＣＰＵ，送信側ＣＰ
Ｕが、互いに３回連続して確認できるまでシーケンスチ
ェックを、先のＤＰＲＡＭがデータ送信側ＣＰＵに実装
されている場合と同様の、リトライ処理を伴いつつ行な
っていく。 （１５′）．このようにして、シーケンスチェックが正
常に終了したのち、受信側ＣＰＵは、シーケンスチェッ
ク要求フラグにチェック終了を示す値（＝ＦＦＦＦＨ）
に書き替える。

【００６４】（１６′）．以降は通常の処理に入るた
め、送信側ＣＰＵは、ＰＲＶ有無フラグ部１０が本来の
データ有り／無しを示す値に書き替えられるのを待つ。 （１７′）．そののち、送信側ＣＰＵは、受信側ＣＰＵ
によって、ＰＲＶ有無フラグ部１０が、この受信側ＣＰ
Ｕのデータの有無に従って書き替えられたことを検出す
ると、通常のデータ通信処理を開始する。

【００６５】また、上記のＤＰＲＡＭ２がデータ送信側
ＣＰＵおよび、データ受信側ＣＰＵに実装されてる場合
において、シーケンスチェック失敗の場合は、以下のよ
うな処理が行なわれる。即ち、図６の（８），（１
２），（１５）、そして、図７の（８′），（１
１′），（１４′）などで、対向ＣＰＵによるＰＲＶ有
無フラグ部１０の更新を監視しているが、リトライを行
なっても対向ＣＰＵによる更新が確認できなかった時
は、シーケンスチェック失敗とする。

【００６６】この時は、常時において、ウォッチドグタ
イマポート１４にＷＲＩＴＥアクセスを行なっているウ
ォッチドグタイマ監視部４の動作を停止させる。これに
より、ウォッチドグタイマ３の規定時間内にＷＲＩＴＥ
アクセスが行なわれなくなるため、ウォッチドグタイマ
エラーが発生する。ウォッチドグタイマエラーを各ＣＰ
Ｕが検出すると、図３中の自ＣＰＵフェールポート６が
ＯＮされる。また、対向側のＣＰＵの対向ＣＰＵフェー
ルポート５がＯＮとされ、装置全体としての異常が外部
に出力される。この状態では、両ＣＰＵはリセット状態
となり、初期状態より動作を再開する。

【００６７】このように、ＤＰＲＡＭ２をデータ通信媒
体として使用するものにおいて、各ＣＰＵ１に、ウォッ
チドグタイマ監視部４と、対向ＣＰＵフェールポート５
と、自ＣＰＵフェールポート６と、タイマ７付きシーケ
ンスチェック部８とをそなえるとともに、ＤＰＲＡＭ２
に、シーケンス要求フラグ部９と、ＰＲＶ有無フラグ部
１０とをそなえ、ＤＰＲＡＭ２に対し両方のＣＰＵ１が
正常に書き込み／読み出しのためのアクセスが可能とな
ったかどうかを、ＤＰＲＡＭ２にアクセスすることによ
り、シーケンスチェック部８にて判断し、判断結果が互
いに正常状態となると、その後にデータ通信を開始する
ことにより、ＤＰＲＡＭが不安定な時にはＤＰＲＡＭに
安定したリード／ライトができるようになるまで、両Ｃ
ＰＵでＤＰＲＡＭを監視することができる。その結果、
半差しの状態から通信を開始しようとしても、シーケン
スチェック機能によって正しい状態でないことが認識で
きるため、通信処理を開始せず誤動作を防止できる。

【００６８】また、異常を検出した時には、ウォッチド
グタイマエラーを発生させることで、装置の障害情報を
外部に出力することができため、上位装置、あるいは操
作者が正確にシステムの状態を把握でき、これにより装
置全体の保守性の向上に寄与するところが大きい。

【００６９】

【発明の効果】以上詳述したように、本発明のＤＰＲＡ
Ｍインタフェース方式によれば、互いに独立する少なく
とも２つのＣＰＵ間でデータ通信を行なう際にいずれか
のＣＰＵ側に実装されたＤＰＲＡＭをデータ通信媒体と
して使用するものにおいて、ＤＰＲＡＭに対し両方のＣ
ＰＵが正常に書き込み／読み出しのためのアクセスが可
能となったかどうかを判断し、判断結果が互いに正常状
態となると、その後にデータ通信を開始することによ
り、上位監視装置に対して自システムの正しい情報を通
知できる利点がある（請求項１）。

【００７０】また、各ＣＰＵに、ウォッチドグタイマが
タイムアウトしたかどうかを監視するウォッチドグタイ
マ監視部と、対向ＣＰＵの異常発生時にオン状態となる
対向ＣＰＵフェールポートと、ウォッチドグタイマ監視
部によってウォッチドグタイマがタイムアウトしたこと
が検出されると、自ＣＰＵが異常発生状態になったとし
て、オン状態となる自ＣＰＵフェールポートと、対向Ｃ
ＰＵフェールポートを通じて対向ＣＰＵ１の状態を監視
し、ＤＰＲＡＭの動作確認処理を施すタイマ付きシーケ
ンスチェック部とをそなえるとともに、ＤＰＲＡＭに、
ＤＰＲＡＭが実装されている側のＣＰＵによってシーケ
ンス要求フラグの書き込み処理を行なわれるシーケンス
要求フラグ部と、両ＣＰＵによって試験データの書き込
み／読み出し処理を行なう試験データ書き込み／読み出
し部とをそなえ、ＤＰＲＡＭに対し両方のＣＰＵが正常
に書き込み／読み出しのためのアクセスが可能となった
かどうかを、ＣＰＵの対向ＣＰＵフェールポートおよ
び、ＤＰＲＡＭのシーケンス要求フラグ部および、試験
データ書き込み／読み出し部にアクセスすることによ
り、シーケンスチェック部にて判断し、判断結果が互い
に正常状態となると、その後にデータ通信を開始するこ
と、つまり、ＤＰＲＡＭ実装側のＣＰＵについては、立
ち上げ後に、ＤＰＲＡＭを０クリアしたあと、ＤＰＲＡ
Ｍのシーケンス要求フラグ部にシーケンス要求フラグを
セットし、その後、対向のＣＰＵによってＤＰＲＡＭの
試験データ書き込み／読み出し部に試験データが書き込
まれたことを確認して、更に試験データを書き換え、更
にこの試験データ書換えを対向ＣＰＵが確認して、試験
データを書き換えるという処理を、所要回繰り返したあ
とに、ＤＰＲＡＭに対し両方のＣＰＵが正常に書き込み
／読み出しのためのアクセスが可能になったかどうかの
判断結果が互いに正常状態であると判定することと、ま
た、ＤＰＲＡＭ非実装側のＣＰＵについては、周期的に
対向ＣＰＵフェールポートを参照し、対向ＣＰＵが異常
から正常に変化したか、又はＤＰＲＡＭのシーケンス要
求フラグ部にシーケンス要求フラグがセットされると、
ＤＰＲＡＭの試験データ書き込み／読み出し部に試験デ
ータを書き込み、その後、対向のＣＰＵによって、ＤＰ
ＲＡＭの試験データ書き込み／読み出し部に試験データ
が書き込まれたことを確認して、更に試験データを書き
換え、更にこの試験データ書換えを対向ＣＰＵが確認し
て、試験データを書き換えるという処理を、所要回繰り
返したあとに、ＤＰＲＡＭに対し両方のＣＰＵが正常に
書き込み／読み出しのためのアクセスが可能になったか
どうかの判断結果が互いに正常状態であると判定するこ
とにより、ＤＰＲＡＭが不安定な時にはＤＰＲＡＭに安
定したリード／ライトができるようになるまで、両ＣＰ
ＵでＤＰＲＡＭを監視することができ、これにより上位
監視装置に対して自システムの正しい情報を通知するこ
とが可能となる利点がある（以上、請求項３〜６）。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の一実施例を示すブロック図である。

【図３】本発明の一実施例におけるＣＰＵの詳細を示す
ブロック図である。

【図４】本発明の一実施例にかかるＤＰＲＡＭの記憶領
域を説明する図である。

【図５】本発明の一実施例にかかるＣＰＵのシーケンス
チェック部の詳細を示すブロック図である。

【図６】本発明の一実施例における作用を説明する信号
シーケンス図である。

【図７】本発明の一実施例における作用を説明する信号
シーケンス図である。

【図８】従来例を示すブロック図である。

【符号の説明】

１，１Ａ，１Ｂ，１′，１′′ ＣＰＵ ２，２′ ＤＰＲＡＭ ３ ウォッチドグタイマ ４ ウォッチドグタイマ監視部 ５ 対向ＣＰＵフェールポート ６ 自ＣＰＵフェールポート ７ タイマ ８ シーケンスチェック部 ８・１ シーケンス要求監視部 ８・２ シーケンス要求制御部 ８・３ データ有無フラグ監視部 ８・４ データ有無フラグ制御部 ９ シーケンス要求フラグ部 １０ ＰＲＶ有無フラグ部（試験データ書き込み／読み
出し部） １１ 通常処理部 １２ データベース １３ リセット処理部 １４ ウォッチドグタイマポート １５ データ送信部 ２０ ＤＰＲＡＭ実装ＣＰＵ装置 ２１ バスライン

Claims (6)

【特許請求の範囲】
1. 【請求項１】 互いに独立する少なくとも２つのＣＰＵ
   （１）間でデータ通信を行なう際にいずれかのＣＰＵ
   （１）側に実装されたデュアルポートＲＡＭ（２）をデ
   ータ通信媒体として使用するものにおいて、 該デュアルポートＲＡＭ（２）に対し両方のＣＰＵ
   （１）が正常に書き込み／読み出しのためのアクセスが
   可能となったかどうかを判断し、該判断結果が互いに正
   常状態となると、その後にデータ通信を開始することを
   特徴とする、デュアルポートＲＡＭインタフェース方式
2. 【請求項２】 各ＣＰＵ（１）に、 ウォッチドグタイマ（３）がタイムアウトしたかどうか
   を監視するウォッチドグタイマ監視部（４）と、 対向ＣＰＵ（１）の異常発生時にオン状態となる対向Ｃ
   ＰＵフェールポート（５）と、 該ウォッチドグタイマ監視部（４）によって該ウォッチ
   ドグタイマ（３）がタイムアウトしたことが検出される
   と、自ＣＰＵ（１）が異常発生状態になったとして、オ
   ン状態となる自ＣＰＵフェールポート（６）と、 該対向ＣＰＵフェールポート（５）を通じて対向ＣＰＵ
   （１）の状態を監視し、該デュアルポートＲＡＭ（２）
   の動作確認処理を施す、タイマ（７）付きシーケンスチ
   ェック部（８）とをそなえるとともに、 該デュアルポートＲＡＭ（２）に、 該デュアルポートＲＡＭ（２）が実装されている側のＣ
   ＰＵ（１）によってシーケンス要求フラグの書き込み処
   理を行なわれるシーケンス要求フラグ部（９）と、 両ＣＰＵ（１）によって試験データの書き込み／読み出
   し処理が行なわれる試験データ書き込み／読み出し部
   （１０）とをそなえ、 該デュアルポートＲＡＭ（２）に対し両方のＣＰＵ
   （１）が正常に書き込み／読み出しのためのアクセスが
   可能となったかどうかを、該ＣＰＵ（１）の該対向ＣＰ
   Ｕフェールポート（５）および、該デュアルポートＲＡ
   Ｍ（２）の該シーケンス要求フラグ部（９）および、該
   試験データ書き込み／読み出し部（１０）にアクセスす
   ることにより、該シーケンスチェック部（８）にて判断
   し、該判断結果が互いに正常状態となると、その後にデ
   ータ通信を開始することを特徴とする、デュアルポート
   ＲＡＭインタフェース方式
3. 【請求項３】 デュアルポートＲＡＭ（２）実装側のＣ
   ＰＵ（１）については、 立ち上げ後に、該デュアルポートＲＡＭ（２）を０クリ
   アしたあと、該デュアルポートＲＡＭ（２）の該シーケ
   ンス要求フラグ部（９）にシーケンス要求フラグをセッ
   トし、 その後、対向のＣＰＵ（１）によって該デュアルポート
   ＲＡＭ（２）の該試験データ書き込み／読み出し部（１
   ０）に試験データが書き込まれたことを確認して、該試
   験データが書き換えられると、 この対向ＣＰＵ（１）による試験データ書換え処理を確
   認することにより、該デュアルポートＲＡＭ（２）に対
   し両方のＣＰＵ（１）が正常に書き込み／読み出しのた
   めのアクセスが可能になったかどうかの判断結果が互い
   に正常状態であると判定することを特徴とする、請求項
   ２記載のデュアルポートＲＡＭインタフェース方式。
4. 【請求項４】 デュアルポートＲＡＭ（２）実装側のＣ
   ＰＵ（１）については、 該対向ＣＰＵ（１）による試験データ書換え処理を確認
   したあと、更に該試験データを書き換え、更にこの試験
   データ書換えを該対向ＣＰＵ（１）が確認して、該試験
   データを書き換えるという処理を、所要回繰り返したあ
   とに、該デュアルポートＲＡＭ（２）に対し両方のＣＰ
   Ｕ（１）が正常に書き込み／読み出しのためのアクセス
   が可能になったかどうかの判断結果が互いに正常状態で
   あると判定することを特徴とする、請求項３記載のデュ
   アルポートＲＡＭインタフェース方式。
5. 【請求項５】 デュアルポートＲＡＭ（２）非実装側の
   ＣＰＵ（１）については、 周期的に該対向ＣＰＵフェールポート（５）を参照し、
   対向ＣＰＵ（１）が異常から正常に変化したか、又は該
   デュアルポートＲＡＭ（２）の該シーケンス要求フラグ
   部（９）にシーケンス要求フラグがセットされると、 該デュアルポートＲＡＭ（２）の該試験データ書き込み
   ／読み出し部（１０）に試験データを書き込み、 その後、対向のＣＰＵ（１）によって、該デュアルポー
   トＲＡＭ（２）の該試験データ書き込み／読み出し部
   （１０）に試験データが書き込まれたことを確認して、
   該試験データが書き換えられると、 この対向ＣＰＵ（１）による試験データ書換え処理を確
   認して、該デュアルポートＲＡＭ（２）に対し両方のＣ
   ＰＵ（１）が正常に書き込み／読み出しのためのアクセ
   スが可能になったかどうかの判断結果が互いに正常状態
   であると判定することを特徴とする、請求項２記載のデ
   ュアルポートＲＡＭインタフェース方式。
6. 【請求項６】 デュアルポートＲＡＭ（２）非実装側の
   ＣＰＵ（１）については、 該対向ＣＰＵ（１）による試験データ書換え処理を確認
   したあと、更に該試験データを書き換え、更にこの試験
   データ書換えを該対向ＣＰＵ（１）が確認して、該試験
   データを書き換えるという処理を、所要回繰り返したあ
   とに、該デュアルポートＲＡＭ（２）に対し両方のＣＰ
   Ｕ（１）が正常に書き込み／読み出しのためのアクセス
   が可能になったかどうかの判断結果が互いに正常状態で
   あると判定することを特徴とする、請求項５記載のデュ
   アルポートＲＡＭインタフェース方式。